JP3638616B2 - 記録担体上にデジタル情報信号を記録するための装置 - Google Patents
記録担体上にデジタル情報信号を記録するための装置 Download PDFInfo
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Description
【０００１】
【産業上の利用分野】
本発明は、記録担体の情報トラックにディジタル情報信号を記録するための装置に関する。この装置は、
−前記ディジタル情報信号を受信する入力端子と、
−前記入力端子に結合される入力端及び出力端を有し、ａＴプレコーダ（ａは１以上の整数）を有する符号化装置と、
−前記符号化装置の出力端に結合される入力端を有し、前記記録担体の情報トラックに符号化ディジタル情報信号を記録する記録装置とを有する。
【０００２】
【従来の技術】
この型式の装置は、例えば欧州特許出願第３３９,７２４号（特開平１−３１７，２８０号公報）から既知である。
【０００３】
この従来の装置では、符号化するのにルックアップテーブルを利用してnビット情報ワードを（n＋m）ビットチャネルワードに変換し、次いでこのチャネルワードを、２Tプレコーダにより、（n＋m）ビットチャネルワードを磁気記録担体に記録する記録装置に供給している。より特別なものとして８−１０ビット変換が記載されており、このビット変換では、各８ビット情報ワードに対し、前述したテーブルから各々が異なるディスパリティを有する３つもの１０ビットワードが利用できる。
【０００４】
これら３つの１０ビットワードから適切に選択すれば、プレコーダの出力部におけるチャネルワードのシリアルデータストリームの現在のディジタル加算値を、この現在のディジタル加算値が時間の関数として所望に変化するように制御することができる。
【０００５】
上述した従来例では、シリアルデータストリームにパイロット信号を入れており、記録担体から再生する場合、上記パイロット信号は例えばトラッキングを行うのに用いることができる。
【０００６】
【発明が解決しようとする課題】
本発明の目的は、現行のディジタル加算値を時間の関数として所望の通りに調整することができ、従来とは異なるより簡単な構成の符号化が用いられ、即ち特別のディジタル情報信号に適用し得るようにした装置を提供することにある。
【０００７】
【課題を解決するための手段】
本発明に係る装置は、前記ディジタル情報信号がｄ,ｋタイプのランレングス制限信号の形態を有し、前記符号化装置が、特定の時点毎に（ｄ＋ｍ）ビット（ｍは１以上の整数）のディジタルワードを前記ディジタル情報信号に挿入する信号拡張手段を有し、前記プレコーダは、（ｄ＋ｍ）ビットのディジタルワードが挿入された前記ディジタル情報信号を、前記記録担体のトラックに記録し得るようにチャネル信号に変換すべく構成され、前記符号化装置は、前記チャネル信号を受け取り、前記チャネル信号から制御信号を得るように構成された制御信号生成手段を更に含み、前記信号拡張手段は、前記信号拡張手段により発生される情報信号がｄ，ｋ’タイプ（ｋ’は、ｋ以上の整数）のランレングス制限信号となるように前記制御信号に応答して（ｄ＋ｍ）ビットのディジタルワードを前記ディジタル情報信号に挿入すべく構成され、さらに、前記プレコーダの出力信号における実行ディジタル加算値が時間の関数として所望パターンを呈するようにしたことを特徴とする。
【０００８】
d，kタイプのランレングス制限ディジタル情報信号におけるパラメータd，ｋは、この信号に現れる２つの連続する“１”の間に、d個以上で、k個以下の“０”が現れることを示している。
【０００９】
従って、本発明に係る装置における情報信号の符号化は、特定の時点に（d＋ｍ）ビットのディジタルワードをディジタル情報信号に挿入することにより簡単な方法で実現される。ｍが１に等しいとするれば、このことは、d＝１の場合には常に２ビットのディジタルワードが挿入され、d＝２の場合には３ビットのディジタルワードが挿入されるというように、ディジタルワードが挿入されることを意味する。ディジタルワードを挿入時点は、同じ時間間隔だけ離してもよい。しかしながら、必ずしもこそのようにする必要はない。本発明は、いくつかの実施例を参照しながら、以下の図を用いて更に説明されるだろう。
【００１０】
【実施例】
d，kタイプのランレングス制限ディジタル情報信号とは、ディジタル情報信号のシリアルデータストリームに現れる連続する“１”と“０”に対して次のような要件が成立する信号のことを意味する。即ち、
−ディジタル情報信号に現れる２つの連続する“１”ビットの間に少なくともd個の“０”ビットがある。換言すれば、“１”ビットが２つ直接連続することは決してあり得ない。
−ディジタル情報信号に現れる２つの連続する‘１’ビットの間に最大k個の“０”ビットがある。d及びkは整数であり、d≧１及びk＞１が成立する。図１aは、d＝１である場合のランレングス制限ディジタル情報信号のシリアルデー夕ストリームの一例を示す。従って、この信号に現れる連続する“１”の間には、少なくとも１つの“０”がある。
【００１１】
本発明によれば、（d＋m）ビットのディジタルワードが、特定の時点ｔ０，ｔ１．．．にシリアルデータストリームに挿入される。本例では、ｍは１に等しい。上記の時点は一定間隔離すことができる。しかしながら、必ずしもそのようにする必要はない。d＝１及びｍ＝１であるため、図１aに示す例の場合には、２ビットのディジタルワードが挿入されることになる。基本的には、拡張用の選択肢が４つ、即ちワード“００”，“０１”，“１０”及び“１１”がある。
【００１２】
本発明では、（d＋１）ビットのディジタルワードが挿入された後に、得られるデータストリームがd，k’タイプのランレングス制限ディジタル情報信号に適切な要件を満足する他の要件がある。ここで、ｋ’はｋ’≧ｋである。このことは、例えば、挿入後に得られるデータストリームが、このデータストリームに現れる２つの連続する“１”の間に少なくとも１個の“０”があるという要件を満足することを意味している。従って、ディジタルワード“１１”は省かれる。さらに、情報信号において時点ｔ０の後の最初のビットは“１”であるため、時点ｔ０にはディジタルワード“０１”も挿入することはできない。従って、図１bの一番上の数字ラインに示すディジタルワード“００”を挿入する場合と、図１cの一番上の数字ラインに示すディジタルワード“１０”を挿入する場合との２つの可能性が残されている。
【００１３】
図１aのデータストリームにディジタルワード“００”を挿入すると、２つの連続する“１”の間の“０”の数がk個を超えることがある。この場合、ｋ’＝ｋに対しては、ディジタルワードの挿入も禁じられることを意味する。
【００１４】
図１b及び図１cは、次の時点ｔ１では、２ビットディジタルワード“００”及び“０１”のみが挿入可能であることを示している。
【００１５】
図２aは、図１aのシリアルデータストリームをより図式的に示したものであり、ここでは、図２bに図式的に示したように、時点ｔ０，ｔ１，ｔ２，ｔ３，．．．に（d＋１）ビットのディジタルワードが挿入される。
【００１６】
図３aは、x yコーダ１を有する本発明に係る装置の実施例を示す。コーダ１には、例えば８−１２符号化を適用することができる。この場合、８ビットディジタルワードが入力端３に供給される。コーダ１でルックアップテーブルを使用して、入力端３に供給される各８ビットのディジタルワードに対して１２ビットのディジタルワードを出力端４に発生させる。連続する１２ビットのディジタルワードが並−直列変換器２に供給される。この並−直列変換器２の出力信号は、図１a及び図２aに（図式的に）表されるような形態を有する。従って、並−直列変換器２の出力信号はd，kタイプのランレングス制限ディジタル信号である。この変換器２の出力端５は信号拡張手段７の入力端６に結合されている。この信号拡張手投７は、入力端６に供給されるデータストリームに時点ｔ０，ｔ１，ｔ２，．．．において（d＋１）ビットのディジタルワード“００”を挿入する第１のユニット７．１を有する。従って、このユニット７．１は、その出力端子に図１bの一番上の数字列に示すようなデータストリームを発生する。
【００１７】
第２のユニット７．２では、時点ｔ０，ｔ１，ｔ２，．．．において、（d＋１）ビットのディジタルワード“０１”がデータストリームに挿入される。この様子は図１b及び図１cの下の数字列によって示してあり、ディジタルワード“０１”が時点t＝ｔ１に挿入される。
【００１８】
第３のユニット７．３では、時点ｔ０，ｔ１，ｔ２，．．．において、（d＋１）ビットのディジタルワード“１０”が挿入される。この様子は図１cの一番上の数字列の時点t＝ｔ０に示してある。
【００１９】
ユニット７．１，７．２及び７．３の出力信号は、それぞれaＴプレコーダ８．１，８．２及び８．３の入力端子に供給される。
【００２０】
図３aに示す例では、各プレコーダの入力端に供給される信号について１Ｔプレコーダ処理が行われる。図３bはこの目的に用いられ１Ｔプレコーダの一例を示す。
【００２１】
図１bには、一番上の数字列に従う信号がプレコーダ７．１の入力端に供給される場合のプレコーダ７．１の出力信号が２番目の数字列に示してある。同様に、図１cには、一番上の数字列に従う信号がプレコーダ７．３の入力端に供給される場合のプレコーダ７．３の出力信号が２番目の数字列に示してある。
【００２２】
ａＴプレコーダ、特に図３bに示したような１Ｔプレコーダの動作は、それ自体既知である。斯かるプレコーダでは、出力端１０に現われるＥＸＯＲの出力信号を入力信号に対して１クロック周期Ｔだけ遅延させて、ＥＸＯＲの入力端に帰還させる。
【００２３】
言うまでもなく、第２のユニット７．２も同じやり方で入力端６に現われる入力信号を符号化し、この第２のユニット７．２では時点ｔ０，ｔ１，ｔ２，．．．において２ビットのディジタルワード“０１”が挿入される。
【００２４】
プレコーダ８．１，８．２及び８．３の出力信号は、制御信号発生手段１２の入力端子１１．１，１１．２及び１１．３にそれぞれ供給されるとともに、遅延部を経由して可制御スイッチング手段１５の端子１５．１，１５．２及び１５．３にもそれぞれ供給される。
【００２５】
時点ｔ０，ｔ１，ｔ２，．．．において、情報信号のシリアルデータストリーム（図１ａ及び２ａ参照）を図２aに示された情報ワードｉｗのようなｎビットのグループに分け、これらのnビットのグループに拡張手段７でd＋１（＝２）ビットのディジタルワードを加え、これらの２ビットのディジタルワードが情報ワードの前に置かれるようにする。次いで、（n＋d＋１）ビットの情報ワードをプレコーダで（n＋d＋１）ビットのチャネルワードに変換する。制御信号発生手段１２は入力端１１．１，１１．２及び１１．３に供給される信号に応答して、さらに入力端１１．４，１１．５及び１１．６を経てこの手段１２に供給される情報に応答して、出力端子１３に制御信号ｃｓを発生する。
【００２６】
制御信号発生手段１２は、第１の制御信号ｃｓ１、第２の制御信号ｃｓ２又は第３の制御信号ｃｓ３を発生することができる。これら制御信号はスイッチング手段１５に供給されるとともに、プレコーダ７．１，７．２及び７．３の制御信号入力端２０．１，２０．２及び２０．３にも供給される。スイッチング手段１５は、制御信号ｃｓ１に応答して端子１５．１をスイッチング手段の固定端子１５．４に接続する。
【００２７】
情報ワードｉｗ１（図１ａ及び２ａ参照）を符号化する場合には、プレコーダ８．１によって符号化された情報ワード、即ちチャネルワードｃｗａ（図１b及び図３を比較）がスイッチング手段１５を経由して記録装置２４に供給され、この記録装置において上記チャネルワードを例えば磁気ヘッドによって磁気記録担体２１上のトラックに書き込むことができる。
【００２８】
スイッチング手段１５は、制御信号ｃｓ２に応答して端子１５．２と１５．４とを互いに結合させて、プレコーダ８．２により発生されたチャネルワードｃｗｂが記録装置２４に供給される状態とする。
【００２９】
スイッチング手段１５は、制御信号ｃｓ３に応答して端子１５．３と１５．４とを相互結合させて、プレコーダ８．３により発生されたチャネルワードｃｗｃが記録装置２４に供給される状態とする。プレコーダからスイッチング手段１５へのラインにおける遅延部は、制御信号が発生するときの検出器１２での遅延を補償するものである。
【００３０】
さらに、プレコーダ８．１，８．２及び８．３に制御信号ｃｓ１が供給されると、情報ワードｉｗ１がプレコーダ８．１，８．２及び８．３で符号化されてプレコーダ８．１により発生したチャネルワードｃｗａが記録装置に搬送された後に、プレコーダ８．１のメモリ１９（図３b参照）の内容がライン１８．１を経てプレコーダ８．２及び８．３に搬送され、これらプレコーダのメモリ１９に記憶される。
【００３１】
このことは、図１bの例では、チャネルワードｃｗａが記録装置２４に供給される場合に、このワードの最終ビットである“１”がプレコーダ８．２及び８．３のメモリに記憶され、次の情報ワードｉｗ２（図１ a参照）を符号化する場合に、プレコーダのメモリの内容が再び同じとなることを意味する。次いで、次の情報ワードｉｗ２を符号化する場合にも、２ビットのディジタルワードが前に置かれる（図１ｂ参照）。先行する情報ワードｉｗ１の最終ビットは“１”であったから、結局はワード“００”又は“０１”しか前に置くことができないことになる。
【００３２】
従って、前述したと同様に、制御信号ｃｓ２は、チャネルワードｃｗｂが記録装置に搬送された後、プレコーダ８．２のメモリ１９の内容がライン１８．２を経てプレコーダ８．１及び８．３のメモリ１９に搬送されて記憶され、次の情報ワードｉｗ２が符号化できるようにプレコーダ８．１，８．２及び８．３のメモリ１９の内容を等しくする。
【００３３】
制御信号ｃｓ３は、プレコーダ８．３のメモリ１９の内容がライン１８．３を経てプレコーダ８．１及び８．２のメモリ１９に搬送されて記憶されるようにする。これを図１c及び図１dに明示してある。図１ dから明らかなように、制御信号発生手段１２が第３の制御信号ｃｓ３を発生すると、チャネルワードｃｗｃが記録装置２４にｃｗ１、即ち符号化情報ワードｉｗ１として供給される。チャネルワードｃｗｃの最終ビット“０”がプレコーダ８．３のメモリ１９で発見され、プレコーダ８．１及び８．２のメモリ１９に転送される。次いでプレコーダは情報ワードｉｗ２（図１a参照）を符号化する。これにより、プレコーダ８．１の出力端にチャネルワードｃｗａが現われ（図１c参照）、プレコーダ８．２の出力端にチャネルワードｃｗｂが現われる（図１c参照）。図１ dは、発生手段１２が続いて第２の制御信号ｃｓ２を発生し、チャネルワードｃｗｂがチャネルワードｃｗ２として記録装置２４に供給されることを示している。
【００３４】
情報ワードｉｗ１が符号化されたときに第１の制御信号ｃｓ１が発生したとすると（図１ｂ参照）、情報ワードｉｗ２が符号化されている間、プレコーダ８．１及び８．２が図１bに示すようにチャネルワードｃｗａ及びｃｗｂをそれぞれ発生する。
【００３５】
制御信号発生手段１２が制御信号ｃｓを得る方法について以下に説明する。この手段１２の可能な実施例を図４に示す。この手段は積分器３０．１，３０．２及び３０．３を有しており、これら積分器の入力端は各入力端１１．１．１１．２及び１１．３に結合されている。積分器の出力端は信号合成素子３２．１，３２．２及び３２．３の第１の入力端にそれぞれ結合されている。この合成素子３２．１，３２．２及び３２．３の出力端子は比較器３４の入力端に結合されており、この比較器の出力端は制御信号ｃｓを発生する手段１２の出力端１３に結合されている。この手段１２は任意に信号発生器３５を有しており、この出力端は合成素子３２．１，３２．２及び３２．３の第２の入力端に結合されている。明らかに、信号発生器３５を省く場合には、合成素子３２．１，３２．２及び３２．３も省くことができる。信号合成素子３２．１，３２．２及び３２．３は後述する所から明らかなように減算器として動作する。
【００３６】
更に、比較器３４の出力端は、各積分器３０．１，３０．２及び３０．３の制御信号入力端３６．１，３６．２及び３６．３に結合されている。積分器３０．１では、入力端１１．１に供給されるプレコーダ８．１からのチャネルワードｃｗａのディスパリティが、この積分器に既に存在している値に加えられる。この値は、スイッチング手段１５の端子１５．４に供給されるときのチャネルワードのシリアルデータストリームの現行ディジタル加算値に対応する。
【００３７】
同じやり方で、積分器３０．２は、プレコーダ８．２のチャネルワードｃｗｂのディスパリティを積分器３０．２に既に存在する値に加える。この値も端子１５．４に現われるチャネルワードのシリアルデータストリームの現行ディジタル加算値に対応する。
【００３８】
積分器３０．３によって、プレコーダ８．３のチャネルワードｃｗｃのディスパリティは、積分器３０．１及び３０．２に記憶されている値にも対応する値に加えられる。信号発生器３５は、端子１５．４に現われるチャネルワードのシリアルデータストリームにおける所望のディジタル加算値に対応する信号RVを発生する。信号合成素子３２．１，３２．２及び３２．３での減算により３つの誤差信号e１，e２，e３が得られる。これら誤差信号e１，e２，e３は、最後のチャネルワードに対するチャネルワードｃｗａ，ｃｗｂ，ｃｗｃを有するシリアルデータストリームにおけるディジタル加算値それぞれが、所望のディジタル加算値からどれだけずれているかを示す。比較器３４では、絶対値が最小の誤差信号を選択する。そこで、誤差信号e１が最小のものであるとすると、制御信号ｃｓ１が出力端１３に発生し、スイッチング手段１５は端子１５．１と１５．４とを互いに結合するような状態となる。この際、チャネルワードｃｗａは、次のチャネルワードとして記憶装置２４の入力端２３に供給されることができる。さらに、制御信号入力端３６．１，３６．２及び３６．３に供給されるこの制御信号ｃｓ１に応答して、積分器３０．１における値がライン４０を経由して積分器３０．２及び３０．３に転送されるため、これらの積分器は全てそれらのメモリに記憶される同一の現行ディジタル加算値を再び有するようになる。
【００３９】
誤差信号e２が最小のものであるとすると、制御信号ｃｓ２が発生し、これに応答してスイッチング手段１５は端子１５．２と１５．４とを互いに結合するような状態となる。チャネルワードｃｗｂは、チャネルワードのシリアルデータストリームにおける次のチャネルワードとして記憶装置２４に供給される。さらに、制御信号ｃｓ２に応答して、積分器３０．２のメモリに記憶された値が、ライン４１を経由して積分器３０．１及び３０．３のメモリに搬送されて記憶される。誤差信号e３が最小のものであるとすると、制御信号ｃｓ３が発生し、この結果、スイッチング手段１５は端子１５．３と１５．４とを互いに結合するような状態となる。
【００４０】
チャネルワードｃｗｃは、チャネルワードのシリアルデータストリームにおける次のチャネルワードとして記憶装置２４に供給される。さらに、制御信号入力端３６．１，３６．２及び３６．３に供給される制御信号ｃｓ３に応答して、積分器３０．３のメモリに記憶された値が、ライン４２を経由して積分器３０．１及び３０．２のメモリに搬送されて記憶される。３つの誤差信号が等しい場合、常に制御信号ｃｓ１が発生されるようにすることが可能である。
【００４１】
比較器３４には、入力端子１１．４，１１．５及び１１．６を経由して他の信号が更に供給される。この目的のため、図３aに示す装置は、直前に符号化された情報ワードｉｗの最終ビットを検出する検出器４３と、符号化すべき情報ワードｉｗの最初のビットを検出する検出器４４と、符号化すべき情報ワードとその直前の（既に符号化された）情報ワードとのシリアルデータストリームにおけるこれら２つの情報ワードの間の転換部の個所に見られる連続する“０”の最大数を求めるように構成されたＴｍａｘ検出器４５とを更に含んでいる。検出器４３，４４及び４５の入力端は並−直列変換器２の出力端に結合されている。検出器４３の出力端は制御信号発生手段１２の入力端１１．４に結合され、検出器４４の出力端はこの手段１２の入力端１１．５に結合され、検出器４５の出力端はこの手段１２の入力端１１．６に結合されている。
【００４２】
検出器４３は、直前の情報ワードの最終ビットが“１”である場合に、その出力端に制御信号を発生する。この制御信号は入力端１１．４を経由して比較器３４に供給され、この制御信号に応答して出力端１３に制御信号ｃｓ３が発生しないようにする。直前の情報ワードの最終ビットが“１”である場合には、既に前述したように２ビットのワード“１ ０”を挿入してはならない。従って、誤差信号ｅ３が最小であると判明した場合に、制御信号が入力端１１．４に現われると、第３の制御信号ｃｓ３は発生せずに、誤差信号e１又はe２のどちらが誤差信号e３の次に小かいに応じて、第１又は第２の制御信号ｃｓ１又はｃｓ２が発生する。
【００４３】
検出器４４は符号化すべき情報ワードの最初のビットが“１”である場合に、その出力端に制御信号を発生する。入力端１１．５を経由して比較器３４に供給されるこの制御信号に応答して、出力端１３に制御信号ｃｓ２が発生しないようにする。符号化すべき情報ワードの最初のビットが“１”である場合には、既に前述したように２ビットワード“０１”を挿入してはならない。従って、誤差信号ｅ２が最小であると判明した場合に、制御信号が入力端１１．５に現われると、第２の制御信号ｃｓ２は発生せずに、誤差信号e１又はe３のどちらが誤差信号e２の次に小かいに応じて、第１又は第３の制御信号ｃｓ１又はｃｓ３が発生する。
【００４４】
既に前述したように、d，kタイプのランレングス制御信号の場合、情報ワードのシリアルデータストリームに最大k個の“０”が連続的に現れることができる。このことは、k’がkに等しければ、プレコーダ８．１に供給される（n＋d＋１）ビットの情報ワードのシリアルデータストリームについても成り立つ。検出器４５が符号化すべき情報ワードとその直前の情報ワードにおける２つの連続する“１”の間、即ち、最初の情報ワードに発生する２つの連続する“１”の内の一方の“１”と、第２の情報ワードに発生する２つの連続する“１”の内の他方の“１”との間に、連続する“０”を多数検出する場合、即ちp≧k−１の場合に、検出器４５はその出力端に制御信号を発生する。この場合、k’はkに等しくする。
【００４５】
もし制御信号を発生する場合、このことは、２ビットのディジタルワード“００”が挿入されると、プレコーダ８．１に供給される信号がもはやd，kタイプのランレングス制御信号の要件を満たさなくなることを意味する。
【００４６】
入力端１１．６を経由して比較器３４に供給される制御信号に応答して、その出力端１３には制御信号ｃｓ１が発生しなくなる。従って、この場合に誤差信号e１が最小であると判明すれば、出力端１３には制御信号ｃｓ１は発生せず、一方では誤差信号e２ ，e３のどちらが誤差信号e１の次に小さいかに応じて、他方では入力端１１．４及び１１．５に制御信号が存在し得るかに応じて、第２又は第３の制御信号ｃｓ２又はｃｓ３が発生する。このことについて図６Aを参照する。図６Aは、k＝１２が成立する情報ワードのシリアルデータストリームを示す。従って、図６Aは、最大１２個の連続する“０”が発生するシリアルデータストリームの一部を示している。このことは、検出器４５が制御信号を発生することを意味する。２つの連続する情報ワードの間の境界がｇ２に位置する場合には、２ビットのディジタルワード“０１”又は“１０”を挿入することができる。しかしながら、境界がｇ１に位置する場合には検出器４３も制御信号を発生するため、２ビットのディジタルワード“０１”しか挿入することができない。境界がｇ３に位置する場合には検出器４４も制御信号を発生するため、２ビットのディジタルワード“１０”しか挿入することができない。
【００４７】
上述した装置によって、記録装置２４の入力端２３において直流電流が取り除かれたディジタル信号を実現することができる。実際、これを実現できるのは、この信号における現行のディジタル加算値が０に設定されるような制御をするからである。このことは、図４に示す制御信号発生器が信号発生器３５及び減算器３２．１，３２．２及び３２．３を備えない、又は発生器３５がゼロ信号を発生することにより実現できる。
【００４８】
このことも図１を参照して説明することができる。図１b及び図１cは、情報ワードｉｗ０の符号化後において現行ディジタル加算値が２（DSV＝＋２）に等しいことを示している。次いで、２ビットワード“００”で拡張された情報ワードｉｗ１が、（n＋d＋１）ビットの情報ワードをチャネルワードｃｗａ（図１b参照）に符号化するプレコーダ８．１に供給される。このチャネルワードは、DSV２が記憶される積分器３０.１に供給される。積分器３０．１でチャネルワードｃｗａを積分するということは、このチャネルワードｃｗａのディスパリティが、積分器３０．１のメモリに既に存在している値に加えられることを意味する。これにより、＋４のDSVが発生する（図１b参照）。
【００４９】
同様に、２ビットワード“１０”が前に置かれた情報ワードｉｗ１がプレコーダ８．３によりチャネルワードｃｗｃに符号化される。前述したように、積分器３０．３のメモリも２に等しいDSVを含んでいる。積分器３０．３においてチャネルワードｃｗｃを積分するということは、このチャネルワードｃｗｃのディスパリティが、メモリに既に記憶されているDSV値に加えられることを意味する。これにより０のDSVが発生する（図１ｃ参照）。ここでは、積分器のメモリにおけるDSVは誤差信号そのものである。この場合の最小誤差信号はe３であるため、チャネルワードｃｗｃが記録装置２４に伝送される。
【００５０】
上述したような制御により、DSVをDSV＝＋２からDSV＝０まで調整できることは明らかであろう。より一般的に言えば、DSVはこの制御により０に設定される。
【００５１】
信号発生器３５及び減算器３２．１，３２．２及び３２．３を挿入することにより、ディジタルデータストリームにパイロット信号を付加的に挿入することができる。このパイロット信号の積分により、所望のパターン形状のディジタル加算値が発生器３５により発生するような時間の関数として得られる。
【００５２】
直流電流がなくなるように符号化すること、並びに所望のパターンのディジタル加算値の形態に符号化したものにパイロット信号を加えることは従来技術である。例えば、前述した特開平１−３１７，２８０号公報を参照することができる。
【００５３】
図５は、別の実施例の制御信号発生手段１２’を示す。この制御信号発生手投１２’では、f＝０Ｈｚでディップ（ｄｉｐ）が実現する（即ち、直流電流が無い）とともに特定の周波数ｆ１のパイロット信号が実現し、又第２の周波数f２（＝ｗ２／π）でディップが実現するようにすることができる。
【００５４】
制御信号発生手段１２’は、乗算器５０．１，５０．２，５０．３，５２．１，５２．２及び５２．３と、積分器５１．１，５１．２，５１．３．５３．１，５３．２及び５３．３と、２乗素子６９．１乃至６９．９と、３つの信号合成素子５８．１，５８．２及び５８．３とを更に含んでいる。信号合成素子５８．１，５８．２及び５８．３では、３つの２乗素子、即ち６９．１，６９．２及び６９．３；６９．４，６９．５及び６９．６；６９．７,６９．８，及び６９．９それぞれ重み付けされた値が加算される。本例では、信号合成素子は加算器により構成される。積分器５１.１，５１．２，５１．３，５３．１，５３．２及び５３．３は、積分器３０．１，３０．２及び３０．３と同様に構成されている。チャネルワードｃｗａは入力端１１．１を経由して乗算器５０．１及び５２．１の第１の入力端に供給される。この乗算器５０．１及び５２．１では、チャネルワードｃｗａにｓｉｎｗ２ｔ及びｃｏｓｗ２ｔをそれぞれ乗じる。図６Aは、この乗算が連続するチャネルワードに対してどのように行われるのかを示している。図６B（a）は、時間の関数としてのチャネルワード、即ち、最終チャネルワードとその１つ前のチャネルワードの一部とのシリアルデータストリームを示している。
【００５５】
図６B（b）は時間の関数のｓｉｎｗ２ｔ（又はｃｏｓｗ２ｔ）の変化を示し、図６B（c）は乗算結果、即ち正弦又は余弦関数それぞれの連続値を示している。積分器５１.１及び５３．１において、各チャネルワードｃｗに対して得られたこれらの値が、積分器５１．１及び５３．１それぞれのメモリ（Ｍｅｍ）に既に存在している値に加えられる。各コードワードに対し、積分器５１．１及び５３．１のメモリの内容は、２乗素子６９．２及び６９．３を経由して加算器５８．１に供給されて互いに加算され、また、減算器３２.１の出力端から２乗素子６９．１を経由して加算器５８．１に供給される値も加算される。
【００５６】
乗算器５０．２及び５２．２並びに積分器５１.２及び５３.２では、入力端１１.２に供給されるコードワードｃｗｂに対して同様な演算が実行される。積分器５１．２及び５３．２の出力信号は２乗素子６９．５及び６９．６を経由して加算器５８．２に供給され、減算器３２．３の出力端から２乗素子６９．４を経由して加算器５８．２に供給される値が加算される。
【００５７】
入力端１１．３に供給されるコードワードｃｗｃに対しても、同様のことが実行される。加算器５８．１，５８．２及び５８．３の出力信号はやはり誤差信号e１，e２及びe３であり、これに基づいて比較器３４は前述したやり方で制御信号ｃｓを得る。
【００５８】
前述したやり方で制御信号ｃｓ１が発生する場合、この制御信号は積分器５１．２，５１．３，５３．２及び５３．３のメモリに付加的に供給され、ライン６１及び６２を経由して積分器５１．１及び５３．１のメモリの内容が積分器５１．２及び５１．３又は５３．２及び５３．３のメモリにそれぞれ転送される。代わりに、制御信号ｃｓ２が発生する場合には、この制御信号に応答して、積分器５１．２及び５３．２のメモリの内容がライン６３及び６４を経由して積分器５１．１及び５１．３又は５３．１及び５３．３のメモリにそれぞれ転送される。
【００５９】
しかしながら、制御信号ｃｓ３が発生する場合には、積分器５１．１，５１．２；５３．１及び５３．２に供給されるこの制御信号に応答して、積分器５１．３，５３．３のメモリの内容がライン６５及び６６を経由して積分器５１．１及び５１．２；５３．１及び５３．２のメモリにそれぞれ転送される。
【００６０】
周波数スペクトルの追加のディップ（くぼみ）を第３の周波数ｆ３に望む場合には、制御信号発生手段１２’の入力端１１．１から加算器５８．１に至る２つの追加の枝路を設け、これらの各枝路に乗算器、積分器及び２乗素子を設け、２つの枝路の乗算器においてｓｉｎｗ３ｔ及びｃｏｓｗ３ｔ（ｗ３＝２πｆ３）をそれぞれ乗じるようにすることは勿論である。入力端１１．２から加算器５８．２に至る２つの追加の枝路も更に必要であり、これらの枝路にも乗算器、積分器及び２乗素子の直列接続を設ける。これら乗算器もｓｉｎｗ３ｔ及びｃｏｓｗ３ｔを乗じる乗算を行う。入力端１１．３から加算器５８．３に至る２つの追加の枝路も必要であり、これらの各枝路にも乗算器、積分器及び２乗素子の直列接続を設ける。この２つの枝路の乗算器もｓｉｎｗ３ｔ及びｃｏｓｗ３ｔを乗じる乗算をそれぞれ行う。
【００６１】
発生した制御信号ｃｓに応じて、１つの情報ワードを符号化する度に、図５を参照して前述したやり方で、上記追加の枝路の積分器の内容が等しくなる。このことからして、図５の回路の発生器３５により課せられるようなパイロット信号の振幅は、図５に示す回路によって１つ以上の周波数の個所でディップさせる制御が行えるように選択されるべきであるといえる。このことは、発生器３５におけるパイロット信号の振幅を、例えば大き過ぎない最適値に設定すべきであることを意味する。
【００６２】
図７は、d＝２のd，kタイプのランレングス制限信号を符号化する別の実施例を示す。この例では信号拡張手段において、（d＋m＝）３ビットのワードが情報信号のシリアルデータストリームに挿入される。このことは、d＝２に関連する要件からすると、３ビットのディジタルワード、即ち、“０００”，“００１”，“０１０”及び“１００”の４ワードしか挿入できないことを意味している。この挿入はユニット７０．１，７０．２，７０．３及び７０．４それぞれにおいて行われる。ａＴプレコーダ８．１，８．２，８．３及び８．４でそれぞれ符号化した後、この符号化により得られた（n＋３）ビットのチャネルワードｃｗａ,ｃｗｂ,ｃｗｃ及びｃｗｄは、制御信号発生手段７２に供給されるとともに遅延線（図示せず）を経由してスイッチング手段７８の各端子７８．１，７８．２，７８．３及び７８．４にも供給される。
【００６３】
制御信号発生手段７２はチャネルワードｃｗａ,ｃｗｂ,ｃｗｃ及びｃｗｄから制御信号ｃｓを発生する。実際は、この手段７２は制御信号ｃｓ１か、制御信号ｃｓ２か、制御信号ｃｓ３か、制御信号ｃｓ４のいずれかを発生する。制御信号ｃｓ１は、スイッチング手段７８の端子７８．１が端子７８．５に結合されてチャネルワードｃｗａが記録装置２４に供給されるような状態に、スイッチング手段７８を動作させる。この制御信号ｃｓ１はａＴプレコーダ８．１乃至８．４にも供給され、ａＴプレコーダ８．１のメモリの内容がライン７９．１を経由してａＴプレコーダ８．２，８．３及び８．４に供給されてこれらプレコーダのメモリに記憶される。制御信号ｃｓ２はスイッチング手段７８の端子７８．２と７８．５とを接続して、チャネルワードｃｗｂが記録装置２４に供給されるようにする。さらに、この制御信号に応答して、ａＴプレコーダ８．２のメモリの内容は、ライン７９．２を経由してプレコーダ８．１，８．３及び８．４に供給されてこれらプレコーダのメモリに記憶される。制御信号ｃｓ３は端子７８．３と７８．５とを接続して、チャネルワードｃｗｃが記録装置２４に供給されるようにする。さらに、この制御信号に応答して、プレコーダ８．３のメモリの内容は、ライン７９．３を経由してプレコーダ８．１，８．２及び８．４に供給されてこれらプレコーダのメモリに記憶される。制御信号ｃｓ４は端子７８．４と７８．５とを接続して、チャネルワードｃｗｄが記録装置２４に供給されるようにする。さらに、この制御信号ｃｓ４に応答して、プレコーダ８．４のメモリの内容は、ライン７９．４を経由してプレコーダ８．１，８．２及び８．３に供給されてこれらプレコーダのメモリに記憶される。制御信号発生手段７２は、図４及び図５に示したものと同様のやり方で構成することができる。図９に、この制御信号発生手段を概略的に示してある。
【００６４】
この手段７２の入力端１１．１，１１．２，１１．３及び１１．７は、それぞれ誤差信号決定ユニット８０．１，８０．２，８０．３及び８０．４を経由して、比較器８１の入力端８２．１，８２．２，８２．３及び８２．４にそれぞれ結合されている。誤差信号決定ユニットは、図４に示すように積分器３０．１と信号合成素子３２．１との直列接続により形成することができる。
【００６５】
全てのユニット８０．１乃至８０．４を斯様に構成すれば、直流電流のない符号化を実現することができ、この符号化したものにパイロット信号を周波数ｆ１にて導入することができる。さらに、周波数ｆ２にディップを望む場合には、各ユニット８０．１乃至８０．４に、図５の入力端１１．１と比較器３４の入力端３４．１との間に示すような回路を設ける。比較器８１は、４つの誤差信号ｅ１乃至ｅ４のうちのどの誤差信号が最小であるかを決定して、適切な誤差信号ｃｓ１,ｃｓ２,ｃｓ３及びｃｓ４をそれぞれ発生する。この場合にも、制御信号はライン８３を経由してユニット８０．１乃至８０．４に帰還され、（ｅ３が最小の誤差信号である場合には）ユニット８０．３の積分器の内容が、ライン８４．３を経由して他のユニット８０．１，８０．２及び８０．４の積分器に搬送されてこれら積分器に記憶される。
【００６６】
比較器８１がどの制御信号ｃｓを発生するかという決定は、入力端１１．４．１１．５及び１１．６に供給される制伽信号にも依存する。このために図７の装置は検出器７３，７４及び７５を有している。これら検出器の入力端は入力端６に結合され、これら検出器の出力端は制御信号発生手段７２の各入力端１１．４，１１．５及び１１．６に結合されている。検出器７３は符号化された直前の情報ワードの最後の２ビットを検出し、この検出器７３が２ビットのワード“１０”を検出する場合には第１の制御信号を発生し、検出器７３が２ビットのワード“０１”を検出する場合には第２の制御信号を発生する。
【００６７】
図８は、検出器７３が２ビットのワード“１０”を検出する場合には、３ビットのワード“１００”を挿入すべきでないことを示している。このことは、入力端１１．４における第１の制御信号に応答して、比較器８１が制御信号ｃｓ４を発生しないことを意味する。比較器８１が出力端１３にどの制御信号ｃｓを発生するかについては図３及び図４を参照しながら既に詳述した通りである。図８には、検出器７３が２ビットのワード“０１”を検出器する場合に、３ビットのワード“０１０”及び“１００”を挿入すべきでないことも示している。このことは、入力端子１１．４における第２の制御信号に応答して、比較器８１が制御信号ｃｓ３及びｃｓ４を発生しないことを意味する。
【００６８】
検出器７４は符号化すべき現在の情報ワードの最初の２ビットを検出し、この検出器７４が２ビットのワード“１ ０”を検出する場合には第１の制御信号を発生し、検出器７４が２ビットのワード“０１”を検出する場合には第２の制御信号を発生する。
【００６９】
図８は、検出器７４が２ビットのワード“１０”を検出する場合、３ビットのワード“００１”及び“０１０”を挿入すべきでないことを示している。このことは、入力端１１．５の第１の制御信号に応答して、比較器８１が制御信号ｃｓ２及びｃｓ３を発生しないことを意味する。図８には、検出器７４が２ビットのワード“０１”を検出する場合、３ビットのワード“００１”を挿入すべきでないことも示している。このことは、入力端１１．５の第２の制御信号に応答して、比較器８１が制御信号ｃｓ２を発生しないことを意味する。
【００７０】
Ｔｍａｘ検出器７５は、符号化すべき情報ワード及びその直前に先行する情報ワードのシリアルデータストリームにおける２つの連続する“１”の間に連続する“０”の数ｐ（ここで、ｐ≧ｋ−２）を検出すると、その出力端に制御信号を発生する。ここで、上記の２つの連続する“１”のうちの１つ目の“１”は第１の情報ワードに発生するものであり、前記２つの連続する“１”のうちの２つ目の“１”は第２の情報ワードに発生するものである。図８は、この場合３ビットのワード“０００”を挿入すべきでないことを示している。このことは、入力端１１．６に供給される斯様な制御信号に応答して、比較器８１が第１の制御信号ｃｓ１を発生しないことを意味している。
【００７１】
図１０は、これまで説明した装置をチャネルワードの磁気記録用に適用する応用例を数例示している。図１０aは螺旋走査原理による記録装置を扱っており、この場合には回転可能なヘッドドラム１００の上に、２つの書込ヘッドＫ１及びＫ２が直径方向に対向して配置されている。記録担体はヘッドドラムのまわりに１８０°にわたって巻回される。へッドＫ１及びＫ２は記録担体１０１上のトラックＴ１，Ｔ２，Ｔ３…に信号を順次書き込む。例えば、ヘッドＫ２は偶数トラックに書き込み、ヘッドＫ１は奇数トラックに書き込む。
【００７２】
これまで述べた装置は、異なる周波数を有するパイロット信号を連続トラックに記録すべきチャネルワードに拡張するものである。図１０aは、異なる周波数ｆ１，ｆ２，ｆ３及びｆ４を有する４つのパイロット信号のサイクルを示している。例えば、トラックＴ４に書き込まれるような信号の周波数特性を図１１に概略的に示してある。周波数ｆ１のパイロット信号以外に、周波数ｆ＝０，ｆ＝ｆ４及びｆ＝ｆ２にもディップがある。
【００７３】
パイロット信号の目的は再生中トラッキングを行うことにある。このトラッキングを行う場合に、トラックＴ４がヘッドＫ２により読み取られる時に２つの隣接トラックＴ３及びＴ５からのパイロット信号のクロストークも読み出される。この読み出し結果を用いてトラッキング制御信号を得、この制御信号によって、例えばヘッドに収納してある圧電素子を駆動させることにより、又はテープ移送部を制御することにより、読取ヘッドを読み取るべきトラック上に位置させる。隣接するトラックＴ３及びＴ５からパイロット信号のクロストークを読み取るということは、トラックＴ３及びＴ５それぞれのパイロット信号ｆ２及びｆ４のクロストークが読み出されることを意味する。トラックＴ４における信号によりこの測定ができるだけ妨げられないようにするために、ディップを周波数ｆ４及びｆ２の個所に導入する。図１１に示す周波数特性に似ている周波数特性は他のトラックにも有効なことは明らかである。この場合、ピークは異なる周波数（ｆ２,ｆ３又はｆ４）に存在し、ディップも異なる周波数（ｆ１及びｆ３,ｆ２及びｆ４,ｆ３及びｆ１それぞれ）に存在する。なお、読み取り作動中にトラッキングを可能にするためのパイロット信号の検出については、前記本願人の出願に係る特願平１−３１７,２８０号に詳述されているため、ここではこれ以上の説明を省略する。
【００７４】
図１０bは、隣接して強固に結合した２つのヘッドＫ１及びＫ２を示す。これらのヘッドＫ１及びＫ２はヘッドドラム１００が連続的に回転している間、トラック対Ｔ１，Ｔ２；Ｔ３，Ｔ４；Ｔ５，Ｔ６；．．．に書き込む。記録担体１０１はヘッドドラム１００のまわりに任意の角度で巻回することができる。図１０bのトラックにおける文字a，b及びcは、図１２a，１２b，１２cそれぞれの周波数特性に関連する。これらの周波数特性はトラックに記録される情報の周波数特性を示す。
【００７５】
トラック対Ｔ１及びＴ２がヘッドＫ１及びＫ２によりそれぞれ読み出される際に、トラックＴ１からの情報を読み取るへッドＫ１は、トラックＴ２からのパイロット信号ｆ２のクロストークも読み取る。このトラックの読取りを最も適切なやり方で実現するためには、トラックＴ１に記録される信号の周波数特性において、周波数ｆ２にディップ（図１２参照）を導入することが好適である。同時に、ヘッドＫ２は、トラックＴ２からの情報及びトラックＴ１からのパイロット信号ｆ１のクロストークも読み取る。このため、トラックＴ２における情報の周波数特性には周波数ｆ１にディップをもたせることが好適である（図１２ｂ参照）。
【００７６】
読み出したクロストーク信号から制御信号を得ることができる。この制御信号は、読取り動作中にトラッキングを実現するために用いることができる。へッド対Ｋ１及びＫ２は圧電素子に備えられ、トラッキングは記録担体の速度を制御することにより行われる。
【００７７】
へッドＫ１及びＫ２がトラック対Ｔ３，Ｔ４を読み取る場合に、トラックＴ３を読み取るヘッドＫ１はトラックＴ２からのパイロット信号ｆ２のクロストークも検出し、ヘッドＫ２はトラックＴ５からのパイロット信号ｆ１のクロストークを検出する。適正なトラッキング制御信号を実現するためには、検出される両クロストーク信号が互いに反対となるようにするべきである。
【００７８】
トラックＴ３における信号の周波数特性（図１２c参照）に対しては、（周波数ｆ１ではなく）周波数ｆ２にディップを持たせれば十分であり、トラックＴ４における信号の周波数特性に対しては、（周波数ｆ２ではなく）周波数ｆ１にディップを持たせれば十分である。しかしながら、パイロット信号を最適に検出するには、双方の周波数にディップを持たせることが好適である。さらに、トラックＴ１，Ｔ５，Ｔ９，．．．のパイロット信号ｆ１の位相は、互いに相対的に９０°シフトしており、このため、パイロット信号をトラック（例えばＴ５）から読み取る際に、この読取動作がトラックＴ１及びＴ９におけるパイロット信号ｆ１から受ける影響は最小限となる。この方法は、トラックＴ２，Ｔ６におけるパイロット信号についても適用できることは勿論である。この方法は、再生中に同期検出が行われるという事実に関連している。
【００７９】
図１０bの場合において再生中にトラッキングを行うためにパイロット信号を検出することは、特開平２−２４８１３号公報に詳細に説明してあるため、ここではこれ以上の説明は省略する。
【００８０】
図１０cは、２対のへッドＫ１，Ｋ２及びＫ３，Ｋ４をヘッドドラム１００の上にに互いに直径方向に対向させて配置した例を示す。記録担体１０１はヘッドドラム１００のまわりに１８０°にわたって巻回されている。ヘッド対Ｋ１，Ｋ２は常にトラック対Ｔ１，Ｔ２；Ｔ５，Ｔ６；Ｔ９，Ｔ１０；．．．を読み取る。ヘッド対Ｋ３，Ｋ４は常にトラック対Ｔ３，Ｔ４；Ｔ７，Ｔ８；．．．を読み取る。トラックにおける文字a，b及びcは、各図１２a，１２b及び１２cの周波数特性に関係する。
【００８１】
トラック対Ｔ１，Ｔ２がヘッド対Ｋ１，Ｋ２により読み出される際に、ヘッドＫ２は各トラックＴ１及びＴ３からパイロット信号ｆ１及びｆ２のクロストーク信号も読み取る。これらの読み取ったクロストーク信号からトラッキング制御信号を得ることができる。トラック対Ｔ３，Ｔ４がヘッド対Ｋ３，Ｋ４により読み取られている間に、ヘッドＫ４は各トラックＴ３及びＴ５からパイロット信号ｆ２及びｆ１のクロストーク信号も読み取る。これらの読み取ったクロストーク信号からトラッキング制御信号を得ることができる。
【００８２】
パイロット信号の検出、例えば図１２aにおける周波数ｆ１のパイロット信号の検出は、記録中に、周波数ｆ１付近の周波数スペクトルに別のディップを導入することにより一層改善することができる。このことが図１３に示されている。周波数スペクトルが周波数ｆ１の付近で減少していることが明らかである。このことは、周波数ｆ１のパイロット信号の検出に対する信号雑音比が向上することを意味する。これを実現するため、図５の回路を拡張する必要がある。図１４にはこの拡張した回路が示されているが、この図１４には、図５の回路の一部分、即ち図５の入力端子１１．１と比較器３４の入力端３４．１との間の回路部分に対するものだけしか示されていない。
【００８３】
図１４は、減算器形態の信号合成素子１７０、乗算器１７２及び１７３、積分器１７４及び１７５並びに２乗素子１６９．１及び１６９．２を有する２つの枝路が追加された形態の拡張部を示している。滅算器１７０の第２の入力端１７６には、図１５bに示すような周波数ｆ１の方形波が供給される。この方形波は信号源１７１により発生し、これは実際には最適なパイロット信号のパターンに対応する。信号源３５は図１５aに示すような方形波を積分した信号を発生する。
【００８４】
減算器１７０では入力端１１．１に現われる信号から方形波を差し引く。この差信号を乗算器１７２及び１７３に供給して、差信号にｓｉｎｗ１t又はｃｏｓｗ１ｔそれぞれ乗じる。このようにして得られた信号を積分器１７４及び１７５にて積分する。これらの積分器は図５に示す積分器３０．１と同じように構成することができる。各積分器１７４及び１７５の出力は２乗素子１６９．１及び１６９．２をそれぞれ介して加算器５８’に供給する。
【００８５】
積分器１７４及び１７５から図５に示した回路の他の２つのセクションにおける対応する積分器に至る２つづつのラインもあるが、これらは図示してなく、従って３つのセクションにおける対応する積分器の内容も、各情報ワードが符号化された後に制御信号に応答して等しくなる。
【００８６】
チャネルワードを読み取り、次いでこれらのチャネルワードを情報ワードに復号化する装置を図１６に示す。この装置は検出器１８７の入力端１８６に結合される読取へッド１８５を具えており、検出器１８７の出力端１８８は復号化ユニット１９０の入力端１８９に結合させる。復号化ユニット１９０の出力端１９１は出力子１９２に結合させる。
【００８７】
読取ヘッド１８５の出力端子はパイロット信号検出器１９３にも結合させる。この検出器は、例えば中心周波数がパイロット信号の周波数付近にあるフィルタで構成する。検出器１９３は出力端１９４にトラッキング制御信号を発生する。復号化ユニット１９０は、その入力端にて（n＋d＋m）ビットの情報ワードを受信する。復号化ユニット１９０は情報ワードのシリアルデータストリームからこのデータストリームに含まれている同期ワードを検出する同期信号検出器１９５を具えている。同期ワードが検出されると、復号化ユニット１９０は（n＋d＋m）ビット情報ワードのシリアルデー夕ストリームのどの位置に（d＋m）ビットのディジタルワードが発生するのがわかる。復号化ユニット１９０に属する素子１９６に同期検出器１９５により制御信号が供給されると、この素子は情報ワードのシリアルデータストリームから（d＋m）ビットのディジタルワードを除去する。従って、出力端１９２にはnビット情報ワードの元のデー夕ストリームが現われる。なお、以上の説明ではハードウェアで設計する場合につき説明したが、本発明による装置はマイクロプロセッサを用いてソフトウェアでも実現し得ることは勿論である。さらに、図３及び図７につき説明したような装置は時間的に見て、後に制御信号を取り出す任意のチャネルワードをほぼ並列に発生させるようにしていることからして、並列設計のものであると云えるが、制御信号を取り出すチャネルワードはいずれも連続的に発生させることもできる。この場合には、図３に示す単一のａＴプレコーダ８．１と単一のユニット７．１を必要とするだけであり、この場合にはこの単ユニット７．１によりnビットの情報ワードに靴“００”，“０１”及び“１０”のディジタルワードを加えられるようにする。これには得られたチャネルワードを一時的に記憶させるためにメモリ容量を一層大きくする必要がある。
【図面の簡単な説明】
【図１】チャネル信号に符号化すべきd，kタイプのランレングス制限ディジタル情報信号を示す図である。
【図２】情報信号のシリアルデータストリームに（d＋１）ビットのディジタルワードを挿入する方法を図式的に示す図である。
【図３】装置の第１実施例を示す図３ａ、１Ｔプレコーダを示す図３ｂである。
【図４】制御信号発生手段の他の例を示す図である。
【図５】制御信号発生手段の別の例を示す図である。
【図６】２ビットディジタルワードの挿入を示す図６ａ、図５に示す制御信号発生手段の動作の説明図であって、チャネルワードのデータストリームの周波数スペクトルにおける或る周波数においてディップを導入する場合の説明図である。
【図７】装置の第２実施例を示す図である。
【図８】いくつかの状況において挿入してはならない３ビットワードの表を示す図である。
【図９】図７に示す実施例の制御信号発生手段の説明図である。
【図１０】本発明に係る装置を、チャネルワードのシリアルデータストリームを磁気記録担体に記録する記録装置に適用する場合の、いくつかの可能な適用例を示す図である。
【図１１】チャネルワードのシリアルデータストリームの周波数特性を示す図である。
【図１２】チャネルワードのシリアルデータストリームのいくつかの周波数特性を示す図である。
【図１３】チャネルワードのシリアルデータストリームの異なる周波数特性を示す図である。
【図１４】図５に示す制御信号発生手段を拡張した図である。
【図１５】図１４に示す回路に発生する２つの信号を示す図である。
【図１６】（n＋d＋m）ビットのチャネルワードのシリアルデータストリームを読み取り復号するための再生装置を示す図である。
【符号の説明】
１ コーダ
２ 並−直列変換器
７ 信号拡張手段
８．１〜８．３ ａＴプレコーダ
１２ 制御信号発生手段
１５ 可制御スイッチング手段
１９ メモリ
２０ 磁気記録担体
２１ 磁気へッド
２４ 記録装置
３０．１〜３０．３ 積分器
３２．１〜３２．３ 信号合成素子
３４ 比較器
３５ 信号発生器
４３ 直前の符号化情報ワードの最終ビット検出器
４４ 符号化すべき情報ワードの最初のビット検出器
４５ 連続する“０”の最大数を求める検出器
【産業上の利用分野】
本発明は、記録担体の情報トラックにディジタル情報信号を記録するための装置に関する。この装置は、
−前記ディジタル情報信号を受信する入力端子と、
−前記入力端子に結合される入力端及び出力端を有し、ａＴプレコーダ（ａは１以上の整数）を有する符号化装置と、
−前記符号化装置の出力端に結合される入力端を有し、前記記録担体の情報トラックに符号化ディジタル情報信号を記録する記録装置とを有する。
【０００２】
【従来の技術】
この型式の装置は、例えば欧州特許出願第３３９,７２４号（特開平１−３１７，２８０号公報）から既知である。
【０００３】
この従来の装置では、符号化するのにルックアップテーブルを利用してnビット情報ワードを（n＋m）ビットチャネルワードに変換し、次いでこのチャネルワードを、２Tプレコーダにより、（n＋m）ビットチャネルワードを磁気記録担体に記録する記録装置に供給している。より特別なものとして８−１０ビット変換が記載されており、このビット変換では、各８ビット情報ワードに対し、前述したテーブルから各々が異なるディスパリティを有する３つもの１０ビットワードが利用できる。
【０００４】
これら３つの１０ビットワードから適切に選択すれば、プレコーダの出力部におけるチャネルワードのシリアルデータストリームの現在のディジタル加算値を、この現在のディジタル加算値が時間の関数として所望に変化するように制御することができる。
【０００５】
上述した従来例では、シリアルデータストリームにパイロット信号を入れており、記録担体から再生する場合、上記パイロット信号は例えばトラッキングを行うのに用いることができる。
【０００６】
【発明が解決しようとする課題】
本発明の目的は、現行のディジタル加算値を時間の関数として所望の通りに調整することができ、従来とは異なるより簡単な構成の符号化が用いられ、即ち特別のディジタル情報信号に適用し得るようにした装置を提供することにある。
【０００７】
【課題を解決するための手段】
本発明に係る装置は、前記ディジタル情報信号がｄ,ｋタイプのランレングス制限信号の形態を有し、前記符号化装置が、特定の時点毎に（ｄ＋ｍ）ビット（ｍは１以上の整数）のディジタルワードを前記ディジタル情報信号に挿入する信号拡張手段を有し、前記プレコーダは、（ｄ＋ｍ）ビットのディジタルワードが挿入された前記ディジタル情報信号を、前記記録担体のトラックに記録し得るようにチャネル信号に変換すべく構成され、前記符号化装置は、前記チャネル信号を受け取り、前記チャネル信号から制御信号を得るように構成された制御信号生成手段を更に含み、前記信号拡張手段は、前記信号拡張手段により発生される情報信号がｄ，ｋ’タイプ（ｋ’は、ｋ以上の整数）のランレングス制限信号となるように前記制御信号に応答して（ｄ＋ｍ）ビットのディジタルワードを前記ディジタル情報信号に挿入すべく構成され、さらに、前記プレコーダの出力信号における実行ディジタル加算値が時間の関数として所望パターンを呈するようにしたことを特徴とする。
【０００８】
d，kタイプのランレングス制限ディジタル情報信号におけるパラメータd，ｋは、この信号に現れる２つの連続する“１”の間に、d個以上で、k個以下の“０”が現れることを示している。
【０００９】
従って、本発明に係る装置における情報信号の符号化は、特定の時点に（d＋ｍ）ビットのディジタルワードをディジタル情報信号に挿入することにより簡単な方法で実現される。ｍが１に等しいとするれば、このことは、d＝１の場合には常に２ビットのディジタルワードが挿入され、d＝２の場合には３ビットのディジタルワードが挿入されるというように、ディジタルワードが挿入されることを意味する。ディジタルワードを挿入時点は、同じ時間間隔だけ離してもよい。しかしながら、必ずしもこそのようにする必要はない。本発明は、いくつかの実施例を参照しながら、以下の図を用いて更に説明されるだろう。
【００１０】
【実施例】
d，kタイプのランレングス制限ディジタル情報信号とは、ディジタル情報信号のシリアルデータストリームに現れる連続する“１”と“０”に対して次のような要件が成立する信号のことを意味する。即ち、
−ディジタル情報信号に現れる２つの連続する“１”ビットの間に少なくともd個の“０”ビットがある。換言すれば、“１”ビットが２つ直接連続することは決してあり得ない。
−ディジタル情報信号に現れる２つの連続する‘１’ビットの間に最大k個の“０”ビットがある。d及びkは整数であり、d≧１及びk＞１が成立する。図１aは、d＝１である場合のランレングス制限ディジタル情報信号のシリアルデー夕ストリームの一例を示す。従って、この信号に現れる連続する“１”の間には、少なくとも１つの“０”がある。
【００１１】
本発明によれば、（d＋m）ビットのディジタルワードが、特定の時点ｔ０，ｔ１．．．にシリアルデータストリームに挿入される。本例では、ｍは１に等しい。上記の時点は一定間隔離すことができる。しかしながら、必ずしもそのようにする必要はない。d＝１及びｍ＝１であるため、図１aに示す例の場合には、２ビットのディジタルワードが挿入されることになる。基本的には、拡張用の選択肢が４つ、即ちワード“００”，“０１”，“１０”及び“１１”がある。
【００１２】
本発明では、（d＋１）ビットのディジタルワードが挿入された後に、得られるデータストリームがd，k’タイプのランレングス制限ディジタル情報信号に適切な要件を満足する他の要件がある。ここで、ｋ’はｋ’≧ｋである。このことは、例えば、挿入後に得られるデータストリームが、このデータストリームに現れる２つの連続する“１”の間に少なくとも１個の“０”があるという要件を満足することを意味している。従って、ディジタルワード“１１”は省かれる。さらに、情報信号において時点ｔ０の後の最初のビットは“１”であるため、時点ｔ０にはディジタルワード“０１”も挿入することはできない。従って、図１bの一番上の数字ラインに示すディジタルワード“００”を挿入する場合と、図１cの一番上の数字ラインに示すディジタルワード“１０”を挿入する場合との２つの可能性が残されている。
【００１３】
図１aのデータストリームにディジタルワード“００”を挿入すると、２つの連続する“１”の間の“０”の数がk個を超えることがある。この場合、ｋ’＝ｋに対しては、ディジタルワードの挿入も禁じられることを意味する。
【００１４】
図１b及び図１cは、次の時点ｔ１では、２ビットディジタルワード“００”及び“０１”のみが挿入可能であることを示している。
【００１５】
図２aは、図１aのシリアルデータストリームをより図式的に示したものであり、ここでは、図２bに図式的に示したように、時点ｔ０，ｔ１，ｔ２，ｔ３，．．．に（d＋１）ビットのディジタルワードが挿入される。
【００１６】
図３aは、x yコーダ１を有する本発明に係る装置の実施例を示す。コーダ１には、例えば８−１２符号化を適用することができる。この場合、８ビットディジタルワードが入力端３に供給される。コーダ１でルックアップテーブルを使用して、入力端３に供給される各８ビットのディジタルワードに対して１２ビットのディジタルワードを出力端４に発生させる。連続する１２ビットのディジタルワードが並−直列変換器２に供給される。この並−直列変換器２の出力信号は、図１a及び図２aに（図式的に）表されるような形態を有する。従って、並−直列変換器２の出力信号はd，kタイプのランレングス制限ディジタル信号である。この変換器２の出力端５は信号拡張手段７の入力端６に結合されている。この信号拡張手投７は、入力端６に供給されるデータストリームに時点ｔ０，ｔ１，ｔ２，．．．において（d＋１）ビットのディジタルワード“００”を挿入する第１のユニット７．１を有する。従って、このユニット７．１は、その出力端子に図１bの一番上の数字列に示すようなデータストリームを発生する。
【００１７】
第２のユニット７．２では、時点ｔ０，ｔ１，ｔ２，．．．において、（d＋１）ビットのディジタルワード“０１”がデータストリームに挿入される。この様子は図１b及び図１cの下の数字列によって示してあり、ディジタルワード“０１”が時点t＝ｔ１に挿入される。
【００１８】
第３のユニット７．３では、時点ｔ０，ｔ１，ｔ２，．．．において、（d＋１）ビットのディジタルワード“１０”が挿入される。この様子は図１cの一番上の数字列の時点t＝ｔ０に示してある。
【００１９】
ユニット７．１，７．２及び７．３の出力信号は、それぞれaＴプレコーダ８．１，８．２及び８．３の入力端子に供給される。
【００２０】
図３aに示す例では、各プレコーダの入力端に供給される信号について１Ｔプレコーダ処理が行われる。図３bはこの目的に用いられ１Ｔプレコーダの一例を示す。
【００２１】
図１bには、一番上の数字列に従う信号がプレコーダ７．１の入力端に供給される場合のプレコーダ７．１の出力信号が２番目の数字列に示してある。同様に、図１cには、一番上の数字列に従う信号がプレコーダ７．３の入力端に供給される場合のプレコーダ７．３の出力信号が２番目の数字列に示してある。
【００２２】
ａＴプレコーダ、特に図３bに示したような１Ｔプレコーダの動作は、それ自体既知である。斯かるプレコーダでは、出力端１０に現われるＥＸＯＲの出力信号を入力信号に対して１クロック周期Ｔだけ遅延させて、ＥＸＯＲの入力端に帰還させる。
【００２３】
言うまでもなく、第２のユニット７．２も同じやり方で入力端６に現われる入力信号を符号化し、この第２のユニット７．２では時点ｔ０，ｔ１，ｔ２，．．．において２ビットのディジタルワード“０１”が挿入される。
【００２４】
プレコーダ８．１，８．２及び８．３の出力信号は、制御信号発生手段１２の入力端子１１．１，１１．２及び１１．３にそれぞれ供給されるとともに、遅延部を経由して可制御スイッチング手段１５の端子１５．１，１５．２及び１５．３にもそれぞれ供給される。
【００２５】
時点ｔ０，ｔ１，ｔ２，．．．において、情報信号のシリアルデータストリーム（図１ａ及び２ａ参照）を図２aに示された情報ワードｉｗのようなｎビットのグループに分け、これらのnビットのグループに拡張手段７でd＋１（＝２）ビットのディジタルワードを加え、これらの２ビットのディジタルワードが情報ワードの前に置かれるようにする。次いで、（n＋d＋１）ビットの情報ワードをプレコーダで（n＋d＋１）ビットのチャネルワードに変換する。制御信号発生手段１２は入力端１１．１，１１．２及び１１．３に供給される信号に応答して、さらに入力端１１．４，１１．５及び１１．６を経てこの手段１２に供給される情報に応答して、出力端子１３に制御信号ｃｓを発生する。
【００２６】
制御信号発生手段１２は、第１の制御信号ｃｓ１、第２の制御信号ｃｓ２又は第３の制御信号ｃｓ３を発生することができる。これら制御信号はスイッチング手段１５に供給されるとともに、プレコーダ７．１，７．２及び７．３の制御信号入力端２０．１，２０．２及び２０．３にも供給される。スイッチング手段１５は、制御信号ｃｓ１に応答して端子１５．１をスイッチング手段の固定端子１５．４に接続する。
【００２７】
情報ワードｉｗ１（図１ａ及び２ａ参照）を符号化する場合には、プレコーダ８．１によって符号化された情報ワード、即ちチャネルワードｃｗａ（図１b及び図３を比較）がスイッチング手段１５を経由して記録装置２４に供給され、この記録装置において上記チャネルワードを例えば磁気ヘッドによって磁気記録担体２１上のトラックに書き込むことができる。
【００２８】
スイッチング手段１５は、制御信号ｃｓ２に応答して端子１５．２と１５．４とを互いに結合させて、プレコーダ８．２により発生されたチャネルワードｃｗｂが記録装置２４に供給される状態とする。
【００２９】
スイッチング手段１５は、制御信号ｃｓ３に応答して端子１５．３と１５．４とを相互結合させて、プレコーダ８．３により発生されたチャネルワードｃｗｃが記録装置２４に供給される状態とする。プレコーダからスイッチング手段１５へのラインにおける遅延部は、制御信号が発生するときの検出器１２での遅延を補償するものである。
【００３０】
さらに、プレコーダ８．１，８．２及び８．３に制御信号ｃｓ１が供給されると、情報ワードｉｗ１がプレコーダ８．１，８．２及び８．３で符号化されてプレコーダ８．１により発生したチャネルワードｃｗａが記録装置に搬送された後に、プレコーダ８．１のメモリ１９（図３b参照）の内容がライン１８．１を経てプレコーダ８．２及び８．３に搬送され、これらプレコーダのメモリ１９に記憶される。
【００３１】
このことは、図１bの例では、チャネルワードｃｗａが記録装置２４に供給される場合に、このワードの最終ビットである“１”がプレコーダ８．２及び８．３のメモリに記憶され、次の情報ワードｉｗ２（図１ a参照）を符号化する場合に、プレコーダのメモリの内容が再び同じとなることを意味する。次いで、次の情報ワードｉｗ２を符号化する場合にも、２ビットのディジタルワードが前に置かれる（図１ｂ参照）。先行する情報ワードｉｗ１の最終ビットは“１”であったから、結局はワード“００”又は“０１”しか前に置くことができないことになる。
【００３２】
従って、前述したと同様に、制御信号ｃｓ２は、チャネルワードｃｗｂが記録装置に搬送された後、プレコーダ８．２のメモリ１９の内容がライン１８．２を経てプレコーダ８．１及び８．３のメモリ１９に搬送されて記憶され、次の情報ワードｉｗ２が符号化できるようにプレコーダ８．１，８．２及び８．３のメモリ１９の内容を等しくする。
【００３３】
制御信号ｃｓ３は、プレコーダ８．３のメモリ１９の内容がライン１８．３を経てプレコーダ８．１及び８．２のメモリ１９に搬送されて記憶されるようにする。これを図１c及び図１dに明示してある。図１ dから明らかなように、制御信号発生手段１２が第３の制御信号ｃｓ３を発生すると、チャネルワードｃｗｃが記録装置２４にｃｗ１、即ち符号化情報ワードｉｗ１として供給される。チャネルワードｃｗｃの最終ビット“０”がプレコーダ８．３のメモリ１９で発見され、プレコーダ８．１及び８．２のメモリ１９に転送される。次いでプレコーダは情報ワードｉｗ２（図１a参照）を符号化する。これにより、プレコーダ８．１の出力端にチャネルワードｃｗａが現われ（図１c参照）、プレコーダ８．２の出力端にチャネルワードｃｗｂが現われる（図１c参照）。図１ dは、発生手段１２が続いて第２の制御信号ｃｓ２を発生し、チャネルワードｃｗｂがチャネルワードｃｗ２として記録装置２４に供給されることを示している。
【００３４】
情報ワードｉｗ１が符号化されたときに第１の制御信号ｃｓ１が発生したとすると（図１ｂ参照）、情報ワードｉｗ２が符号化されている間、プレコーダ８．１及び８．２が図１bに示すようにチャネルワードｃｗａ及びｃｗｂをそれぞれ発生する。
【００３５】
制御信号発生手段１２が制御信号ｃｓを得る方法について以下に説明する。この手段１２の可能な実施例を図４に示す。この手段は積分器３０．１，３０．２及び３０．３を有しており、これら積分器の入力端は各入力端１１．１．１１．２及び１１．３に結合されている。積分器の出力端は信号合成素子３２．１，３２．２及び３２．３の第１の入力端にそれぞれ結合されている。この合成素子３２．１，３２．２及び３２．３の出力端子は比較器３４の入力端に結合されており、この比較器の出力端は制御信号ｃｓを発生する手段１２の出力端１３に結合されている。この手段１２は任意に信号発生器３５を有しており、この出力端は合成素子３２．１，３２．２及び３２．３の第２の入力端に結合されている。明らかに、信号発生器３５を省く場合には、合成素子３２．１，３２．２及び３２．３も省くことができる。信号合成素子３２．１，３２．２及び３２．３は後述する所から明らかなように減算器として動作する。
【００３６】
更に、比較器３４の出力端は、各積分器３０．１，３０．２及び３０．３の制御信号入力端３６．１，３６．２及び３６．３に結合されている。積分器３０．１では、入力端１１．１に供給されるプレコーダ８．１からのチャネルワードｃｗａのディスパリティが、この積分器に既に存在している値に加えられる。この値は、スイッチング手段１５の端子１５．４に供給されるときのチャネルワードのシリアルデータストリームの現行ディジタル加算値に対応する。
【００３７】
同じやり方で、積分器３０．２は、プレコーダ８．２のチャネルワードｃｗｂのディスパリティを積分器３０．２に既に存在する値に加える。この値も端子１５．４に現われるチャネルワードのシリアルデータストリームの現行ディジタル加算値に対応する。
【００３８】
積分器３０．３によって、プレコーダ８．３のチャネルワードｃｗｃのディスパリティは、積分器３０．１及び３０．２に記憶されている値にも対応する値に加えられる。信号発生器３５は、端子１５．４に現われるチャネルワードのシリアルデータストリームにおける所望のディジタル加算値に対応する信号RVを発生する。信号合成素子３２．１，３２．２及び３２．３での減算により３つの誤差信号e１，e２，e３が得られる。これら誤差信号e１，e２，e３は、最後のチャネルワードに対するチャネルワードｃｗａ，ｃｗｂ，ｃｗｃを有するシリアルデータストリームにおけるディジタル加算値それぞれが、所望のディジタル加算値からどれだけずれているかを示す。比較器３４では、絶対値が最小の誤差信号を選択する。そこで、誤差信号e１が最小のものであるとすると、制御信号ｃｓ１が出力端１３に発生し、スイッチング手段１５は端子１５．１と１５．４とを互いに結合するような状態となる。この際、チャネルワードｃｗａは、次のチャネルワードとして記憶装置２４の入力端２３に供給されることができる。さらに、制御信号入力端３６．１，３６．２及び３６．３に供給されるこの制御信号ｃｓ１に応答して、積分器３０．１における値がライン４０を経由して積分器３０．２及び３０．３に転送されるため、これらの積分器は全てそれらのメモリに記憶される同一の現行ディジタル加算値を再び有するようになる。
【００３９】
誤差信号e２が最小のものであるとすると、制御信号ｃｓ２が発生し、これに応答してスイッチング手段１５は端子１５．２と１５．４とを互いに結合するような状態となる。チャネルワードｃｗｂは、チャネルワードのシリアルデータストリームにおける次のチャネルワードとして記憶装置２４に供給される。さらに、制御信号ｃｓ２に応答して、積分器３０．２のメモリに記憶された値が、ライン４１を経由して積分器３０．１及び３０．３のメモリに搬送されて記憶される。誤差信号e３が最小のものであるとすると、制御信号ｃｓ３が発生し、この結果、スイッチング手段１５は端子１５．３と１５．４とを互いに結合するような状態となる。
【００４０】
チャネルワードｃｗｃは、チャネルワードのシリアルデータストリームにおける次のチャネルワードとして記憶装置２４に供給される。さらに、制御信号入力端３６．１，３６．２及び３６．３に供給される制御信号ｃｓ３に応答して、積分器３０．３のメモリに記憶された値が、ライン４２を経由して積分器３０．１及び３０．２のメモリに搬送されて記憶される。３つの誤差信号が等しい場合、常に制御信号ｃｓ１が発生されるようにすることが可能である。
【００４１】
比較器３４には、入力端子１１．４，１１．５及び１１．６を経由して他の信号が更に供給される。この目的のため、図３aに示す装置は、直前に符号化された情報ワードｉｗの最終ビットを検出する検出器４３と、符号化すべき情報ワードｉｗの最初のビットを検出する検出器４４と、符号化すべき情報ワードとその直前の（既に符号化された）情報ワードとのシリアルデータストリームにおけるこれら２つの情報ワードの間の転換部の個所に見られる連続する“０”の最大数を求めるように構成されたＴｍａｘ検出器４５とを更に含んでいる。検出器４３，４４及び４５の入力端は並−直列変換器２の出力端に結合されている。検出器４３の出力端は制御信号発生手段１２の入力端１１．４に結合され、検出器４４の出力端はこの手段１２の入力端１１．５に結合され、検出器４５の出力端はこの手段１２の入力端１１．６に結合されている。
【００４２】
検出器４３は、直前の情報ワードの最終ビットが“１”である場合に、その出力端に制御信号を発生する。この制御信号は入力端１１．４を経由して比較器３４に供給され、この制御信号に応答して出力端１３に制御信号ｃｓ３が発生しないようにする。直前の情報ワードの最終ビットが“１”である場合には、既に前述したように２ビットのワード“１ ０”を挿入してはならない。従って、誤差信号ｅ３が最小であると判明した場合に、制御信号が入力端１１．４に現われると、第３の制御信号ｃｓ３は発生せずに、誤差信号e１又はe２のどちらが誤差信号e３の次に小かいに応じて、第１又は第２の制御信号ｃｓ１又はｃｓ２が発生する。
【００４３】
検出器４４は符号化すべき情報ワードの最初のビットが“１”である場合に、その出力端に制御信号を発生する。入力端１１．５を経由して比較器３４に供給されるこの制御信号に応答して、出力端１３に制御信号ｃｓ２が発生しないようにする。符号化すべき情報ワードの最初のビットが“１”である場合には、既に前述したように２ビットワード“０１”を挿入してはならない。従って、誤差信号ｅ２が最小であると判明した場合に、制御信号が入力端１１．５に現われると、第２の制御信号ｃｓ２は発生せずに、誤差信号e１又はe３のどちらが誤差信号e２の次に小かいに応じて、第１又は第３の制御信号ｃｓ１又はｃｓ３が発生する。
【００４４】
既に前述したように、d，kタイプのランレングス制御信号の場合、情報ワードのシリアルデータストリームに最大k個の“０”が連続的に現れることができる。このことは、k’がkに等しければ、プレコーダ８．１に供給される（n＋d＋１）ビットの情報ワードのシリアルデータストリームについても成り立つ。検出器４５が符号化すべき情報ワードとその直前の情報ワードにおける２つの連続する“１”の間、即ち、最初の情報ワードに発生する２つの連続する“１”の内の一方の“１”と、第２の情報ワードに発生する２つの連続する“１”の内の他方の“１”との間に、連続する“０”を多数検出する場合、即ちp≧k−１の場合に、検出器４５はその出力端に制御信号を発生する。この場合、k’はkに等しくする。
【００４５】
もし制御信号を発生する場合、このことは、２ビットのディジタルワード“００”が挿入されると、プレコーダ８．１に供給される信号がもはやd，kタイプのランレングス制御信号の要件を満たさなくなることを意味する。
【００４６】
入力端１１．６を経由して比較器３４に供給される制御信号に応答して、その出力端１３には制御信号ｃｓ１が発生しなくなる。従って、この場合に誤差信号e１が最小であると判明すれば、出力端１３には制御信号ｃｓ１は発生せず、一方では誤差信号e２ ，e３のどちらが誤差信号e１の次に小さいかに応じて、他方では入力端１１．４及び１１．５に制御信号が存在し得るかに応じて、第２又は第３の制御信号ｃｓ２又はｃｓ３が発生する。このことについて図６Aを参照する。図６Aは、k＝１２が成立する情報ワードのシリアルデータストリームを示す。従って、図６Aは、最大１２個の連続する“０”が発生するシリアルデータストリームの一部を示している。このことは、検出器４５が制御信号を発生することを意味する。２つの連続する情報ワードの間の境界がｇ２に位置する場合には、２ビットのディジタルワード“０１”又は“１０”を挿入することができる。しかしながら、境界がｇ１に位置する場合には検出器４３も制御信号を発生するため、２ビットのディジタルワード“０１”しか挿入することができない。境界がｇ３に位置する場合には検出器４４も制御信号を発生するため、２ビットのディジタルワード“１０”しか挿入することができない。
【００４７】
上述した装置によって、記録装置２４の入力端２３において直流電流が取り除かれたディジタル信号を実現することができる。実際、これを実現できるのは、この信号における現行のディジタル加算値が０に設定されるような制御をするからである。このことは、図４に示す制御信号発生器が信号発生器３５及び減算器３２．１，３２．２及び３２．３を備えない、又は発生器３５がゼロ信号を発生することにより実現できる。
【００４８】
このことも図１を参照して説明することができる。図１b及び図１cは、情報ワードｉｗ０の符号化後において現行ディジタル加算値が２（DSV＝＋２）に等しいことを示している。次いで、２ビットワード“００”で拡張された情報ワードｉｗ１が、（n＋d＋１）ビットの情報ワードをチャネルワードｃｗａ（図１b参照）に符号化するプレコーダ８．１に供給される。このチャネルワードは、DSV２が記憶される積分器３０.１に供給される。積分器３０．１でチャネルワードｃｗａを積分するということは、このチャネルワードｃｗａのディスパリティが、積分器３０．１のメモリに既に存在している値に加えられることを意味する。これにより、＋４のDSVが発生する（図１b参照）。
【００４９】
同様に、２ビットワード“１０”が前に置かれた情報ワードｉｗ１がプレコーダ８．３によりチャネルワードｃｗｃに符号化される。前述したように、積分器３０．３のメモリも２に等しいDSVを含んでいる。積分器３０．３においてチャネルワードｃｗｃを積分するということは、このチャネルワードｃｗｃのディスパリティが、メモリに既に記憶されているDSV値に加えられることを意味する。これにより０のDSVが発生する（図１ｃ参照）。ここでは、積分器のメモリにおけるDSVは誤差信号そのものである。この場合の最小誤差信号はe３であるため、チャネルワードｃｗｃが記録装置２４に伝送される。
【００５０】
上述したような制御により、DSVをDSV＝＋２からDSV＝０まで調整できることは明らかであろう。より一般的に言えば、DSVはこの制御により０に設定される。
【００５１】
信号発生器３５及び減算器３２．１，３２．２及び３２．３を挿入することにより、ディジタルデータストリームにパイロット信号を付加的に挿入することができる。このパイロット信号の積分により、所望のパターン形状のディジタル加算値が発生器３５により発生するような時間の関数として得られる。
【００５２】
直流電流がなくなるように符号化すること、並びに所望のパターンのディジタル加算値の形態に符号化したものにパイロット信号を加えることは従来技術である。例えば、前述した特開平１−３１７，２８０号公報を参照することができる。
【００５３】
図５は、別の実施例の制御信号発生手段１２’を示す。この制御信号発生手投１２’では、f＝０Ｈｚでディップ（ｄｉｐ）が実現する（即ち、直流電流が無い）とともに特定の周波数ｆ１のパイロット信号が実現し、又第２の周波数f２（＝ｗ２／π）でディップが実現するようにすることができる。
【００５４】
制御信号発生手段１２’は、乗算器５０．１，５０．２，５０．３，５２．１，５２．２及び５２．３と、積分器５１．１，５１．２，５１．３．５３．１，５３．２及び５３．３と、２乗素子６９．１乃至６９．９と、３つの信号合成素子５８．１，５８．２及び５８．３とを更に含んでいる。信号合成素子５８．１，５８．２及び５８．３では、３つの２乗素子、即ち６９．１，６９．２及び６９．３；６９．４，６９．５及び６９．６；６９．７,６９．８，及び６９．９それぞれ重み付けされた値が加算される。本例では、信号合成素子は加算器により構成される。積分器５１.１，５１．２，５１．３，５３．１，５３．２及び５３．３は、積分器３０．１，３０．２及び３０．３と同様に構成されている。チャネルワードｃｗａは入力端１１．１を経由して乗算器５０．１及び５２．１の第１の入力端に供給される。この乗算器５０．１及び５２．１では、チャネルワードｃｗａにｓｉｎｗ２ｔ及びｃｏｓｗ２ｔをそれぞれ乗じる。図６Aは、この乗算が連続するチャネルワードに対してどのように行われるのかを示している。図６B（a）は、時間の関数としてのチャネルワード、即ち、最終チャネルワードとその１つ前のチャネルワードの一部とのシリアルデータストリームを示している。
【００５５】
図６B（b）は時間の関数のｓｉｎｗ２ｔ（又はｃｏｓｗ２ｔ）の変化を示し、図６B（c）は乗算結果、即ち正弦又は余弦関数それぞれの連続値を示している。積分器５１.１及び５３．１において、各チャネルワードｃｗに対して得られたこれらの値が、積分器５１．１及び５３．１それぞれのメモリ（Ｍｅｍ）に既に存在している値に加えられる。各コードワードに対し、積分器５１．１及び５３．１のメモリの内容は、２乗素子６９．２及び６９．３を経由して加算器５８．１に供給されて互いに加算され、また、減算器３２.１の出力端から２乗素子６９．１を経由して加算器５８．１に供給される値も加算される。
【００５６】
乗算器５０．２及び５２．２並びに積分器５１.２及び５３.２では、入力端１１.２に供給されるコードワードｃｗｂに対して同様な演算が実行される。積分器５１．２及び５３．２の出力信号は２乗素子６９．５及び６９．６を経由して加算器５８．２に供給され、減算器３２．３の出力端から２乗素子６９．４を経由して加算器５８．２に供給される値が加算される。
【００５７】
入力端１１．３に供給されるコードワードｃｗｃに対しても、同様のことが実行される。加算器５８．１，５８．２及び５８．３の出力信号はやはり誤差信号e１，e２及びe３であり、これに基づいて比較器３４は前述したやり方で制御信号ｃｓを得る。
【００５８】
前述したやり方で制御信号ｃｓ１が発生する場合、この制御信号は積分器５１．２，５１．３，５３．２及び５３．３のメモリに付加的に供給され、ライン６１及び６２を経由して積分器５１．１及び５３．１のメモリの内容が積分器５１．２及び５１．３又は５３．２及び５３．３のメモリにそれぞれ転送される。代わりに、制御信号ｃｓ２が発生する場合には、この制御信号に応答して、積分器５１．２及び５３．２のメモリの内容がライン６３及び６４を経由して積分器５１．１及び５１．３又は５３．１及び５３．３のメモリにそれぞれ転送される。
【００５９】
しかしながら、制御信号ｃｓ３が発生する場合には、積分器５１．１，５１．２；５３．１及び５３．２に供給されるこの制御信号に応答して、積分器５１．３，５３．３のメモリの内容がライン６５及び６６を経由して積分器５１．１及び５１．２；５３．１及び５３．２のメモリにそれぞれ転送される。
【００６０】
周波数スペクトルの追加のディップ（くぼみ）を第３の周波数ｆ３に望む場合には、制御信号発生手段１２’の入力端１１．１から加算器５８．１に至る２つの追加の枝路を設け、これらの各枝路に乗算器、積分器及び２乗素子を設け、２つの枝路の乗算器においてｓｉｎｗ３ｔ及びｃｏｓｗ３ｔ（ｗ３＝２πｆ３）をそれぞれ乗じるようにすることは勿論である。入力端１１．２から加算器５８．２に至る２つの追加の枝路も更に必要であり、これらの枝路にも乗算器、積分器及び２乗素子の直列接続を設ける。これら乗算器もｓｉｎｗ３ｔ及びｃｏｓｗ３ｔを乗じる乗算を行う。入力端１１．３から加算器５８．３に至る２つの追加の枝路も必要であり、これらの各枝路にも乗算器、積分器及び２乗素子の直列接続を設ける。この２つの枝路の乗算器もｓｉｎｗ３ｔ及びｃｏｓｗ３ｔを乗じる乗算をそれぞれ行う。
【００６１】
発生した制御信号ｃｓに応じて、１つの情報ワードを符号化する度に、図５を参照して前述したやり方で、上記追加の枝路の積分器の内容が等しくなる。このことからして、図５の回路の発生器３５により課せられるようなパイロット信号の振幅は、図５に示す回路によって１つ以上の周波数の個所でディップさせる制御が行えるように選択されるべきであるといえる。このことは、発生器３５におけるパイロット信号の振幅を、例えば大き過ぎない最適値に設定すべきであることを意味する。
【００６２】
図７は、d＝２のd，kタイプのランレングス制限信号を符号化する別の実施例を示す。この例では信号拡張手段において、（d＋m＝）３ビットのワードが情報信号のシリアルデータストリームに挿入される。このことは、d＝２に関連する要件からすると、３ビットのディジタルワード、即ち、“０００”，“００１”，“０１０”及び“１００”の４ワードしか挿入できないことを意味している。この挿入はユニット７０．１，７０．２，７０．３及び７０．４それぞれにおいて行われる。ａＴプレコーダ８．１，８．２，８．３及び８．４でそれぞれ符号化した後、この符号化により得られた（n＋３）ビットのチャネルワードｃｗａ,ｃｗｂ,ｃｗｃ及びｃｗｄは、制御信号発生手段７２に供給されるとともに遅延線（図示せず）を経由してスイッチング手段７８の各端子７８．１，７８．２，７８．３及び７８．４にも供給される。
【００６３】
制御信号発生手段７２はチャネルワードｃｗａ,ｃｗｂ,ｃｗｃ及びｃｗｄから制御信号ｃｓを発生する。実際は、この手段７２は制御信号ｃｓ１か、制御信号ｃｓ２か、制御信号ｃｓ３か、制御信号ｃｓ４のいずれかを発生する。制御信号ｃｓ１は、スイッチング手段７８の端子７８．１が端子７８．５に結合されてチャネルワードｃｗａが記録装置２４に供給されるような状態に、スイッチング手段７８を動作させる。この制御信号ｃｓ１はａＴプレコーダ８．１乃至８．４にも供給され、ａＴプレコーダ８．１のメモリの内容がライン７９．１を経由してａＴプレコーダ８．２，８．３及び８．４に供給されてこれらプレコーダのメモリに記憶される。制御信号ｃｓ２はスイッチング手段７８の端子７８．２と７８．５とを接続して、チャネルワードｃｗｂが記録装置２４に供給されるようにする。さらに、この制御信号に応答して、ａＴプレコーダ８．２のメモリの内容は、ライン７９．２を経由してプレコーダ８．１，８．３及び８．４に供給されてこれらプレコーダのメモリに記憶される。制御信号ｃｓ３は端子７８．３と７８．５とを接続して、チャネルワードｃｗｃが記録装置２４に供給されるようにする。さらに、この制御信号に応答して、プレコーダ８．３のメモリの内容は、ライン７９．３を経由してプレコーダ８．１，８．２及び８．４に供給されてこれらプレコーダのメモリに記憶される。制御信号ｃｓ４は端子７８．４と７８．５とを接続して、チャネルワードｃｗｄが記録装置２４に供給されるようにする。さらに、この制御信号ｃｓ４に応答して、プレコーダ８．４のメモリの内容は、ライン７９．４を経由してプレコーダ８．１，８．２及び８．３に供給されてこれらプレコーダのメモリに記憶される。制御信号発生手段７２は、図４及び図５に示したものと同様のやり方で構成することができる。図９に、この制御信号発生手段を概略的に示してある。
【００６４】
この手段７２の入力端１１．１，１１．２，１１．３及び１１．７は、それぞれ誤差信号決定ユニット８０．１，８０．２，８０．３及び８０．４を経由して、比較器８１の入力端８２．１，８２．２，８２．３及び８２．４にそれぞれ結合されている。誤差信号決定ユニットは、図４に示すように積分器３０．１と信号合成素子３２．１との直列接続により形成することができる。
【００６５】
全てのユニット８０．１乃至８０．４を斯様に構成すれば、直流電流のない符号化を実現することができ、この符号化したものにパイロット信号を周波数ｆ１にて導入することができる。さらに、周波数ｆ２にディップを望む場合には、各ユニット８０．１乃至８０．４に、図５の入力端１１．１と比較器３４の入力端３４．１との間に示すような回路を設ける。比較器８１は、４つの誤差信号ｅ１乃至ｅ４のうちのどの誤差信号が最小であるかを決定して、適切な誤差信号ｃｓ１,ｃｓ２,ｃｓ３及びｃｓ４をそれぞれ発生する。この場合にも、制御信号はライン８３を経由してユニット８０．１乃至８０．４に帰還され、（ｅ３が最小の誤差信号である場合には）ユニット８０．３の積分器の内容が、ライン８４．３を経由して他のユニット８０．１，８０．２及び８０．４の積分器に搬送されてこれら積分器に記憶される。
【００６６】
比較器８１がどの制御信号ｃｓを発生するかという決定は、入力端１１．４．１１．５及び１１．６に供給される制伽信号にも依存する。このために図７の装置は検出器７３，７４及び７５を有している。これら検出器の入力端は入力端６に結合され、これら検出器の出力端は制御信号発生手段７２の各入力端１１．４，１１．５及び１１．６に結合されている。検出器７３は符号化された直前の情報ワードの最後の２ビットを検出し、この検出器７３が２ビットのワード“１０”を検出する場合には第１の制御信号を発生し、検出器７３が２ビットのワード“０１”を検出する場合には第２の制御信号を発生する。
【００６７】
図８は、検出器７３が２ビットのワード“１０”を検出する場合には、３ビットのワード“１００”を挿入すべきでないことを示している。このことは、入力端１１．４における第１の制御信号に応答して、比較器８１が制御信号ｃｓ４を発生しないことを意味する。比較器８１が出力端１３にどの制御信号ｃｓを発生するかについては図３及び図４を参照しながら既に詳述した通りである。図８には、検出器７３が２ビットのワード“０１”を検出器する場合に、３ビットのワード“０１０”及び“１００”を挿入すべきでないことも示している。このことは、入力端子１１．４における第２の制御信号に応答して、比較器８１が制御信号ｃｓ３及びｃｓ４を発生しないことを意味する。
【００６８】
検出器７４は符号化すべき現在の情報ワードの最初の２ビットを検出し、この検出器７４が２ビットのワード“１ ０”を検出する場合には第１の制御信号を発生し、検出器７４が２ビットのワード“０１”を検出する場合には第２の制御信号を発生する。
【００６９】
図８は、検出器７４が２ビットのワード“１０”を検出する場合、３ビットのワード“００１”及び“０１０”を挿入すべきでないことを示している。このことは、入力端１１．５の第１の制御信号に応答して、比較器８１が制御信号ｃｓ２及びｃｓ３を発生しないことを意味する。図８には、検出器７４が２ビットのワード“０１”を検出する場合、３ビットのワード“００１”を挿入すべきでないことも示している。このことは、入力端１１．５の第２の制御信号に応答して、比較器８１が制御信号ｃｓ２を発生しないことを意味する。
【００７０】
Ｔｍａｘ検出器７５は、符号化すべき情報ワード及びその直前に先行する情報ワードのシリアルデータストリームにおける２つの連続する“１”の間に連続する“０”の数ｐ（ここで、ｐ≧ｋ−２）を検出すると、その出力端に制御信号を発生する。ここで、上記の２つの連続する“１”のうちの１つ目の“１”は第１の情報ワードに発生するものであり、前記２つの連続する“１”のうちの２つ目の“１”は第２の情報ワードに発生するものである。図８は、この場合３ビットのワード“０００”を挿入すべきでないことを示している。このことは、入力端１１．６に供給される斯様な制御信号に応答して、比較器８１が第１の制御信号ｃｓ１を発生しないことを意味している。
【００７１】
図１０は、これまで説明した装置をチャネルワードの磁気記録用に適用する応用例を数例示している。図１０aは螺旋走査原理による記録装置を扱っており、この場合には回転可能なヘッドドラム１００の上に、２つの書込ヘッドＫ１及びＫ２が直径方向に対向して配置されている。記録担体はヘッドドラムのまわりに１８０°にわたって巻回される。へッドＫ１及びＫ２は記録担体１０１上のトラックＴ１，Ｔ２，Ｔ３…に信号を順次書き込む。例えば、ヘッドＫ２は偶数トラックに書き込み、ヘッドＫ１は奇数トラックに書き込む。
【００７２】
これまで述べた装置は、異なる周波数を有するパイロット信号を連続トラックに記録すべきチャネルワードに拡張するものである。図１０aは、異なる周波数ｆ１，ｆ２，ｆ３及びｆ４を有する４つのパイロット信号のサイクルを示している。例えば、トラックＴ４に書き込まれるような信号の周波数特性を図１１に概略的に示してある。周波数ｆ１のパイロット信号以外に、周波数ｆ＝０，ｆ＝ｆ４及びｆ＝ｆ２にもディップがある。
【００７３】
パイロット信号の目的は再生中トラッキングを行うことにある。このトラッキングを行う場合に、トラックＴ４がヘッドＫ２により読み取られる時に２つの隣接トラックＴ３及びＴ５からのパイロット信号のクロストークも読み出される。この読み出し結果を用いてトラッキング制御信号を得、この制御信号によって、例えばヘッドに収納してある圧電素子を駆動させることにより、又はテープ移送部を制御することにより、読取ヘッドを読み取るべきトラック上に位置させる。隣接するトラックＴ３及びＴ５からパイロット信号のクロストークを読み取るということは、トラックＴ３及びＴ５それぞれのパイロット信号ｆ２及びｆ４のクロストークが読み出されることを意味する。トラックＴ４における信号によりこの測定ができるだけ妨げられないようにするために、ディップを周波数ｆ４及びｆ２の個所に導入する。図１１に示す周波数特性に似ている周波数特性は他のトラックにも有効なことは明らかである。この場合、ピークは異なる周波数（ｆ２,ｆ３又はｆ４）に存在し、ディップも異なる周波数（ｆ１及びｆ３,ｆ２及びｆ４,ｆ３及びｆ１それぞれ）に存在する。なお、読み取り作動中にトラッキングを可能にするためのパイロット信号の検出については、前記本願人の出願に係る特願平１−３１７,２８０号に詳述されているため、ここではこれ以上の説明を省略する。
【００７４】
図１０bは、隣接して強固に結合した２つのヘッドＫ１及びＫ２を示す。これらのヘッドＫ１及びＫ２はヘッドドラム１００が連続的に回転している間、トラック対Ｔ１，Ｔ２；Ｔ３，Ｔ４；Ｔ５，Ｔ６；．．．に書き込む。記録担体１０１はヘッドドラム１００のまわりに任意の角度で巻回することができる。図１０bのトラックにおける文字a，b及びcは、図１２a，１２b，１２cそれぞれの周波数特性に関連する。これらの周波数特性はトラックに記録される情報の周波数特性を示す。
【００７５】
トラック対Ｔ１及びＴ２がヘッドＫ１及びＫ２によりそれぞれ読み出される際に、トラックＴ１からの情報を読み取るへッドＫ１は、トラックＴ２からのパイロット信号ｆ２のクロストークも読み取る。このトラックの読取りを最も適切なやり方で実現するためには、トラックＴ１に記録される信号の周波数特性において、周波数ｆ２にディップ（図１２参照）を導入することが好適である。同時に、ヘッドＫ２は、トラックＴ２からの情報及びトラックＴ１からのパイロット信号ｆ１のクロストークも読み取る。このため、トラックＴ２における情報の周波数特性には周波数ｆ１にディップをもたせることが好適である（図１２ｂ参照）。
【００７６】
読み出したクロストーク信号から制御信号を得ることができる。この制御信号は、読取り動作中にトラッキングを実現するために用いることができる。へッド対Ｋ１及びＫ２は圧電素子に備えられ、トラッキングは記録担体の速度を制御することにより行われる。
【００７７】
へッドＫ１及びＫ２がトラック対Ｔ３，Ｔ４を読み取る場合に、トラックＴ３を読み取るヘッドＫ１はトラックＴ２からのパイロット信号ｆ２のクロストークも検出し、ヘッドＫ２はトラックＴ５からのパイロット信号ｆ１のクロストークを検出する。適正なトラッキング制御信号を実現するためには、検出される両クロストーク信号が互いに反対となるようにするべきである。
【００７８】
トラックＴ３における信号の周波数特性（図１２c参照）に対しては、（周波数ｆ１ではなく）周波数ｆ２にディップを持たせれば十分であり、トラックＴ４における信号の周波数特性に対しては、（周波数ｆ２ではなく）周波数ｆ１にディップを持たせれば十分である。しかしながら、パイロット信号を最適に検出するには、双方の周波数にディップを持たせることが好適である。さらに、トラックＴ１，Ｔ５，Ｔ９，．．．のパイロット信号ｆ１の位相は、互いに相対的に９０°シフトしており、このため、パイロット信号をトラック（例えばＴ５）から読み取る際に、この読取動作がトラックＴ１及びＴ９におけるパイロット信号ｆ１から受ける影響は最小限となる。この方法は、トラックＴ２，Ｔ６におけるパイロット信号についても適用できることは勿論である。この方法は、再生中に同期検出が行われるという事実に関連している。
【００７９】
図１０bの場合において再生中にトラッキングを行うためにパイロット信号を検出することは、特開平２−２４８１３号公報に詳細に説明してあるため、ここではこれ以上の説明は省略する。
【００８０】
図１０cは、２対のへッドＫ１，Ｋ２及びＫ３，Ｋ４をヘッドドラム１００の上にに互いに直径方向に対向させて配置した例を示す。記録担体１０１はヘッドドラム１００のまわりに１８０°にわたって巻回されている。ヘッド対Ｋ１，Ｋ２は常にトラック対Ｔ１，Ｔ２；Ｔ５，Ｔ６；Ｔ９，Ｔ１０；．．．を読み取る。ヘッド対Ｋ３，Ｋ４は常にトラック対Ｔ３，Ｔ４；Ｔ７，Ｔ８；．．．を読み取る。トラックにおける文字a，b及びcは、各図１２a，１２b及び１２cの周波数特性に関係する。
【００８１】
トラック対Ｔ１，Ｔ２がヘッド対Ｋ１，Ｋ２により読み出される際に、ヘッドＫ２は各トラックＴ１及びＴ３からパイロット信号ｆ１及びｆ２のクロストーク信号も読み取る。これらの読み取ったクロストーク信号からトラッキング制御信号を得ることができる。トラック対Ｔ３，Ｔ４がヘッド対Ｋ３，Ｋ４により読み取られている間に、ヘッドＫ４は各トラックＴ３及びＴ５からパイロット信号ｆ２及びｆ１のクロストーク信号も読み取る。これらの読み取ったクロストーク信号からトラッキング制御信号を得ることができる。
【００８２】
パイロット信号の検出、例えば図１２aにおける周波数ｆ１のパイロット信号の検出は、記録中に、周波数ｆ１付近の周波数スペクトルに別のディップを導入することにより一層改善することができる。このことが図１３に示されている。周波数スペクトルが周波数ｆ１の付近で減少していることが明らかである。このことは、周波数ｆ１のパイロット信号の検出に対する信号雑音比が向上することを意味する。これを実現するため、図５の回路を拡張する必要がある。図１４にはこの拡張した回路が示されているが、この図１４には、図５の回路の一部分、即ち図５の入力端子１１．１と比較器３４の入力端３４．１との間の回路部分に対するものだけしか示されていない。
【００８３】
図１４は、減算器形態の信号合成素子１７０、乗算器１７２及び１７３、積分器１７４及び１７５並びに２乗素子１６９．１及び１６９．２を有する２つの枝路が追加された形態の拡張部を示している。滅算器１７０の第２の入力端１７６には、図１５bに示すような周波数ｆ１の方形波が供給される。この方形波は信号源１７１により発生し、これは実際には最適なパイロット信号のパターンに対応する。信号源３５は図１５aに示すような方形波を積分した信号を発生する。
【００８４】
減算器１７０では入力端１１．１に現われる信号から方形波を差し引く。この差信号を乗算器１７２及び１７３に供給して、差信号にｓｉｎｗ１t又はｃｏｓｗ１ｔそれぞれ乗じる。このようにして得られた信号を積分器１７４及び１７５にて積分する。これらの積分器は図５に示す積分器３０．１と同じように構成することができる。各積分器１７４及び１７５の出力は２乗素子１６９．１及び１６９．２をそれぞれ介して加算器５８’に供給する。
【００８５】
積分器１７４及び１７５から図５に示した回路の他の２つのセクションにおける対応する積分器に至る２つづつのラインもあるが、これらは図示してなく、従って３つのセクションにおける対応する積分器の内容も、各情報ワードが符号化された後に制御信号に応答して等しくなる。
【００８６】
チャネルワードを読み取り、次いでこれらのチャネルワードを情報ワードに復号化する装置を図１６に示す。この装置は検出器１８７の入力端１８６に結合される読取へッド１８５を具えており、検出器１８７の出力端１８８は復号化ユニット１９０の入力端１８９に結合させる。復号化ユニット１９０の出力端１９１は出力子１９２に結合させる。
【００８７】
読取ヘッド１８５の出力端子はパイロット信号検出器１９３にも結合させる。この検出器は、例えば中心周波数がパイロット信号の周波数付近にあるフィルタで構成する。検出器１９３は出力端１９４にトラッキング制御信号を発生する。復号化ユニット１９０は、その入力端にて（n＋d＋m）ビットの情報ワードを受信する。復号化ユニット１９０は情報ワードのシリアルデータストリームからこのデータストリームに含まれている同期ワードを検出する同期信号検出器１９５を具えている。同期ワードが検出されると、復号化ユニット１９０は（n＋d＋m）ビット情報ワードのシリアルデー夕ストリームのどの位置に（d＋m）ビットのディジタルワードが発生するのがわかる。復号化ユニット１９０に属する素子１９６に同期検出器１９５により制御信号が供給されると、この素子は情報ワードのシリアルデータストリームから（d＋m）ビットのディジタルワードを除去する。従って、出力端１９２にはnビット情報ワードの元のデー夕ストリームが現われる。なお、以上の説明ではハードウェアで設計する場合につき説明したが、本発明による装置はマイクロプロセッサを用いてソフトウェアでも実現し得ることは勿論である。さらに、図３及び図７につき説明したような装置は時間的に見て、後に制御信号を取り出す任意のチャネルワードをほぼ並列に発生させるようにしていることからして、並列設計のものであると云えるが、制御信号を取り出すチャネルワードはいずれも連続的に発生させることもできる。この場合には、図３に示す単一のａＴプレコーダ８．１と単一のユニット７．１を必要とするだけであり、この場合にはこの単ユニット７．１によりnビットの情報ワードに靴“００”，“０１”及び“１０”のディジタルワードを加えられるようにする。これには得られたチャネルワードを一時的に記憶させるためにメモリ容量を一層大きくする必要がある。
【図面の簡単な説明】
【図１】チャネル信号に符号化すべきd，kタイプのランレングス制限ディジタル情報信号を示す図である。
【図２】情報信号のシリアルデータストリームに（d＋１）ビットのディジタルワードを挿入する方法を図式的に示す図である。
【図３】装置の第１実施例を示す図３ａ、１Ｔプレコーダを示す図３ｂである。
【図４】制御信号発生手段の他の例を示す図である。
【図５】制御信号発生手段の別の例を示す図である。
【図６】２ビットディジタルワードの挿入を示す図６ａ、図５に示す制御信号発生手段の動作の説明図であって、チャネルワードのデータストリームの周波数スペクトルにおける或る周波数においてディップを導入する場合の説明図である。
【図７】装置の第２実施例を示す図である。
【図８】いくつかの状況において挿入してはならない３ビットワードの表を示す図である。
【図９】図７に示す実施例の制御信号発生手段の説明図である。
【図１０】本発明に係る装置を、チャネルワードのシリアルデータストリームを磁気記録担体に記録する記録装置に適用する場合の、いくつかの可能な適用例を示す図である。
【図１１】チャネルワードのシリアルデータストリームの周波数特性を示す図である。
【図１２】チャネルワードのシリアルデータストリームのいくつかの周波数特性を示す図である。
【図１３】チャネルワードのシリアルデータストリームの異なる周波数特性を示す図である。
【図１４】図５に示す制御信号発生手段を拡張した図である。
【図１５】図１４に示す回路に発生する２つの信号を示す図である。
【図１６】（n＋d＋m）ビットのチャネルワードのシリアルデータストリームを読み取り復号するための再生装置を示す図である。
【符号の説明】
１ コーダ
２ 並−直列変換器
７ 信号拡張手段
８．１〜８．３ ａＴプレコーダ
１２ 制御信号発生手段
１５ 可制御スイッチング手段
１９ メモリ
２０ 磁気記録担体
２１ 磁気へッド
２４ 記録装置
３０．１〜３０．３ 積分器
３２．１〜３２．３ 信号合成素子
３４ 比較器
３５ 信号発生器
４３ 直前の符号化情報ワードの最終ビット検出器
４４ 符号化すべき情報ワードの最初のビット検出器
４５ 連続する“０”の最大数を求める検出器
Claims (6)
- 記録担体の情報トラックにデジタル情報信号を記録するための装置であって、
−前記デジタル情報信号を入力する入力端子と、
−前記入力端子に結合される入力端及び出力端を有し、ａＴプレコーダ（ａは１以上の整数）を有する符号化装置と、
−前記符号化装置の前記出力端に結合される入力端を有し、前記記録担体の情報トラックに符号化デジタル情報信号を記録する記録装置と、を有するデジタル情報信号記録装置であって、
前記デジタル情報信号がｄ，ｋタイプのランレングス制限信号（ｄは１以上の整数）の形態を有し、
前記符号化装置が、前記デジタル情報信号の連続する部分の間の各時点にｄ＋ｍビット（ｍは１以上の整数）のデジタルワードを挿入する信号拡張手段を有し、
前記ａＴプレコーダは、このようにして得られた前記デジタル情報信号を、前記記録担体の情報トラックに記録されるべきチャネル信号に変換すべく構成され、
前記信号拡張手段は、少なくとも２つの中間信号を得るために、ｄ＋ｍビットのデジタルワードの可能な組合わせのうちの少なくとも２つを、前記デジタル情報信号の２つの連続する部分の間に挿入し、
前記少なくとも２つの中間信号が前記ａＴプレコーダにより変換され、
前記符号化装置が、少なくとも２つの変換された中間信号を入力し、これら信号から制御信号を得るよう構成された制御信号発生手段を更に有し、
前記符号化装置が、前記制御信号への応答の度に、前記少なくとも２つの変換された中間信号の１つを前記チャネル信号として選択すべく構成され、
前記選択は、前記変換され選択された中間信号に対応する前記中間信号をｄ，ｋ’タイプ（ｋ’は、ｋ以上の整数）のランレングス制限信号とするものであり、
さらに、前記チャネル信号の実行デジタル加算値が時間の関数として所望パターンを呈することを特徴とする装置。 - ａが１又は２に等しいことを特徴とする請求項１に記載の装置。
- ｍが１に等しいことを特徴とする請求項１又は２に記載の装置。
- 前記信号拡張手段を、前記ａＴプレコーダの出力信号の周波数特性が少なくとも１つの特定の周波数値においてディップを呈するように、前記制御信号に応答して、ｄ＋ｍビットのデジタルワードを前記デジタル情報信号に絶えず挿入するように構成したことを特徴とする請求項１，２又は３に記載の装置。
- 前記信号拡張手段を、前記ａＴプレコーダの出力信号の周波数特性が特定の周波数値でピークを呈するように、前記制御信号に応答して、ｄ＋ｍビットのデジタルワードを前記デジタル情報信号に絶えず挿入するように構成したことを特徴とする請求項１乃至４のうちいずれか１項に記載の装置。
- ｄが１又は２に等しいことを特徴とする請求項１乃至５のうちいずれか１項に記載の装置。
Applications Claiming Priority (2)
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