JP3620528B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置のオン抵抗を改善する半導体装置の製造方法に関するものである。
【０００２】
【従来技術】
従来、半導体基板の有する抵抗成分を低減して半導体装置のオン抵抗を低減する種々の方法が提案されている。
【０００３】
例えば、特許公報第２５１３０５５号には、縦型の電力用半導体装置の製造方法として、半導体基板の一方の表面に、半導体素子としてのデバイス層（ＭＯＳ構造素子）と表面電極を形成した後に、半導体基板とデバイス層との厚さが２００〜４５０μｍ程度になるように、半導体基板の他方の表面をサーフェイス研削（ＳＧ加工）し、その後裏面電極を形成した方法が記載されている。
【０００４】
このように、半導体基板にサーフェイス研削を施すことにより、半導体基板の厚みを薄くすることができるため、半導体基板の有する抵抗成分を低減して半導体装置のオン抵抗を低減することができる。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記公報に記載の半導体装置の製造方法では、半導体基板とデバイス層との厚さを２００μｍ未満にすると、半導体基板の破壊強度の低下により、研削加工工程中や表面側に配置した粘着フィルムを剥離する際に、半導体基板に割れや曲がりが発生してしまい、歩留まりが低下するという問題がある。
【０００６】
すなわち、上記公報に記載の半導体装置の製造方法では、半導体基板とデバイス層との厚さを２００μｍ未満にすることは現状では難しく、半導体装置のオン抵抗を大幅に低減することができない。
【０００７】
このような問題点を解決可能な半導体装置の製造方法として、特開平５−１２１３８４号公報に記載された方法が公知である。この公報に記載された方法では、半導体基板（ウエハ）の直径よりも小さい直径の研磨部を備える研磨装置によって、半導体基板の裏面側において、半導体基板の外周部に厚い部分を残すように、半導体基板の内周部のみ研磨する。これにより、半導体基板に割れや曲がりが生じることなく、半導体基板を薄く削ることを可能にしている。
【０００８】
しかしながら、この従来方法では、半導体基板の裏面を研磨することによって半導体基板を薄くしているため、半導体基板の裏面には、研磨によるダメージ層が残る。このため、半導体基板の裏面に裏面電極を形成する場合に、両者の接触抵抗が増大するとの問題が生じる。
【０００９】
また、従来方法では、半導体基板の直径よりも小さい直径の研磨部を回転させて、半導体基板を研磨しているため、半導体基板の外周部のみにしか暑い部分を残すことができない。このため、例えば、生産性を向上するために半導体基板を大口径化した場合などは、外周部のみにしか厚さの厚い部分を残すことができないため、半導体基板の割れや曲がりを十分に防止できない可能性がある。
【００１０】
そこで、本発明の目的は、上記問題点に鑑み、半導体基板の割れや曲がりを防止しつつ、オン抵抗を大幅に低減することのできる半導体装置の製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
請求項１に記載の半導体装置の製造方法は、半導体基板の一方の表面に半導体素子が形成された半導体装置の製造方法において、半導体基板の一方の面とは反対側の面から研削加工して、半導体基板を所定の厚さにする研削加工工程と、この研削加工工程を実行した後に、半導体基板の反対側の面に対し半導体基板の外周部を残して所定深さまでエッチングして薄くするエッチング工程と、このエッチング工程を実行した後に、半導体基板の反対側の面に、半導体基板の濃度よりも高い濃度の高濃度層を形成する高濃度層形成工程とを備えたことを特徴としている。
【００１６】
請求項１に記載の半導体装置の製造方法によれば、上記高濃度層よりも低濃度の半導体基板を用いているため、高濃度の半導体基板を用いた場合よりもコストを低減することができる。尚、低濃度の半導体基板を用いた場合、請求項４に記載するように、半導体基板の裏面（反対側の面）に直接電極を形成すると接触抵抗の増加が懸念されるが、本発明では、低濃度の半導体基板の反対側の面に高濃度層を形成しているため、前述の問題点を解決することができる。
【００１７】
さらに、本発明では、エッチングによって半導体基板を薄くしているので、そのエッチング面である半導体基板の反対側の面に良好な拡散層を形成することができる。つまり、従来技術のように研磨によって半導体基板を薄肉化し、その研磨面に拡散層を形成した場合には、ダメージ層の存在により拡散層内のキャリヤの移動度の低下等が生じて、拡散層を形成しながらも接触抵抗の低減効果を十分にえられない。それに対して、本発明では、研磨によるダメージ層は、エッチング工程によって除去されるため、そのエッチング面に拡散層を形成することにより、十分な接触抵抗の低減効果を発揮することができる。
【００１８】
請求項２に記載の半導体装置の製造方法は、エッチング工程では、半導体基板の外周部に加えて、その外周部によって囲まれる内部領域の一部も残して、所定深さまでエッチングを施すことを特徴としている。
【００１９】
本発明では、エッチングによって半導体基板を薄肉化しているので、そのエッチング領域は、マスクパターンによって自由に設定することができる。そのため、例えば、大口径化された半導体ウエハを半導体基板としてエッチングする場合には、外周部に加えて内部領域の一部も残すことにより、そりや曲がり等の発生を確実に低減することができる。
【００２０】
請求項３に記載した半導体装置の製造方法は、エッチング工程において、そのエッチング加工に用いるエッチング液組成によって、エッチング加工面の表面粗さを制御することを特徴としている。
【００２１】
例えば、高濃度に不純物がドープされた半導体基板の裏面に電極を形成する場合、半導体基板の裏面に凹凸があると、基板と電極との接触面積が増加する。このため、エッチング加工面の表面粗さが大きくなるようにエッチング加工を行なう。これにより、半導体基板と電極との接触抵抗の一層の低減及び密着力の向上を図ることができる。一方、低濃度に不純物がドープされた半導体基板の裏面に拡散層を形成した上で、電極を形成する場合、半導体基板の裏面をミラー面相当の仕上げ面として、不純物の打ち込み及び拡散を行なうことにより、拡散層を均一に形成することができる。このため、この場合には、エッチング加工面がミラー面に近づくように表面粗さを小さくエッチング加工する。これにより、基板と電極との接触面の各部における接触抵抗のばらつきが減少できる。
【００２２】
請求項５に記載の半導体装置の製造方法は、半導体基板における半導体素子が形成された素子形成面に保護部材を設けた状態でエッチング工程を実行したことを特徴としている。
【００２３】
請求項５に記載の発明によれば、半導体基板の素子形成面に保護部材を設けた状態でエッチング工程を実行しているので、エッチング工程中に半導体基板が割れたとしても、半導体基板がバラバラになることを防止できる。
【００２４】
請求項６に記載の半導体装置の製造方法は、エッチング工程において、半導体基板におけるエッチングにより薄くなった領域の厚さを測定し所望の厚さとなったときにエッチングを終了させるようにしたことを特徴としている。
【００２５】
請求項６に記載の発明によれば、時間管理にてエッチング終了点を検出する場合に比べて、エッチング工程中の厚さ計測にてエッチング終了点を検出することができるため、半導体基板におけるエッチングにより薄くなった領域の厚さ精度を高めることができる。
【００２６】
請求項７に記載の半導体装置の製造方法は、半導体基板におけるエッチングにより薄くなった領域の半導体基板の厚さを２００μｍ未満としたことを特徴としている。このように、半導体基板におけるエッチングにより薄くなった領域の半導体基板の厚さを２００μｍ未満とすると、実用上好ましいものとなる。
【００２７】
【発明の実施の形態】
以下、本発明を縦型のｎチャネルＭＯＳＦＥＴに適用した実施形態を、図面に従って説明する。
【００２８】
（第１実施形態）
図１〜図１０に、第１実施形態の半導体装置の製造方法を示す。
【００２９】
まず、図１（ａ）に示されるように、半導体基板１の一面には、半導体素子（あるいは半導体素子を電気的に接続した半導体回路）が形成された素子形成領域２が設けられている。この素子形成領域２については、後述する図１０を用いて具体的に説明する。ここで、半導体基板１における素子形成面１ａの反対の面を裏面１ｂとする。尚、本実施形態の半導体基板１の厚さは６２５μｍである。
【００３０】
そして、図２に示されるように、半導体基板１の裏面１ｂから砥石３を用いて研削加工して、半導体基板１の厚さを例えば２５０μｍにする。それにより、半導体基板１は図１（ｂ）に示されるような状態になる。つまり、荒削りにより半導体基板１の全域を薄くする。
【００３１】
続いて、図３に示されるように、ハーフダイシング工程に移行して、半導体基板１の裏面１ｂ（研削面）に粘着テープ１３を貼り付ける。そして、カッター５を用いて、半導体基板１の素子形成面１ａ側から所定深さの切り込み６を複数形成する。
【００３２】
続いて、図４に示されるように、半導体基板１の素子形成面１ａに粘着テープ４（本発明でいう、保護部材）を貼り付け、この状態でエッチング液７が入ったエッチングポット８に半導体基板１をセットして、半導体基板１の被エッチング面（裏面１ｂ）を上向きに保持しエッチング液７に晒すようにして、同時に、シールパッキン９にて半導体基板の外周部１０をマスクする。
【００３３】
この状態で、例えば半導体基板の厚さが１００μｍになるまで半導体基板１の裏面１ｂをエッチングすると、半導体基板の外周部１０がシールパッキン９でマスクされているので、半導体基板１には凹部１１が形成されて、この凹部１１の底面部のみが薄肉化される。それにより、半導体基板１は図１（ｃ）に示されるような状態となる。尚、この際に、エッチング量は切り込み６に達しない量とする。
【００３４】
続いて、図１（ｄ）に示されるように、半導体基板１の裏面１ｂの全面に、蒸着、スパッタ、ＣＶＤ法などにより金属を全面に堆積して、電極（ドレイン電極）１２を形成する。
【００３５】
続いて、図５に示されるように、半導体基板１の素子形成面１ａに粘着テープ４を貼り付けた状態で、半導体基板１の素子形成面１ａを下向きにして置き、ブレークローラ１４を用いて、半導体基板１に曲げ応力をかけて、図３に示す工程で形成された切り込み６に沿って各半導体チップに破壊分離する。
【００３６】
その後、図６及び図５におけるＡ矢視図である図７（半導体基板１の素子形成面１ａのみ図示）に示されるように、粘着テープ４から各半導体チップ１５を取り出し、半導体チップ１５をそのまま所望のマウント箇所に配置する。
【００３７】
ここで、前述の図４に示すエッチング工程について、図８〜図１０を用いて詳しく説明する。図８にはエッチングポット８の具体的構成を示し、図９にはエッチング装置の全体構成を示し、図１０にはエッチング装置の一部拡大断面図を示す。
【００３８】
まず、図８に示されるように、エッチングポット８は、プレート状のポットベース２０と筒状のポットリング２１とを具備し、このポットベース２０の上面には半導体基板１が載置されるとともに、その上にポットリング２１が一方の開口部を下にした状態で配置される。
【００３９】
つまり、半導体基板１が筒状のポットリング２１の下面開口部を塞ぐように配置される。より詳しくは、ポットベース２０はその中央部が半導体基板１を乗せる台の役割をしている。
【００４０】
また、ポットベース２０における半導体基板載置部の外周側には凹部２２が環状に形成され、この凹部２２にポットリング２１の凸部２３が嵌合する。このように凹部２２は位置合わせの機能を持つ。
【００４１】
さらに、ポットベース２０における凹部２２の外周側（半導体基板載置部の周囲）には、平坦なシール面Ｓ１が環状に形成され、このシール面Ｓ１には、凹部２４が環状に形成され真空用ポケットとして機能する。
【００４２】
また、ポットリング２１の下面での内周部には、半導体基板形シールパッキン９が固定され、このパッキン９は半導体基板１の縁部上面をシールすべく半導体基板形状に形抜きされている。
【００４３】
この半導体基板形シールパッキン９により、ポットリング２１内に満たされるエッチング液に対しシールすることができる。つまり、シールパッキン９は、ポットベース２０に半導体基板１を載置した状態で、ポットリング２１の下面と半導体基板１の外周部とを液密状態でシールするためのものである。
【００４４】
また、ポットリング２１における下面外周部には、平坦なシール面Ｓ２が環状に形成され、このシール面Ｓ２には、凹部２５が環状に形成され真空用ポケットとして機能する。
【００４５】
また、ポットベース２０のシール面Ｓ１とポットリング２１のシール面Ｓ２との間には、環状のＸ形パッキン２６が配置されている。
【００４６】
そして、真空ポンプなどで凹部（真空用ポケット）２４、２５内の空気を排出することで、Ｘ形パッキン２６が収縮してポットベース２０とポットリング２１とが引き寄せられ、シールパッキン９にて半導体基板１の外周部をシールした状態で固定される。このように、Ｘ形パッキン２６が固定部材として機能する。
【００４７】
このように構成したエッチングポット８は、図９に示されるように、エッチング装置にセットされ、エッチングポット８内にエッチング液７が注入される。尚、この際に、半導体基板形シールパッキン９によりシールされることにより、エッチング液７に対し半導体基板１の外周部がマスク（保護）される。
【００４８】
このように、エッチングポット８の内部にエッチング液７が満たされるとともに、ポット８の底面部に半導体基板１が支持され、上向きの半導体基板１の被加工面（裏面）がエッチング液７にて覆われる。詳しくは、エッチングポット８がポット載置台２７の上に搭載されるとともに、エッチングポット８の上面開口部がキャップ２８にて塞がれる。
【００４９】
このキャップ２８には、攪拌翼２９がシール材３０にてシールされた状態で垂下され、モータ３１の駆動により攪拌翼２９が回転してエッチング液７を攪拌する。また、キャップ２８には、ヒータ３２がシール材３３にてシールされた状態で垂下され、ヒータ３２にてエッチング液７が加熱される。さらに、キャップ２８には、温度センサ３４がシール材３５にてシールされた状態で垂下され、温度センサ３４にてエッチング液７の温度が検出される。
【００５０】
そして、エッチング中はエッチング液７が攪拌翼２９により十分攪拌され、温調器３６により温度センサ３４による液温が所定の温度となるようにヒータ３２が通電制御される。
【００５１】
また、キャップ２８には洗浄用純水の通路３７が形成され、ポットリング２１の内壁に沿って純水をエッチングポット８内に注入することができる。また、キャップ２８には排液口３８が形成され、ポット８内でオーバーフローした液を排出することができる。
【００５２】
また、図９において、ポットベース２０には厚さセンサ３９が設けられ、図１０に示されるように、半導体基板１における凹部１１の底面部での厚さ（エッチング量）を測定してエッチングの進行状況を検出し、エッチング終了時期を検出する。
【００５３】
ここで、この厚さセンサ３９は、図１０に示されるように、半導体基板１のエッチング面とその反対面の二重反射を利用して、片側から厚み測定を行う測定器として構成されている。
【００５４】
そして、所定量のエッチングが行われ、半導体基板１における凹部１１の底面部での厚さが所望の値になると、エッチングを停止すべく図９の通路３７を通して、エッチングポット８内に洗浄用純水が注入されてエッチング液を希釈冷却するとともに、オーバーフローした液が排液口３８を通して排水される。
【００５５】
その後、真空ポンプ等による凹部（真空用ポケット）２４、２５内の真空引きを止めて凹部２４、２５内を大気圧にする。そして、キャップ２８及びポットリング２１（シールパッキン９）を取り外して、エッチング加工後の半導体基板１を次工程に送る。
【００５６】
このように、薄肉加工用エッチング装置として、図９に示すようなポットエッチング装置を用いたときにおいて、ベース材としてのポットベース２０に半導体基板１を載置した状態で、枠体としてのポットリング２１をポットベース２０の上に配置し、Ｘ形パッキン２６によりポットベース２０とポットリング２１とを引き寄せて固定することにより、シールパッキン９によってポットリング２１の下面と半導体基板１の外周部とを液密状態でシールさせ、ポットリング２１の内部に注入されたエッチング液７にて、半導体基板１の裏面１ｂに対し半導体基板１の外周部を残して所定深さまでエッチングして薄くすることができる。
【００５７】
特に、本実施形態では、エッチングにより半導体基板１を薄肉加工しているため、厚さを厚いまま残す外周部１０は円環状、直線状等、どのような形状にもすることができる。すなわち、図７に示すように、半導体ウエハの外周に沿って、基本的には円環状に外周部１０を形成しつつ、オリエンテーションフラット部分では直線状に外周部１０を形成できる。この結果、従来技術において説明した研磨部を回転させてウエハ内部に薄肉化領域を形成する場合は、その薄肉化領域は円形に限られてしまうのに対し、本実施例では、半導体ウエハの外周形状に沿って厚肉の外周部１０を形成できるので、半導体ウエハにおいて薄肉化領域を広く取ることが可能になる。
【００５８】
以上説明してきたように、本実施形態の半導体装置の製造方法では、図４に示されるように、半導体基板１をエッチングして薄くする場合、半導体基板の外周部１０をシールパッキン９によってマスクしエッチングせずに、凹部１１の底面部のみにエッチングを施し薄肉化している。
【００５９】
それにより、半導体基板の外周部１０を凹部１１の底面部より厚く残し強度を持たせることができるため、本実施形態のように、半導体基板１を１００μｍと薄くエッチングしたとしても、半導体基板１の割れや曲がりを防止することができる。
【００６０】
さらに、半導体基板１の割れや曲がりを防止したことにより、半導体基板１の曲がりによる搬送系ツールとの干渉の防止や半導体基板１の大口径化を実現することができる。
【００６１】
また、図２に示す研削加工による加工レートと図４に示すエッチングによるエッチレートとを比較すると、一般的に図２に示す研削加工レートの方が早いため、本実施形態のように、研削加工とエッチング加工とを組み合わせた半導体装置の製造方法を適用すると、エッチングのみで半導体基板１を薄肉化した場合と比較して、処理時間を短縮することができる。
【００６２】
また、本実施形態では、図４に示されるように、半導体基板１の素子形成面１ａに粘着テープ４を貼り付けた状態で、エッチングポット８に半導体基板１をセットしたことを特徴としている。
【００６３】
それによって、エッチング工程中に切り込み６に達するようなエッチングが行われ半導体基板１が割れたとしても、半導体基板１には粘着テープ４が貼りついているため、この粘着テープ４によって各半導体チップ１５を保持することができ、各半導体チップ１５がバラバラになることを防止できる。
【００６４】
また、本実施形態のエッチング工程は、図１０に示されるように、厚さセンサ３９にて所望の厚さとなったときにエッチングを終了させるようにしたことを特徴としている。
【００６５】
それによって、時間管理にてエッチング終了点を検出する場合に比べて、エッチング中の厚さ計測にてエッチング終了点を検出することができるため、厚さ精度を高めることができる。
【００６６】
ここで、図１におけるＢの部分拡大図である図１１を用いて、図１に示す素子形成領域２について具体的に説明する。
【００６７】
まず、この図１１に示されるように、Ｐ＋型あるいはＮ＋型の半導体基板１の上には、エピタキシャル成長法によりＮ―型のドリフト層４０が形成され、このドリフト層４０の上にはＰ型のベース層４１が形成されている。このベース層４１の内部には、Ｎ＋型のソース層４２が形成されている。
【００６８】
また、この半導体基板１の一面（半導体基板１の素子形成面１ａ）には、ソース層４２及びベース層４１を貫通し、ドリフト層４０に達するトレンチ４３が形成されている。
【００６９】
このトレンチ４３の内壁にはゲート絶縁膜４４が形成され、このゲート絶縁膜４４を介して、トレンチ４３の内部にはドープト多結晶シリコンなどからなるゲート電極４５が埋め込み形成されている。
【００７０】
また、ソース層４２の一面（半導体基板１５の素子形成面１ａ）にはＢＰＳＧ膜（絶縁膜）４６が形成され、このＢＰＳＧ膜４６に形成されたコンタクトホール４６ａを介して、ソース層４２及びベース層４１に接続されるソース電極４７が形成されている。
【００７１】
また、図示しないが、半導体基板１の素子形成面１ａ側には、ゲート電極４５に接続されるゲート金属膜やポリイミドなどからなる表面保護膜が形成されている。
【００７２】
以上の表面側構造体を形成した後に、上述した研削、エッチングを施し（図１（ｂ）、１（ｃ））、さらに、図１（ｄ）に示されるように、半導体基板１の裏面１ｂの全面にはドレイン電極１２が形成される。
【００７３】
このような半導体装置においては、ゲート電極４５に電圧を印加すると、トレンチ４３の側面におけるベース層４１にチャネルが形成され、このチャネルを通じてソース電極４７とドレイン電極１２との間に電流が流れるように作動する。
【００７４】
以上、本実施形態のような半導体装置の製造方法を用いたことにより、半導体基板の外周部１０を凹部１１の底面部より厚く残し強度を持たせることができるため、半導体基板１を薄くエッチングしたとしても、半導体基板１の割れや曲がりを防止することができる。
【００７５】
それによって、割れや曲がりの発生を防止しつつ、厚みの薄い半導体基板１を提供することができるため、縦型の半導体装置、例えば電力用半導体装置など半導体基板１の有する抵抗成分を大幅に低減して、半導体装置のオン抵抗を大幅に低減することができる。
【００７６】
特に、上述した電力用半導体装置のように、半導体基板１の裏面にドレイン電極１２を形成する場合には、エッチング加工によって半導体基板１を薄肉化することにより、半導体基板１とドレイン電極１２との接触抵抗を低減できる。この結果、半導体装置のオン抵抗の低減にも寄与できる。この点について、図１２に基づいて詳しく説明する。
【００７７】
図１２は、半導体基板の裏面加工条件と、半導体基板と裏面電極間の接触抵抗との関係を示すグラフである。なお、図１２に示すグラフは、半導体基板として、抵抗率が０．００１〜０．００６Ω・ｃｍのＮ型基板を用い、チタン（Ｔｉ）によって裏面電極を形成したときの、半導体基板と裏面電極との接触抵抗を測定した結果を示すものである。
【００７８】
裏面加工条件は、３種類あり、▲１▼研削加工のみによって半導体基板を薄肉化した場合、▲２▼研削加工後に、フッ酸と硝酸との混酸でエッチング加工を行なって半導体基板を薄肉化した場合、及び▲３▼研削加工後に、フッ酸、硝酸及び硫酸の混酸でエッチング加工を行なって薄肉化した場合である。図１２のグラフから、研削加工のみの場合▲１▼に比較し、エッチング加工を行なった▲２▼、▲３▼の場合とも、大きく接触抵抗を低減できていることが理解できる。
【００７９】
研削加工のみによって半導体基板を薄肉化した場合に、接触抵抗が増大する理由は、その研削加工を施した加工面に、数百ｎｍのダメージ層（シリコンのアモルファス層）が形成されるためである。すなわち、このようなダメージ層では、シリコンが非晶質化しているため、電極との接触面における電流が流れにくくなって、結果的に接触抵抗が増大する。一方、研削加工後にエッチング加工を行なった場合には、研削加工によって生じたダメージ層が、エッチング加工によって除去される。従って、単結晶シリコンからなる半導体基板の裏面に電極を形成することができるため、両者の接触抵抗を十分に低減することができる。
【００８０】
また、裏面加工条件▲３▼のフッ酸、硝酸及び硫酸の混酸を用いてエッチング加工を行なった場合は、エッチング加工面の表面粗さＲａを１５０ｎｍ程度に制御することができる。ちなみに、粗さが♯２０００の砥石を用いて研磨加工した場合の研磨面の表面粗さＲａは１０ｎｍ程度である。このように、特定の組成のエッチング液を用いてエッチング加工を行なうことによって、エッチング加工面の表面粗さＲａが大きくなるように制御することができる。そして、表面粗さＲａが大きくなると、半導体基板と電極との接触面積を大きくすることができるので、接触抵抗の低減と同時に密着力の向上を図ることができる。
【００８１】
なお、上述した実施形態においては、エッチングポット８によって、半導体基板１の外周部を残した凹状の加工を行なう例について説明した。しかしながら、エッチングポット８に限らず、例えばスピンエッチング装置を用いて、半導体基板１をエッチング加工しても良い。
【００８２】
（第２実施形態）
図１３に本発明の第２実施形態に係る半導体装置装置の断面構造を示す。
【００８３】
本実施形態の半導体装置の構成は、上記第１実施形態とほぼ同様であるため、第１実施形態と同等な構成については同様の符号を付し、異なる部分についてのみ説明する。
【００８４】
上記第１実施形態では、半導体基板として、Ｐ＋型あるいはＮ＋型の半導体基板１、即ち高濃度の半導体基板１を用いていたが、第２実施形態では、図１３に示されるように、ＣＺ法によって形成されたＮ−型の半導体基板１、即ち低濃度の半導体基板１を用いるとともに、半導体基板１の裏面１ｂ側にＮ＋型のドリフト層４８、即ち高濃度のドリフト層４８（本発明でいう、高濃度層）を設けたことを特徴としている。
【００８５】
本実施形態の半導体装置の製造方法は、上記第１実施形態で用いた図１〜図１０とほぼ同様である。
【００８６】
つまり、図１（ａ）に示されるように、その一面（素子形成面１ａ）に素子形成領域２が形成された半導体基板１に対し、図２に示されるように、半導体基板１の裏面１ｂを、砥石３を用いて研削加工により荒削りし、図３に示されるように、半導体基板１の裏面１ｂに粘着テープ１３を貼り付け、カッター５を用いて半導体基板１の素子形成面１ａ側から所定深さの切り込み６を複数形成する。
【００８７】
続いて、図４に示されるように、半導体基板１の素子形成面１ａに粘着テープ４を貼り付け、この状態でエッチング液７が入ったエッチングポット８に半導体基板１をセットし、シールパッキン９にて半導体基板の外周部１０をマスクした状態で、半導体基板１の裏面１ｂをエッチングして凹部１１を形成する。
【００８８】
ここで、本実施形態では、図１３に示されるように、図４に示すエッチング工程を実行した後に、半導体基板１の裏面１ｂにＮ＋型のドレイン層４８、即ち高濃度のドリフト層４８を形成している。
【００８９】
続いて、半導体基板１の裏面１ｂの全面に、蒸着、スパッタ、ＣＶＤ法などにより金属を全面に堆積して、ドレイン電極１２を形成する。
【００９０】
続いて、図５に示されるように、半導体基板１の素子形成面１ａに粘着テープ４を貼り付けた状態で、半導体基板１の素子形成面１ａを下向きにして置き、半導体基板１の裏面１ｂの上からブレークローラ１４を直接接触させてブレーキングを行い各チップに分離する。
【００９１】
その後、図６に示されるように、粘着テープ４から各チップ１５を取り出し、半導体チップ１５をそのまま所望のマウント箇所に配置する。
【００９２】
また、本実施形態においても、エッチング装置として図８に示すエッチングポット８を用いている。
【００９３】
このように、本実施形態では、低濃度の半導体基板１を用いているため、高濃度の半導体基板を用いた場合よりもコストを低減することができる。尚、低濃度の半導体基板１を用いた場合、その表面に直接ドレイン電極１２を形成すると接触抵抗の増加が懸念されるが、本実施形態では、半導体基板１の裏面１ｂ側、即ち半導体基板１とドレイン電極１２との間に、高濃度のドレイン層４８を設けているため、接触抵抗の増加を防止することができる。
【００９４】
さらに、本実施形態においても、前述の第１実施形態と同様に、エッチング加工によって半導体基板１を薄肉化しているため、その加工面にダメージ層が生ずることがないため、エッチング加工面である半導体基板の裏面１ｂに良好なドレイン層（拡散層）４８を形成することができる。つまり、従来技術のように研磨によって半導体基板１を薄肉化し、その研磨面にドレイン層４８を拡散によって形成した場合には、ダメージ層の存在によりドレイン層４８内のキャリヤの移動度の低下等が生じて、ドレイン層４８本来の目的である接触抵抗の低減効果を十分にえられない。それに対して、本実施形態では、研磨によるダメージ層は、エッチング工程によって除去されるため、そのエッチング加工面である半導体基板１の裏面１ｂにドレイン層４８を拡散によって形成した場合、十分な接触抵抗の低減効果を発揮することができる。
【００９５】
また、本実施形態において、半導体基板１の裏面１ｂをエッチング加工する場合、そのエッチング加工面にドレイン層４８を形成することを考慮し、エッチング加工面をミラー面相当の仕上げ面とすることが好ましい。これは、低濃度に不純物がドープされた半導体基板１の裏面１ｂにドレイン層４８を形成した上で、ドレイン電極１２を形成する場合、半導体基板１の裏面１ｂをミラー面相当の仕上げ面として、不純物の打ち込み及び拡散を行なうことにより、ドレイン層４８を均一に形成することができるためである。
【００９６】
このため、本実施形態においては、エッチング加工を行なうためのエッチング液として、硝酸、フッ酸、硫酸及びりん酸の混酸を用いる。このような組成のエッチング液を用いて、半導体基板１の裏面１ｂをエッチング加工すると、そのエッチング加工面がミラー面相当の仕上げとなり、その表面粗さを小さく制御することができる。これにより、半導体基板１とドレイン電極１２との接触面の各部における接触抵抗のばらつきが減少できる。
【００９７】
（変形例）
尚、本発明は、上記各実施形態に限られるものではなく、様々な態様に適用可能である。
【００９８】
例えば、上記各実施形態においては、半導体基板１をエッチングポット８を用いてエッチングする際に、シールパッキン９によって半導体基板１の外周部１０をマスキングすることにより、外周部１０がエッチングされずに厚い厚さのまま残されるようにしている。これにより、外周部１０によって囲まれる内部領域のみが薄肉化された形状にエッチング加工された。しかしながら、半導体基板１をマスキングする領域は、シールパッキンあるいは公知のマスク材によって任意に設定することができるので、例えば図１４に示すように、外周部１０に加えて、外周部１０によって囲まれた内部領域において十字状にマスキングすることにより、内部領域にも厚肉部分５０を残すことができる。これにより、外周部１０のみを厚肉とした場合に比較して、半導体基板１の曲げや割れに対する強度を高めることができる。その結果、半導体基板（ウエハ）１を大口径化することも容易となり、半導体チップの生産性を向上することができる。
【００９９】
なお、半導体基板１の内部領域に形成する厚肉部分５０としては、図１５に示す十字形状に限らず、例えば、図１５に示すように、隣接する全てのチップ間を厚肉部分としても良い。
【０１００】
また、上記各実施形態では、ポットエッチング工程の装置は、厚さ精度を高めるために、エッチング中の厚さ計測が可能な構成としたが、これに限られるものではなく、厚みの要求精度によってはエッチング量を時間で管理するようにしてもよい。
【０１０１】
また、上記各実施形態では、図２に示す研削加工によって半導体基板１の厚みを２５０μｍにしたが、これに限られるものではなく、研削加工工程中などに半導体基板１に外力が加わった際に、半導体基板１に割れや曲がりが発生しない程度の破壊強度を持った厚さであればよい。
【０１０２】
また、上記各実施形態では、図４に示すエッチングによって半導体基板１の厚みを１００μｍにしたが、これに限られるものではなく、エッチングポット８から半導体基板１を取り出す場合などに、半導体基板１に割れが発生しない程度の破壊強度を持った厚さであればよく、好ましくは２００μｍ未満がよい。
【０１０３】
また、図１〜図１０に示す半導体装置の製造方法において、図２の研削工程と図３のダイシング工程の工程順を入れ替えても同様の効果が得られる。つまり、上記各実施形態では、半導体基板１の素子形成面１ａから半導体基板１に所定深さの切り込み６を入れる前に、半導体基板裏面１ｂから研削加工して所定厚さにしたが、これに限られるものではなく、切り込み６を入れた後に半導体基板裏面１ｂから研削加工して所定厚さにしてもよい。いずれの場合にも、半導体基板１の裏面１ｂから研削加工して所定厚さにすることにより、半導体基板面内が均一な厚さに薄くできるのでエッチングにて薄肉加工しやすくなる。
【０１０４】
また、上記各実施形態では、図３に示されるように、カッター５を用いて半導体基板１の素子形成面１ａ側から所定深さの切り込み６を形成した後に、図５に示されるように、ブレークローラ１４を用いて半導体基板１に曲げ応力をかけて切り込み６に沿って各半導体チップに破壊分離しているが、これに限られるものではなく、図３に示す切り込み６を形成せずに、図５に示すブレークローラ１４の替わりに図３に示すようなカッターなどを用いて、半導体基板を各半導体チップに分離してもよい。尚、この場合、半導体基板の表面（素子形成面）側からカッターなどを用いて半導体基板を各半導体チップに分離してもよい。
【０１０５】
また、上記各実施形態では、半導体装置として、ｎチャネルＭＯＳＦＥＴについて説明したが、これに限られるものではなく、半導体装置としては、縦型のバイポーラトランジスタや縦型のＩＧＢＴなどにも適用することができる。
【０１０６】
また、上記第２実施形態では、ＣＺ法によって形成されたＮ−型の半導体基板１の裏面１ｂ側にＮ＋型のドレイン層４８を設けたが、これに限られるものではなく、半導体基板１とドレイン電極１２との間に高濃度の層が介在していればよく、図１６（ａ）に示されるように、ＣＺ法によって形成されたＮ−型の半導体基板１の裏面１ｂ側にＰ＋型のドレイン層４９を設けてもよい。
【０１０７】
また、上記第２実施形態では、ＣＺ法によって形成されたＮ−型の半導体基板１の裏面１ｂ側にＮ＋型のドレイン層４８を設けたが、これに限られるものではなく、半導体基板１とドレイン電極１２との間に高濃度の層が介在していればよく、図１６（ｂ）に示されるように、ＣＺ法によって形成されたＮ−型の半導体基板１の裏面１ｂ側にＮ＋型のドレイン層４８を設けて、さらに、このドレイン層４８における半導体基板１と接合した面とは反対側の面にＰ＋型のドレイン層４９を設けてもよい。
【０１０８】
また、上記第２実施形態では、ＣＺ法によって形成されたＮ−型の半導体基板１の裏面１ｂ側にＮ＋型のドレイン層４８を設けたが、これに限られるものではなく、半導体基板１とドレイン電極１２との間に高濃度の層が介在していればよく、図１６（ｃ）に示されるように、ＣＺ法によって形成されたＮ−型の半導体基板１の裏面１ｂ側に、Ｎ＋型のドレイン層４８とＰ＋型のドレイン層４９の両方が半導体基板１と接合するように設けてもよい。
【０１０９】
さらに、上記第２実施形態においてはＮ−型の半導体基板１を形成するためにＣＺ法を用いていたが、ＦＺ法によって半導体基板を形成しても良い。
【０１１０】
また、上記のドリフト層４０、ベース層４１、ソース層４２、第２実施形態の半導体基板１、ドレイン層４８、４９の各導電型は、図１１及び図１２に示すものに限られるものではなく、それと逆になっていてもよい。
【０１１１】
さらに、図１１に示す半導体装置は、Ｐ＋型あるいはＮ＋型の半導体基板１の上に、Ｎ−エピタキシャル層を形成しているが、Ｎ−型基板にＰ＋型あるいはＮ＋型の不純物の拡散を行なった拡散ウエハを用いても良い。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２】同じく半導体装置の製造方法を説明するための断面図である。
【図３】同じく半導体装置の製造方法を説明するための断面図である。
【図４】同じく半導体装置の製造方法を説明するための断面図である。
【図５】同じく半導体装置の製造方法を説明するための断面図である。
【図６】同じく半導体装置の製造方法を説明するための断面図である。
【図７】図５におけるＡ矢視図である。
【図８】エッチングポットの断面図である。
【図９】エッチング装置の断面図である。
【図１０】エッチング装置の一部拡大断面図である。
【図１１】図１におけるＢの部分の拡大図である。
【図１２】半導体基板の裏面加工条件と、半導体基板と裏面電極間の接触抵抗との関係を示すグラフである。
【図１３】本発明の第２実施形態に係る半導体装置を説明するための断面図である。
【図１４】外周部に加えて、半導体基板の内部領域にも厚肉部分を形成した場合の構成を示す図である。
【図１５】半導体基板の内部領域に形成する厚肉領域の形状を変更した場合の構成を示す図である。
【図１６】（ａ）〜（ｃ）は、それぞれその他の実施形態の半導体装置を説明するための断面図である。
【符号の説明】
１…半導体基板、
１ａ…素子形成面、
１ｂ…裏面、
２…素子形成領域、
３…砥石、
４…粘着テープ（保護部材）、
５…カッター、
６…切り込み、
７…エッチング液、
８…エッチングポット、
９…シールパッキン、
１０…半導体基板の外周部、
１１…凹部、
１２…電極（ドレイン電極）、
１３…粘着テープ、
１４…ブレークローラ、
１５…半導体チップ、
２０…ポットベース、
２１…ポットリング、
２２、２４、２５…凹部、
２３…凸部、
２６…Ｘ形パッキン、
２７…ポット載置台、
２８…キャップ、
２９…攪拌翼、
３０…シール材、
３１…モータ、
３２…ヒータ、
３３…シール材、
３４…温度センサ、
３５…シール材、
３６…温調器、
３７…通路、
３８…排液口、
３９…厚さセンサ、
Ｓ１、Ｓ２…シール面、
４０…ドリフト層、
４１…ベース層、
４２…ソース層、
４３…トレンチ、
４４…ゲート絶縁膜、
４５…ゲート電極、
４６…ＢＰＳＧ膜（絶縁膜）、
４６ａ…コンタクトホール、
４７…ソース電極、
４８、４９…ドレイン層
５０…内部領域に設けた厚肉部分
【発明の属する技術分野】
本発明は、半導体装置のオン抵抗を改善する半導体装置の製造方法に関するものである。
【０００２】
【従来技術】
従来、半導体基板の有する抵抗成分を低減して半導体装置のオン抵抗を低減する種々の方法が提案されている。
【０００３】
例えば、特許公報第２５１３０５５号には、縦型の電力用半導体装置の製造方法として、半導体基板の一方の表面に、半導体素子としてのデバイス層（ＭＯＳ構造素子）と表面電極を形成した後に、半導体基板とデバイス層との厚さが２００〜４５０μｍ程度になるように、半導体基板の他方の表面をサーフェイス研削（ＳＧ加工）し、その後裏面電極を形成した方法が記載されている。
【０００４】
このように、半導体基板にサーフェイス研削を施すことにより、半導体基板の厚みを薄くすることができるため、半導体基板の有する抵抗成分を低減して半導体装置のオン抵抗を低減することができる。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記公報に記載の半導体装置の製造方法では、半導体基板とデバイス層との厚さを２００μｍ未満にすると、半導体基板の破壊強度の低下により、研削加工工程中や表面側に配置した粘着フィルムを剥離する際に、半導体基板に割れや曲がりが発生してしまい、歩留まりが低下するという問題がある。
【０００６】
すなわち、上記公報に記載の半導体装置の製造方法では、半導体基板とデバイス層との厚さを２００μｍ未満にすることは現状では難しく、半導体装置のオン抵抗を大幅に低減することができない。
【０００７】
このような問題点を解決可能な半導体装置の製造方法として、特開平５−１２１３８４号公報に記載された方法が公知である。この公報に記載された方法では、半導体基板（ウエハ）の直径よりも小さい直径の研磨部を備える研磨装置によって、半導体基板の裏面側において、半導体基板の外周部に厚い部分を残すように、半導体基板の内周部のみ研磨する。これにより、半導体基板に割れや曲がりが生じることなく、半導体基板を薄く削ることを可能にしている。
【０００８】
しかしながら、この従来方法では、半導体基板の裏面を研磨することによって半導体基板を薄くしているため、半導体基板の裏面には、研磨によるダメージ層が残る。このため、半導体基板の裏面に裏面電極を形成する場合に、両者の接触抵抗が増大するとの問題が生じる。
【０００９】
また、従来方法では、半導体基板の直径よりも小さい直径の研磨部を回転させて、半導体基板を研磨しているため、半導体基板の外周部のみにしか暑い部分を残すことができない。このため、例えば、生産性を向上するために半導体基板を大口径化した場合などは、外周部のみにしか厚さの厚い部分を残すことができないため、半導体基板の割れや曲がりを十分に防止できない可能性がある。
【００１０】
そこで、本発明の目的は、上記問題点に鑑み、半導体基板の割れや曲がりを防止しつつ、オン抵抗を大幅に低減することのできる半導体装置の製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
請求項１に記載の半導体装置の製造方法は、半導体基板の一方の表面に半導体素子が形成された半導体装置の製造方法において、半導体基板の一方の面とは反対側の面から研削加工して、半導体基板を所定の厚さにする研削加工工程と、この研削加工工程を実行した後に、半導体基板の反対側の面に対し半導体基板の外周部を残して所定深さまでエッチングして薄くするエッチング工程と、このエッチング工程を実行した後に、半導体基板の反対側の面に、半導体基板の濃度よりも高い濃度の高濃度層を形成する高濃度層形成工程とを備えたことを特徴としている。
【００１６】
請求項１に記載の半導体装置の製造方法によれば、上記高濃度層よりも低濃度の半導体基板を用いているため、高濃度の半導体基板を用いた場合よりもコストを低減することができる。尚、低濃度の半導体基板を用いた場合、請求項４に記載するように、半導体基板の裏面（反対側の面）に直接電極を形成すると接触抵抗の増加が懸念されるが、本発明では、低濃度の半導体基板の反対側の面に高濃度層を形成しているため、前述の問題点を解決することができる。
【００１７】
さらに、本発明では、エッチングによって半導体基板を薄くしているので、そのエッチング面である半導体基板の反対側の面に良好な拡散層を形成することができる。つまり、従来技術のように研磨によって半導体基板を薄肉化し、その研磨面に拡散層を形成した場合には、ダメージ層の存在により拡散層内のキャリヤの移動度の低下等が生じて、拡散層を形成しながらも接触抵抗の低減効果を十分にえられない。それに対して、本発明では、研磨によるダメージ層は、エッチング工程によって除去されるため、そのエッチング面に拡散層を形成することにより、十分な接触抵抗の低減効果を発揮することができる。
【００１８】
請求項２に記載の半導体装置の製造方法は、エッチング工程では、半導体基板の外周部に加えて、その外周部によって囲まれる内部領域の一部も残して、所定深さまでエッチングを施すことを特徴としている。
【００１９】
本発明では、エッチングによって半導体基板を薄肉化しているので、そのエッチング領域は、マスクパターンによって自由に設定することができる。そのため、例えば、大口径化された半導体ウエハを半導体基板としてエッチングする場合には、外周部に加えて内部領域の一部も残すことにより、そりや曲がり等の発生を確実に低減することができる。
【００２０】
請求項３に記載した半導体装置の製造方法は、エッチング工程において、そのエッチング加工に用いるエッチング液組成によって、エッチング加工面の表面粗さを制御することを特徴としている。
【００２１】
例えば、高濃度に不純物がドープされた半導体基板の裏面に電極を形成する場合、半導体基板の裏面に凹凸があると、基板と電極との接触面積が増加する。このため、エッチング加工面の表面粗さが大きくなるようにエッチング加工を行なう。これにより、半導体基板と電極との接触抵抗の一層の低減及び密着力の向上を図ることができる。一方、低濃度に不純物がドープされた半導体基板の裏面に拡散層を形成した上で、電極を形成する場合、半導体基板の裏面をミラー面相当の仕上げ面として、不純物の打ち込み及び拡散を行なうことにより、拡散層を均一に形成することができる。このため、この場合には、エッチング加工面がミラー面に近づくように表面粗さを小さくエッチング加工する。これにより、基板と電極との接触面の各部における接触抵抗のばらつきが減少できる。
【００２２】
請求項５に記載の半導体装置の製造方法は、半導体基板における半導体素子が形成された素子形成面に保護部材を設けた状態でエッチング工程を実行したことを特徴としている。
【００２３】
請求項５に記載の発明によれば、半導体基板の素子形成面に保護部材を設けた状態でエッチング工程を実行しているので、エッチング工程中に半導体基板が割れたとしても、半導体基板がバラバラになることを防止できる。
【００２４】
請求項６に記載の半導体装置の製造方法は、エッチング工程において、半導体基板におけるエッチングにより薄くなった領域の厚さを測定し所望の厚さとなったときにエッチングを終了させるようにしたことを特徴としている。
【００２５】
請求項６に記載の発明によれば、時間管理にてエッチング終了点を検出する場合に比べて、エッチング工程中の厚さ計測にてエッチング終了点を検出することができるため、半導体基板におけるエッチングにより薄くなった領域の厚さ精度を高めることができる。
【００２６】
請求項７に記載の半導体装置の製造方法は、半導体基板におけるエッチングにより薄くなった領域の半導体基板の厚さを２００μｍ未満としたことを特徴としている。このように、半導体基板におけるエッチングにより薄くなった領域の半導体基板の厚さを２００μｍ未満とすると、実用上好ましいものとなる。
【００２７】
【発明の実施の形態】
以下、本発明を縦型のｎチャネルＭＯＳＦＥＴに適用した実施形態を、図面に従って説明する。
【００２８】
（第１実施形態）
図１〜図１０に、第１実施形態の半導体装置の製造方法を示す。
【００２９】
まず、図１（ａ）に示されるように、半導体基板１の一面には、半導体素子（あるいは半導体素子を電気的に接続した半導体回路）が形成された素子形成領域２が設けられている。この素子形成領域２については、後述する図１０を用いて具体的に説明する。ここで、半導体基板１における素子形成面１ａの反対の面を裏面１ｂとする。尚、本実施形態の半導体基板１の厚さは６２５μｍである。
【００３０】
そして、図２に示されるように、半導体基板１の裏面１ｂから砥石３を用いて研削加工して、半導体基板１の厚さを例えば２５０μｍにする。それにより、半導体基板１は図１（ｂ）に示されるような状態になる。つまり、荒削りにより半導体基板１の全域を薄くする。
【００３１】
続いて、図３に示されるように、ハーフダイシング工程に移行して、半導体基板１の裏面１ｂ（研削面）に粘着テープ１３を貼り付ける。そして、カッター５を用いて、半導体基板１の素子形成面１ａ側から所定深さの切り込み６を複数形成する。
【００３２】
続いて、図４に示されるように、半導体基板１の素子形成面１ａに粘着テープ４（本発明でいう、保護部材）を貼り付け、この状態でエッチング液７が入ったエッチングポット８に半導体基板１をセットして、半導体基板１の被エッチング面（裏面１ｂ）を上向きに保持しエッチング液７に晒すようにして、同時に、シールパッキン９にて半導体基板の外周部１０をマスクする。
【００３３】
この状態で、例えば半導体基板の厚さが１００μｍになるまで半導体基板１の裏面１ｂをエッチングすると、半導体基板の外周部１０がシールパッキン９でマスクされているので、半導体基板１には凹部１１が形成されて、この凹部１１の底面部のみが薄肉化される。それにより、半導体基板１は図１（ｃ）に示されるような状態となる。尚、この際に、エッチング量は切り込み６に達しない量とする。
【００３４】
続いて、図１（ｄ）に示されるように、半導体基板１の裏面１ｂの全面に、蒸着、スパッタ、ＣＶＤ法などにより金属を全面に堆積して、電極（ドレイン電極）１２を形成する。
【００３５】
続いて、図５に示されるように、半導体基板１の素子形成面１ａに粘着テープ４を貼り付けた状態で、半導体基板１の素子形成面１ａを下向きにして置き、ブレークローラ１４を用いて、半導体基板１に曲げ応力をかけて、図３に示す工程で形成された切り込み６に沿って各半導体チップに破壊分離する。
【００３６】
その後、図６及び図５におけるＡ矢視図である図７（半導体基板１の素子形成面１ａのみ図示）に示されるように、粘着テープ４から各半導体チップ１５を取り出し、半導体チップ１５をそのまま所望のマウント箇所に配置する。
【００３７】
ここで、前述の図４に示すエッチング工程について、図８〜図１０を用いて詳しく説明する。図８にはエッチングポット８の具体的構成を示し、図９にはエッチング装置の全体構成を示し、図１０にはエッチング装置の一部拡大断面図を示す。
【００３８】
まず、図８に示されるように、エッチングポット８は、プレート状のポットベース２０と筒状のポットリング２１とを具備し、このポットベース２０の上面には半導体基板１が載置されるとともに、その上にポットリング２１が一方の開口部を下にした状態で配置される。
【００３９】
つまり、半導体基板１が筒状のポットリング２１の下面開口部を塞ぐように配置される。より詳しくは、ポットベース２０はその中央部が半導体基板１を乗せる台の役割をしている。
【００４０】
また、ポットベース２０における半導体基板載置部の外周側には凹部２２が環状に形成され、この凹部２２にポットリング２１の凸部２３が嵌合する。このように凹部２２は位置合わせの機能を持つ。
【００４１】
さらに、ポットベース２０における凹部２２の外周側（半導体基板載置部の周囲）には、平坦なシール面Ｓ１が環状に形成され、このシール面Ｓ１には、凹部２４が環状に形成され真空用ポケットとして機能する。
【００４２】
また、ポットリング２１の下面での内周部には、半導体基板形シールパッキン９が固定され、このパッキン９は半導体基板１の縁部上面をシールすべく半導体基板形状に形抜きされている。
【００４３】
この半導体基板形シールパッキン９により、ポットリング２１内に満たされるエッチング液に対しシールすることができる。つまり、シールパッキン９は、ポットベース２０に半導体基板１を載置した状態で、ポットリング２１の下面と半導体基板１の外周部とを液密状態でシールするためのものである。
【００４４】
また、ポットリング２１における下面外周部には、平坦なシール面Ｓ２が環状に形成され、このシール面Ｓ２には、凹部２５が環状に形成され真空用ポケットとして機能する。
【００４５】
また、ポットベース２０のシール面Ｓ１とポットリング２１のシール面Ｓ２との間には、環状のＸ形パッキン２６が配置されている。
【００４６】
そして、真空ポンプなどで凹部（真空用ポケット）２４、２５内の空気を排出することで、Ｘ形パッキン２６が収縮してポットベース２０とポットリング２１とが引き寄せられ、シールパッキン９にて半導体基板１の外周部をシールした状態で固定される。このように、Ｘ形パッキン２６が固定部材として機能する。
【００４７】
このように構成したエッチングポット８は、図９に示されるように、エッチング装置にセットされ、エッチングポット８内にエッチング液７が注入される。尚、この際に、半導体基板形シールパッキン９によりシールされることにより、エッチング液７に対し半導体基板１の外周部がマスク（保護）される。
【００４８】
このように、エッチングポット８の内部にエッチング液７が満たされるとともに、ポット８の底面部に半導体基板１が支持され、上向きの半導体基板１の被加工面（裏面）がエッチング液７にて覆われる。詳しくは、エッチングポット８がポット載置台２７の上に搭載されるとともに、エッチングポット８の上面開口部がキャップ２８にて塞がれる。
【００４９】
このキャップ２８には、攪拌翼２９がシール材３０にてシールされた状態で垂下され、モータ３１の駆動により攪拌翼２９が回転してエッチング液７を攪拌する。また、キャップ２８には、ヒータ３２がシール材３３にてシールされた状態で垂下され、ヒータ３２にてエッチング液７が加熱される。さらに、キャップ２８には、温度センサ３４がシール材３５にてシールされた状態で垂下され、温度センサ３４にてエッチング液７の温度が検出される。
【００５０】
そして、エッチング中はエッチング液７が攪拌翼２９により十分攪拌され、温調器３６により温度センサ３４による液温が所定の温度となるようにヒータ３２が通電制御される。
【００５１】
また、キャップ２８には洗浄用純水の通路３７が形成され、ポットリング２１の内壁に沿って純水をエッチングポット８内に注入することができる。また、キャップ２８には排液口３８が形成され、ポット８内でオーバーフローした液を排出することができる。
【００５２】
また、図９において、ポットベース２０には厚さセンサ３９が設けられ、図１０に示されるように、半導体基板１における凹部１１の底面部での厚さ（エッチング量）を測定してエッチングの進行状況を検出し、エッチング終了時期を検出する。
【００５３】
ここで、この厚さセンサ３９は、図１０に示されるように、半導体基板１のエッチング面とその反対面の二重反射を利用して、片側から厚み測定を行う測定器として構成されている。
【００５４】
そして、所定量のエッチングが行われ、半導体基板１における凹部１１の底面部での厚さが所望の値になると、エッチングを停止すべく図９の通路３７を通して、エッチングポット８内に洗浄用純水が注入されてエッチング液を希釈冷却するとともに、オーバーフローした液が排液口３８を通して排水される。
【００５５】
その後、真空ポンプ等による凹部（真空用ポケット）２４、２５内の真空引きを止めて凹部２４、２５内を大気圧にする。そして、キャップ２８及びポットリング２１（シールパッキン９）を取り外して、エッチング加工後の半導体基板１を次工程に送る。
【００５６】
このように、薄肉加工用エッチング装置として、図９に示すようなポットエッチング装置を用いたときにおいて、ベース材としてのポットベース２０に半導体基板１を載置した状態で、枠体としてのポットリング２１をポットベース２０の上に配置し、Ｘ形パッキン２６によりポットベース２０とポットリング２１とを引き寄せて固定することにより、シールパッキン９によってポットリング２１の下面と半導体基板１の外周部とを液密状態でシールさせ、ポットリング２１の内部に注入されたエッチング液７にて、半導体基板１の裏面１ｂに対し半導体基板１の外周部を残して所定深さまでエッチングして薄くすることができる。
【００５７】
特に、本実施形態では、エッチングにより半導体基板１を薄肉加工しているため、厚さを厚いまま残す外周部１０は円環状、直線状等、どのような形状にもすることができる。すなわち、図７に示すように、半導体ウエハの外周に沿って、基本的には円環状に外周部１０を形成しつつ、オリエンテーションフラット部分では直線状に外周部１０を形成できる。この結果、従来技術において説明した研磨部を回転させてウエハ内部に薄肉化領域を形成する場合は、その薄肉化領域は円形に限られてしまうのに対し、本実施例では、半導体ウエハの外周形状に沿って厚肉の外周部１０を形成できるので、半導体ウエハにおいて薄肉化領域を広く取ることが可能になる。
【００５８】
以上説明してきたように、本実施形態の半導体装置の製造方法では、図４に示されるように、半導体基板１をエッチングして薄くする場合、半導体基板の外周部１０をシールパッキン９によってマスクしエッチングせずに、凹部１１の底面部のみにエッチングを施し薄肉化している。
【００５９】
それにより、半導体基板の外周部１０を凹部１１の底面部より厚く残し強度を持たせることができるため、本実施形態のように、半導体基板１を１００μｍと薄くエッチングしたとしても、半導体基板１の割れや曲がりを防止することができる。
【００６０】
さらに、半導体基板１の割れや曲がりを防止したことにより、半導体基板１の曲がりによる搬送系ツールとの干渉の防止や半導体基板１の大口径化を実現することができる。
【００６１】
また、図２に示す研削加工による加工レートと図４に示すエッチングによるエッチレートとを比較すると、一般的に図２に示す研削加工レートの方が早いため、本実施形態のように、研削加工とエッチング加工とを組み合わせた半導体装置の製造方法を適用すると、エッチングのみで半導体基板１を薄肉化した場合と比較して、処理時間を短縮することができる。
【００６２】
また、本実施形態では、図４に示されるように、半導体基板１の素子形成面１ａに粘着テープ４を貼り付けた状態で、エッチングポット８に半導体基板１をセットしたことを特徴としている。
【００６３】
それによって、エッチング工程中に切り込み６に達するようなエッチングが行われ半導体基板１が割れたとしても、半導体基板１には粘着テープ４が貼りついているため、この粘着テープ４によって各半導体チップ１５を保持することができ、各半導体チップ１５がバラバラになることを防止できる。
【００６４】
また、本実施形態のエッチング工程は、図１０に示されるように、厚さセンサ３９にて所望の厚さとなったときにエッチングを終了させるようにしたことを特徴としている。
【００６５】
それによって、時間管理にてエッチング終了点を検出する場合に比べて、エッチング中の厚さ計測にてエッチング終了点を検出することができるため、厚さ精度を高めることができる。
【００６６】
ここで、図１におけるＢの部分拡大図である図１１を用いて、図１に示す素子形成領域２について具体的に説明する。
【００６７】
まず、この図１１に示されるように、Ｐ＋型あるいはＮ＋型の半導体基板１の上には、エピタキシャル成長法によりＮ―型のドリフト層４０が形成され、このドリフト層４０の上にはＰ型のベース層４１が形成されている。このベース層４１の内部には、Ｎ＋型のソース層４２が形成されている。
【００６８】
また、この半導体基板１の一面（半導体基板１の素子形成面１ａ）には、ソース層４２及びベース層４１を貫通し、ドリフト層４０に達するトレンチ４３が形成されている。
【００６９】
このトレンチ４３の内壁にはゲート絶縁膜４４が形成され、このゲート絶縁膜４４を介して、トレンチ４３の内部にはドープト多結晶シリコンなどからなるゲート電極４５が埋め込み形成されている。
【００７０】
また、ソース層４２の一面（半導体基板１５の素子形成面１ａ）にはＢＰＳＧ膜（絶縁膜）４６が形成され、このＢＰＳＧ膜４６に形成されたコンタクトホール４６ａを介して、ソース層４２及びベース層４１に接続されるソース電極４７が形成されている。
【００７１】
また、図示しないが、半導体基板１の素子形成面１ａ側には、ゲート電極４５に接続されるゲート金属膜やポリイミドなどからなる表面保護膜が形成されている。
【００７２】
以上の表面側構造体を形成した後に、上述した研削、エッチングを施し（図１（ｂ）、１（ｃ））、さらに、図１（ｄ）に示されるように、半導体基板１の裏面１ｂの全面にはドレイン電極１２が形成される。
【００７３】
このような半導体装置においては、ゲート電極４５に電圧を印加すると、トレンチ４３の側面におけるベース層４１にチャネルが形成され、このチャネルを通じてソース電極４７とドレイン電極１２との間に電流が流れるように作動する。
【００７４】
以上、本実施形態のような半導体装置の製造方法を用いたことにより、半導体基板の外周部１０を凹部１１の底面部より厚く残し強度を持たせることができるため、半導体基板１を薄くエッチングしたとしても、半導体基板１の割れや曲がりを防止することができる。
【００７５】
それによって、割れや曲がりの発生を防止しつつ、厚みの薄い半導体基板１を提供することができるため、縦型の半導体装置、例えば電力用半導体装置など半導体基板１の有する抵抗成分を大幅に低減して、半導体装置のオン抵抗を大幅に低減することができる。
【００７６】
特に、上述した電力用半導体装置のように、半導体基板１の裏面にドレイン電極１２を形成する場合には、エッチング加工によって半導体基板１を薄肉化することにより、半導体基板１とドレイン電極１２との接触抵抗を低減できる。この結果、半導体装置のオン抵抗の低減にも寄与できる。この点について、図１２に基づいて詳しく説明する。
【００７７】
図１２は、半導体基板の裏面加工条件と、半導体基板と裏面電極間の接触抵抗との関係を示すグラフである。なお、図１２に示すグラフは、半導体基板として、抵抗率が０．００１〜０．００６Ω・ｃｍのＮ型基板を用い、チタン（Ｔｉ）によって裏面電極を形成したときの、半導体基板と裏面電極との接触抵抗を測定した結果を示すものである。
【００７８】
裏面加工条件は、３種類あり、▲１▼研削加工のみによって半導体基板を薄肉化した場合、▲２▼研削加工後に、フッ酸と硝酸との混酸でエッチング加工を行なって半導体基板を薄肉化した場合、及び▲３▼研削加工後に、フッ酸、硝酸及び硫酸の混酸でエッチング加工を行なって薄肉化した場合である。図１２のグラフから、研削加工のみの場合▲１▼に比較し、エッチング加工を行なった▲２▼、▲３▼の場合とも、大きく接触抵抗を低減できていることが理解できる。
【００７９】
研削加工のみによって半導体基板を薄肉化した場合に、接触抵抗が増大する理由は、その研削加工を施した加工面に、数百ｎｍのダメージ層（シリコンのアモルファス層）が形成されるためである。すなわち、このようなダメージ層では、シリコンが非晶質化しているため、電極との接触面における電流が流れにくくなって、結果的に接触抵抗が増大する。一方、研削加工後にエッチング加工を行なった場合には、研削加工によって生じたダメージ層が、エッチング加工によって除去される。従って、単結晶シリコンからなる半導体基板の裏面に電極を形成することができるため、両者の接触抵抗を十分に低減することができる。
【００８０】
また、裏面加工条件▲３▼のフッ酸、硝酸及び硫酸の混酸を用いてエッチング加工を行なった場合は、エッチング加工面の表面粗さＲａを１５０ｎｍ程度に制御することができる。ちなみに、粗さが♯２０００の砥石を用いて研磨加工した場合の研磨面の表面粗さＲａは１０ｎｍ程度である。このように、特定の組成のエッチング液を用いてエッチング加工を行なうことによって、エッチング加工面の表面粗さＲａが大きくなるように制御することができる。そして、表面粗さＲａが大きくなると、半導体基板と電極との接触面積を大きくすることができるので、接触抵抗の低減と同時に密着力の向上を図ることができる。
【００８１】
なお、上述した実施形態においては、エッチングポット８によって、半導体基板１の外周部を残した凹状の加工を行なう例について説明した。しかしながら、エッチングポット８に限らず、例えばスピンエッチング装置を用いて、半導体基板１をエッチング加工しても良い。
【００８２】
（第２実施形態）
図１３に本発明の第２実施形態に係る半導体装置装置の断面構造を示す。
【００８３】
本実施形態の半導体装置の構成は、上記第１実施形態とほぼ同様であるため、第１実施形態と同等な構成については同様の符号を付し、異なる部分についてのみ説明する。
【００８４】
上記第１実施形態では、半導体基板として、Ｐ＋型あるいはＮ＋型の半導体基板１、即ち高濃度の半導体基板１を用いていたが、第２実施形態では、図１３に示されるように、ＣＺ法によって形成されたＮ−型の半導体基板１、即ち低濃度の半導体基板１を用いるとともに、半導体基板１の裏面１ｂ側にＮ＋型のドリフト層４８、即ち高濃度のドリフト層４８（本発明でいう、高濃度層）を設けたことを特徴としている。
【００８５】
本実施形態の半導体装置の製造方法は、上記第１実施形態で用いた図１〜図１０とほぼ同様である。
【００８６】
つまり、図１（ａ）に示されるように、その一面（素子形成面１ａ）に素子形成領域２が形成された半導体基板１に対し、図２に示されるように、半導体基板１の裏面１ｂを、砥石３を用いて研削加工により荒削りし、図３に示されるように、半導体基板１の裏面１ｂに粘着テープ１３を貼り付け、カッター５を用いて半導体基板１の素子形成面１ａ側から所定深さの切り込み６を複数形成する。
【００８７】
続いて、図４に示されるように、半導体基板１の素子形成面１ａに粘着テープ４を貼り付け、この状態でエッチング液７が入ったエッチングポット８に半導体基板１をセットし、シールパッキン９にて半導体基板の外周部１０をマスクした状態で、半導体基板１の裏面１ｂをエッチングして凹部１１を形成する。
【００８８】
ここで、本実施形態では、図１３に示されるように、図４に示すエッチング工程を実行した後に、半導体基板１の裏面１ｂにＮ＋型のドレイン層４８、即ち高濃度のドリフト層４８を形成している。
【００８９】
続いて、半導体基板１の裏面１ｂの全面に、蒸着、スパッタ、ＣＶＤ法などにより金属を全面に堆積して、ドレイン電極１２を形成する。
【００９０】
続いて、図５に示されるように、半導体基板１の素子形成面１ａに粘着テープ４を貼り付けた状態で、半導体基板１の素子形成面１ａを下向きにして置き、半導体基板１の裏面１ｂの上からブレークローラ１４を直接接触させてブレーキングを行い各チップに分離する。
【００９１】
その後、図６に示されるように、粘着テープ４から各チップ１５を取り出し、半導体チップ１５をそのまま所望のマウント箇所に配置する。
【００９２】
また、本実施形態においても、エッチング装置として図８に示すエッチングポット８を用いている。
【００９３】
このように、本実施形態では、低濃度の半導体基板１を用いているため、高濃度の半導体基板を用いた場合よりもコストを低減することができる。尚、低濃度の半導体基板１を用いた場合、その表面に直接ドレイン電極１２を形成すると接触抵抗の増加が懸念されるが、本実施形態では、半導体基板１の裏面１ｂ側、即ち半導体基板１とドレイン電極１２との間に、高濃度のドレイン層４８を設けているため、接触抵抗の増加を防止することができる。
【００９４】
さらに、本実施形態においても、前述の第１実施形態と同様に、エッチング加工によって半導体基板１を薄肉化しているため、その加工面にダメージ層が生ずることがないため、エッチング加工面である半導体基板の裏面１ｂに良好なドレイン層（拡散層）４８を形成することができる。つまり、従来技術のように研磨によって半導体基板１を薄肉化し、その研磨面にドレイン層４８を拡散によって形成した場合には、ダメージ層の存在によりドレイン層４８内のキャリヤの移動度の低下等が生じて、ドレイン層４８本来の目的である接触抵抗の低減効果を十分にえられない。それに対して、本実施形態では、研磨によるダメージ層は、エッチング工程によって除去されるため、そのエッチング加工面である半導体基板１の裏面１ｂにドレイン層４８を拡散によって形成した場合、十分な接触抵抗の低減効果を発揮することができる。
【００９５】
また、本実施形態において、半導体基板１の裏面１ｂをエッチング加工する場合、そのエッチング加工面にドレイン層４８を形成することを考慮し、エッチング加工面をミラー面相当の仕上げ面とすることが好ましい。これは、低濃度に不純物がドープされた半導体基板１の裏面１ｂにドレイン層４８を形成した上で、ドレイン電極１２を形成する場合、半導体基板１の裏面１ｂをミラー面相当の仕上げ面として、不純物の打ち込み及び拡散を行なうことにより、ドレイン層４８を均一に形成することができるためである。
【００９６】
このため、本実施形態においては、エッチング加工を行なうためのエッチング液として、硝酸、フッ酸、硫酸及びりん酸の混酸を用いる。このような組成のエッチング液を用いて、半導体基板１の裏面１ｂをエッチング加工すると、そのエッチング加工面がミラー面相当の仕上げとなり、その表面粗さを小さく制御することができる。これにより、半導体基板１とドレイン電極１２との接触面の各部における接触抵抗のばらつきが減少できる。
【００９７】
（変形例）
尚、本発明は、上記各実施形態に限られるものではなく、様々な態様に適用可能である。
【００９８】
例えば、上記各実施形態においては、半導体基板１をエッチングポット８を用いてエッチングする際に、シールパッキン９によって半導体基板１の外周部１０をマスキングすることにより、外周部１０がエッチングされずに厚い厚さのまま残されるようにしている。これにより、外周部１０によって囲まれる内部領域のみが薄肉化された形状にエッチング加工された。しかしながら、半導体基板１をマスキングする領域は、シールパッキンあるいは公知のマスク材によって任意に設定することができるので、例えば図１４に示すように、外周部１０に加えて、外周部１０によって囲まれた内部領域において十字状にマスキングすることにより、内部領域にも厚肉部分５０を残すことができる。これにより、外周部１０のみを厚肉とした場合に比較して、半導体基板１の曲げや割れに対する強度を高めることができる。その結果、半導体基板（ウエハ）１を大口径化することも容易となり、半導体チップの生産性を向上することができる。
【００９９】
なお、半導体基板１の内部領域に形成する厚肉部分５０としては、図１５に示す十字形状に限らず、例えば、図１５に示すように、隣接する全てのチップ間を厚肉部分としても良い。
【０１００】
また、上記各実施形態では、ポットエッチング工程の装置は、厚さ精度を高めるために、エッチング中の厚さ計測が可能な構成としたが、これに限られるものではなく、厚みの要求精度によってはエッチング量を時間で管理するようにしてもよい。
【０１０１】
また、上記各実施形態では、図２に示す研削加工によって半導体基板１の厚みを２５０μｍにしたが、これに限られるものではなく、研削加工工程中などに半導体基板１に外力が加わった際に、半導体基板１に割れや曲がりが発生しない程度の破壊強度を持った厚さであればよい。
【０１０２】
また、上記各実施形態では、図４に示すエッチングによって半導体基板１の厚みを１００μｍにしたが、これに限られるものではなく、エッチングポット８から半導体基板１を取り出す場合などに、半導体基板１に割れが発生しない程度の破壊強度を持った厚さであればよく、好ましくは２００μｍ未満がよい。
【０１０３】
また、図１〜図１０に示す半導体装置の製造方法において、図２の研削工程と図３のダイシング工程の工程順を入れ替えても同様の効果が得られる。つまり、上記各実施形態では、半導体基板１の素子形成面１ａから半導体基板１に所定深さの切り込み６を入れる前に、半導体基板裏面１ｂから研削加工して所定厚さにしたが、これに限られるものではなく、切り込み６を入れた後に半導体基板裏面１ｂから研削加工して所定厚さにしてもよい。いずれの場合にも、半導体基板１の裏面１ｂから研削加工して所定厚さにすることにより、半導体基板面内が均一な厚さに薄くできるのでエッチングにて薄肉加工しやすくなる。
【０１０４】
また、上記各実施形態では、図３に示されるように、カッター５を用いて半導体基板１の素子形成面１ａ側から所定深さの切り込み６を形成した後に、図５に示されるように、ブレークローラ１４を用いて半導体基板１に曲げ応力をかけて切り込み６に沿って各半導体チップに破壊分離しているが、これに限られるものではなく、図３に示す切り込み６を形成せずに、図５に示すブレークローラ１４の替わりに図３に示すようなカッターなどを用いて、半導体基板を各半導体チップに分離してもよい。尚、この場合、半導体基板の表面（素子形成面）側からカッターなどを用いて半導体基板を各半導体チップに分離してもよい。
【０１０５】
また、上記各実施形態では、半導体装置として、ｎチャネルＭＯＳＦＥＴについて説明したが、これに限られるものではなく、半導体装置としては、縦型のバイポーラトランジスタや縦型のＩＧＢＴなどにも適用することができる。
【０１０６】
また、上記第２実施形態では、ＣＺ法によって形成されたＮ−型の半導体基板１の裏面１ｂ側にＮ＋型のドレイン層４８を設けたが、これに限られるものではなく、半導体基板１とドレイン電極１２との間に高濃度の層が介在していればよく、図１６（ａ）に示されるように、ＣＺ法によって形成されたＮ−型の半導体基板１の裏面１ｂ側にＰ＋型のドレイン層４９を設けてもよい。
【０１０７】
また、上記第２実施形態では、ＣＺ法によって形成されたＮ−型の半導体基板１の裏面１ｂ側にＮ＋型のドレイン層４８を設けたが、これに限られるものではなく、半導体基板１とドレイン電極１２との間に高濃度の層が介在していればよく、図１６（ｂ）に示されるように、ＣＺ法によって形成されたＮ−型の半導体基板１の裏面１ｂ側にＮ＋型のドレイン層４８を設けて、さらに、このドレイン層４８における半導体基板１と接合した面とは反対側の面にＰ＋型のドレイン層４９を設けてもよい。
【０１０８】
また、上記第２実施形態では、ＣＺ法によって形成されたＮ−型の半導体基板１の裏面１ｂ側にＮ＋型のドレイン層４８を設けたが、これに限られるものではなく、半導体基板１とドレイン電極１２との間に高濃度の層が介在していればよく、図１６（ｃ）に示されるように、ＣＺ法によって形成されたＮ−型の半導体基板１の裏面１ｂ側に、Ｎ＋型のドレイン層４８とＰ＋型のドレイン層４９の両方が半導体基板１と接合するように設けてもよい。
【０１０９】
さらに、上記第２実施形態においてはＮ−型の半導体基板１を形成するためにＣＺ法を用いていたが、ＦＺ法によって半導体基板を形成しても良い。
【０１１０】
また、上記のドリフト層４０、ベース層４１、ソース層４２、第２実施形態の半導体基板１、ドレイン層４８、４９の各導電型は、図１１及び図１２に示すものに限られるものではなく、それと逆になっていてもよい。
【０１１１】
さらに、図１１に示す半導体装置は、Ｐ＋型あるいはＮ＋型の半導体基板１の上に、Ｎ−エピタキシャル層を形成しているが、Ｎ−型基板にＰ＋型あるいはＮ＋型の不純物の拡散を行なった拡散ウエハを用いても良い。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２】同じく半導体装置の製造方法を説明するための断面図である。
【図３】同じく半導体装置の製造方法を説明するための断面図である。
【図４】同じく半導体装置の製造方法を説明するための断面図である。
【図５】同じく半導体装置の製造方法を説明するための断面図である。
【図６】同じく半導体装置の製造方法を説明するための断面図である。
【図７】図５におけるＡ矢視図である。
【図８】エッチングポットの断面図である。
【図９】エッチング装置の断面図である。
【図１０】エッチング装置の一部拡大断面図である。
【図１１】図１におけるＢの部分の拡大図である。
【図１２】半導体基板の裏面加工条件と、半導体基板と裏面電極間の接触抵抗との関係を示すグラフである。
【図１３】本発明の第２実施形態に係る半導体装置を説明するための断面図である。
【図１４】外周部に加えて、半導体基板の内部領域にも厚肉部分を形成した場合の構成を示す図である。
【図１５】半導体基板の内部領域に形成する厚肉領域の形状を変更した場合の構成を示す図である。
【図１６】（ａ）〜（ｃ）は、それぞれその他の実施形態の半導体装置を説明するための断面図である。
【符号の説明】
１…半導体基板、
１ａ…素子形成面、
１ｂ…裏面、
２…素子形成領域、
３…砥石、
４…粘着テープ（保護部材）、
５…カッター、
６…切り込み、
７…エッチング液、
８…エッチングポット、
９…シールパッキン、
１０…半導体基板の外周部、
１１…凹部、
１２…電極（ドレイン電極）、
１３…粘着テープ、
１４…ブレークローラ、
１５…半導体チップ、
２０…ポットベース、
２１…ポットリング、
２２、２４、２５…凹部、
２３…凸部、
２６…Ｘ形パッキン、
２７…ポット載置台、
２８…キャップ、
２９…攪拌翼、
３０…シール材、
３１…モータ、
３２…ヒータ、
３３…シール材、
３４…温度センサ、
３５…シール材、
３６…温調器、
３７…通路、
３８…排液口、
３９…厚さセンサ、
Ｓ１、Ｓ２…シール面、
４０…ドリフト層、
４１…ベース層、
４２…ソース層、
４３…トレンチ、
４４…ゲート絶縁膜、
４５…ゲート電極、
４６…ＢＰＳＧ膜（絶縁膜）、
４６ａ…コンタクトホール、
４７…ソース電極、
４８、４９…ドレイン層
５０…内部領域に設けた厚肉部分
Claims (7)
- 半導体基板の一方の表面に半導体素子が形成された半導体装置の製造方法において、
前記半導体基板の一方の面とは反対側の面から研削加工して、前記半導体基板を所定の厚さにする研削加工工程と、
前記研削加工工程を実行した後に、前記反対側の面に対し前記半導体基板の外周部を残して所定深さまでエッチングして薄くするエッチング工程と、
前記エッチング工程を実行した後に、前記エッチングが施された前記半導体基板の反対側の面に、前記半導体基板の濃度よりも高い濃度の高濃度層を形成する高濃度層形成工程と
を備えたことを特徴とする半導体装置の製造方法。 - 前記エッチング工程では、前記半導体基板の外周部に加えて、その外周部によって囲まれる内部領域の一部も残して、前記所定深さまでエッチングを施すことを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記エッチング工程では、そのエッチング加工に用いるエッチング液組成によって、エッチング面の表面粗さを制御することを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
- 請求項１に記載の高濃度層形成工程を実行した後に、前記半導体基板の反対側の面に電極を形成する電極形成工程を付加したことを特徴とする半導体装置の製造方法。
- 前記半導体基板における前記半導体素子が形成された素子形成面に保護部材を設けた状態で前記エッチング工程を実行したことを特徴とする請求項１乃至４の何れか１つに記載の半導体装置の製造方法。
- 前記エッチング工程は、前記半導体基板におけるエッチングにより薄くなった領域の厚さを測定し所望の厚さとなったときにエッチングを終了させるようにしたことを特徴とする請求項１乃至５の何れか１つに記載の半導体装置の製造方法。
- 前記半導体基板におけるエッチングにより薄くなった領域の厚さを２００μｍ未満としたことを特徴とする請求項１乃至６の何れか１つに記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002264135A JP3620528B2 (ja) | 2001-12-12 | 2002-09-10 | 半導体装置の製造方法 |
| US10/310,021 US7148125B2 (en) | 2001-12-12 | 2002-12-05 | Method for manufacturing semiconductor power device |
| DE10256985A DE10256985B4 (de) | 2001-12-12 | 2002-12-05 | Verfahren zur Herstellung eines Leistungshalbleiterbauelements |
| CNB021557314A CN1267970C (zh) | 2001-12-12 | 2002-12-09 | 用于制造半导体功率器件的方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001378725 | 2001-12-12 | ||
| JP2001-378725 | 2001-12-12 | ||
| JP2002264135A JP3620528B2 (ja) | 2001-12-12 | 2002-09-10 | 半導体装置の製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003243356A JP2003243356A (ja) | 2003-08-29 |
| JP3620528B2 true JP3620528B2 (ja) | 2005-02-16 |
| JP2003243356A5 JP2003243356A5 (ja) | 2005-03-17 |
Family
ID=27790739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002264135A Expired - Fee Related JP3620528B2 (ja) | 2001-12-12 | 2002-09-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3620528B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009096698A (ja) * | 2007-10-19 | 2009-05-07 | Toshiba Corp | ウェーハ及びその製造方法 |
| JP2010003899A (ja) * | 2008-06-20 | 2010-01-07 | Fuji Electric Device Technology Co Ltd | シリコンウェハ、半導体装置、シリコンウェハの製造方法および半導体装置の製造方法 |
| US8420512B2 (en) | 2008-12-11 | 2013-04-16 | Fuji Electric Co., Ltd. | Method for manufacturing semiconductor device |
| US9418852B2 (en) | 2010-06-24 | 2016-08-16 | Fuji Electric Co., Ltd. | Method of manufacturing a semiconductor device |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070048793A (ko) * | 2004-08-20 | 2007-05-09 | 세미툴 인코포레이티드 | 반도체 제품 |
| JP5390740B2 (ja) * | 2005-04-27 | 2014-01-15 | 株式会社ディスコ | ウェーハの加工方法 |
| SG126885A1 (en) * | 2005-04-27 | 2006-11-29 | Disco Corp | Semiconductor wafer and processing method for same |
| JP4667263B2 (ja) * | 2006-02-02 | 2011-04-06 | シャープ株式会社 | シリコンウエハの製造方法 |
| JP5011740B2 (ja) * | 2006-02-02 | 2012-08-29 | 富士電機株式会社 | 半導体装置の製造方法 |
| JP2007243080A (ja) * | 2006-03-13 | 2007-09-20 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| JP5168920B2 (ja) * | 2007-01-31 | 2013-03-27 | 富士電機株式会社 | 半導体装置の製造方法およびマーキング装置 |
| JP2010205761A (ja) * | 2009-02-27 | 2010-09-16 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| JP5431777B2 (ja) | 2009-04-20 | 2014-03-05 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2015060852A (ja) * | 2013-09-17 | 2015-03-30 | 株式会社東芝 | 半導体装置の製造方法及び製造装置 |
| US11342189B2 (en) | 2015-09-17 | 2022-05-24 | Semiconductor Components Industries, Llc | Semiconductor packages with die including cavities and related methods |
| US9893058B2 (en) | 2015-09-17 | 2018-02-13 | Semiconductor Components Industries, Llc | Method of manufacturing a semiconductor device having reduced on-state resistance and structure |
-
2002
- 2002-09-10 JP JP2002264135A patent/JP3620528B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US8420512B2 (en) | 2008-12-11 | 2013-04-16 | Fuji Electric Co., Ltd. | Method for manufacturing semiconductor device |
| US9418852B2 (en) | 2010-06-24 | 2016-08-16 | Fuji Electric Co., Ltd. | Method of manufacturing a semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003243356A (ja) | 2003-08-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040422 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040422 |
|
| A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20040422 |
|
| A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20040524 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040722 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040803 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040924 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041026 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041108 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071126 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101126 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111126 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111126 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121126 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131126 Year of fee payment: 9 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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