JP3617880B2 - 多層プリント配線板の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、加工基板、特にリードフレームを用いた半導体パッケージの製造に適した転写法により配線パターン層を形成した多層プリント配線板及びその製造方法に関する。
【0002】
【従来の技術】
近年の電子機器のダウンサイジング化の高まり、半導体技術の飛躍的な発展による半導体パッケージの小型化、軽量化、多ピン化、ファインピッチ化、電子部品の極小化などが急速に進み、いわゆる高密度実装の時代に突入した。それに伴って、パッケージはスルーホール実装から面実装(SMT)へ急速に移行している。
【0003】
しかしながら、半導体パッケージの高機能化における最大の問題点はコストである。たとえ、いくら優れた性能を有する新規ICパッケージでも高コストでは採用は覚束ない。
現在、新規ICパッケージは、セラミックタイプ、フィルムタイプ、リードフレームタイプ等に分類される。これらの中でセラミックタイプやフィルムタイプは高コストの印象は否めないが、リードフレームタイプは従来と材料、技術、プロセス等はほとんど変わらないためコストの上昇は少なく、量産すれば現行品とほぼ同じコストで製造が可能である。
【0004】
ところで、従来からプリント配線板の銅パターンの形成には、主としてサブトラクティブ法とアディティブ法とが用いられている。
サブトラクティブ法は、銅張り積層板に穴を開けた後に、穴の内部と表面に銅メッキを行い、フォトエッチングによりパターンを形成する方法である。このサブトラクティブ法は技術的に完成度が高く、またコストも安いが、銅箔の厚さ等による制約から微細パターンの形成は困難である。
一方、アディティブ法は無電解メッキ用の触媒を含有した積層板上の回路パターン形成部以外の部分にレジストを形成し、積層板の露出している部分に無電解銅メッキ等により回路パターンを形成する方法である。このアディティブ法は、微細パターンの形成が可能であるが、コスト、信頼性の面で難がある。
【0005】
多層基板の場合には、上記の方法等で作製した片面あるいは両面のプリント配線板を、ガラス布にエポキシ樹脂等を含浸させた半硬化状態のプリプレグと一緒に加圧積層する方法が用いられている。この場合、プリプレグは各層の接着剤の役割をなし、層間の接続はスルーホールを作成し、内部に無電解メッキ等を施して行っている。
【0006】
また、高密度実装の進展により、多層基板においては薄型、軽量化と、その一方で単位面積当りの高い配線能力が要求され、一層当たりの基板の薄型化、層間の接続や部品の搭載方法等に工夫がなされている。
【0007】
しかしながら、上記のサブトラクティブ法により作製された両面プリント配線板を用いた多層基板の作製は、両面プリント配線板の穴形成のためのドリル加工の精度と、微細化限界の面から高密度化に限界があり、製造コストの低減も困難である。
【0008】
一方、近年では上述のような要求を満たすものとして、基材上に導体パターン層と絶縁層とを順次積層するビルドアップ法を使用して作製される多層配線板が開発されている。この多層配線板は、銅メッキ層のフォトエッチングと感光性樹脂のパターニングを交互に行って作製されるため、高精細な配線と任意の位置での層間接続が可能となっている。
しかしながら、この方式では銅メッキとフォトエッチングを交互に複数回行うため、工程が煩雑となり、また、基板上に1層づつ積み上げる直列プロセスのため、中間工程でトラブルが発生すると、製品の再生が困難となり、製造コストの低減に支障を来している。
【0009】
【発明が解決しようとする課題】
ICパッケージを製造するためには、リードフレーム等の加工基板が使用されるが、リードフレームのほとんどがエッチングあるいはスタンパにより生産されているため、前記の他のタイプの新規ICパッケージに比べて高密度化に劣る問題がある。上記のビルドアップ法を用いれば高密度化は可能であるが、コストが高くなることは避けられず、低コストで、高密度化された多層プリント配線板が求められている。
そこで、本発明は、リードフレーム等の加工基板を使用した高密度で、且つ低コストで製造可能な多層プリント配線板及びその製造方法を提供しようとするものである。
【0010】
【課題を解決するための手段】
上記の目的は以下の本発明によって達成される。即ち、本発明は、導電性基板上に導電性層とその上に積層された絶縁性接着層とを有する配線パターン層を設けた転写用原版を複数作製し、次に、多層プリント配線板用の加工基板の一方の面に前記転写用原版を圧着し、前記転写用原版を剥離することにより該加工基板に配線パターン層を転写し、転写された配線パターン層上の次の該転写操作により配線パターン層の重なりが予定される部位に絶縁層を形成する操作を順次繰り返すことを特徴とする多層プリント配線板の製造方法である。
【0011】
【発明の実施の形態】
次に発明の好ましい実施形態を挙げて本発明をさらに詳細に説明する。
転写用原版の作製過程の一例を示す図1に基づいて転写用原版の製造方法を説明する。
【0012】
本発明の転写用原版における導電性基板は、少なくとも表面が導電性を有するものであればいずれでもよく、例えば、アルミニウム、銅、ニッケル、鉄、ステンレス、チタン等の導電性の金属板、あるいはガラス板、ポリエステル、ポリカーボネート、ポリイミド、ポリエチレン、アクリル樹脂等の高分子材料のフィルム等の絶縁性基板の表面に導電性薄膜を形成したもの等を使用することができる。このような導電性基板の厚さは特に制限されないが、通常、0.05〜1.0mm程度が好ましい。
【0013】
図1(A)に示されるように、導電性基板11の表面に公知の方法でフォトレジスト層12を形成する。所定パターンのフォトマスクを介してフォトレジスト層12に紫外線を照射し、露光・現像する。かくして、図1(B)に示されるように導電性基板11の表面に所定パターンのマスクパターン層12′及び非マスク部11aが形成される。
【0014】
次いで、図1(C)に示されるように非マスク部11aに電着により導電性層2を形成する。電着による導電性層の形成は公知のメッキ法に従って行われ、導電性層を形成する材料は、電着法で導電性薄膜が形成されるものであれば特に制限はなく、例えば、銅、銀、金、ニッケル、クロム、亜鉛、錫あるいは白金等が挙げられる。また、電着に際しては、導電層の転写を容易にするために、予め、非マスク部に導電性を疎外しない剥離層を形成しておくことができる。
【0015】
次の工程で、図1(D)に示されるように、上記の導電性層2の表面に電着法で絶縁性接着層3が形成される。電着法は、電着塗装として従来から用いられている方法が原形であり、通常、イオン性の高分子化合物等を含有する電着液を用いて行われる。本発明における電着は公知の電着法に従って行われる。
電着液に含有される絶縁性接着層を形成する材料は、常温あるいは加熱により粘着性及び/又は接着性を示す電着可能な物質であれば使用可能であり、例えば、イオン性高分子化合物が代表的である。
【0016】
電着液に含有される絶縁性電着樹脂層を形成するイオン性材料としてのイオン性高分子化合物としては、例えば、天然系樹脂、アクリル系樹脂、ポリエステル系樹脂、アルキッド系樹脂、マレイン化油系樹脂、ポリブタジエン系樹脂、エポキシ系樹脂、ポリアミド系樹脂、ポリイミド系樹脂等が挙げられる。アニオン性高分子化合物はカルボキシル基等のアニオン性基を有するものが、カチオン性高分子化合物はアミノ基等のカチオン性基を有するものが用いられる。本発明においては、絶縁被膜に要求される性能に従って最適なイオン性高分子化合物を適宜選択すればよく、イオン性高分子化合物は特に制限されない。
また、生成する絶縁性電着樹脂層に粘着性を帯びさせるために、これらのイオン性高分子化合物とともにロジン系、テルペン系、石油樹脂系等の公知の粘着付与剤を使用することもできる。
【0017】
上記の高分子化合物は、アルカリ性物質または酸性物質によって中和して水に可溶化された状態で、あるいは水分散状態で電着に供される。アニオン性高分子化合物は、例えば、トリメチルアミン、ジエチルアミン、ジメチルエタノールアミン等のアミン類、アンモニア、苛性カリ等の無機のアルカリで中和する。カチオン性高分子化合物は、例えば、酢酸、蟻酸、プロピオン酸、乳酸等の酸で中和する。
【0018】
最後に、必要に応じ、以上の工程を経た導電性基板11の表面のマスクパターン層12′が除去される。マスクパターンはフォトレジストで形成されているので、露光後フォトレジスト用の通常の現像液を用いて溶解除去される。マスクパターンをポジ型フォトレジストで形成した場合には、マスクパターン層の除去の際に絶縁性接着層3が剥離されることが防止されるので、ポジ型フォトレジストの使用が好ましい。ポジ型フォトレジストの現像液としては、例えば、弱アルカリ性液が使用される。
以上の工程を経ることによって図1(D)に示される配線パターン層が形成された転写用原版10が製造される。この図ではマスクパターン層は除去されていない。
【0019】
次に、転写用原版を用いて配線パターン層を加工基板に転写する。図2に示される一例に基づいて説明する。本発明における加工基板は、例えば、リードフレーム、プリント基板等であり、リードフレーム材としては、42アロイ、銅系アロイ(Cu−Fe系、Cu−Sn系、Cu−Ni系等)等が用いられ、プリント基板等の材料としてはエポキシ樹脂、ガラスエポキシ、BTレジン、ポリイミド、アルミナセラミック等が用いられる。
加工基板1上に、上記の配線パターン層用の転写用原版10を絶縁性接着層3が加工基板1に当接するように圧着する(図2(A))。この圧着は、ローラ圧着、プレート圧着、真空圧着等、いずれの方法にしたがってもよい。また、絶縁性接着層が加熱により粘着性あるいは接着性を発現する絶縁性樹脂からなる場合には、熱圧着を行うこともできる。その後、図2(B)に示されるように転写用原版10の基板11を剥離することによって導電性層2とその下部に形成された絶縁性接着層3とからなる配線パターン層4が加工基板1上に形成される。
【0020】
このように形成された第1層目の配線パターン層4上に次の転写操作で第2層目の導電性層6と絶縁性接着層7とからなる配線パターン層8を形成するが、その際、第1層目の配線パターン層4上の次の転写操作で積層される第2層目配線パターン層7とが重なり合う予定の部分に絶縁層5を形成する(図2(C))ことが層間の絶縁性を確実とするうえから好ましい。尚、重なり合う予定の部分とは、次工程で積層される配線パターン層が転写されれば、必然的に重なりを生じる箇所をいう。
このようにして、図2(D)に示されるように配線パターン層同士が重なり合う部位には絶縁性接着層7とさらに絶縁層5が設けられることによって配線パターン層間の絶縁がより確実となる。以下、上記の操作を繰り返すことによって多層プリント配線板が製造される。
【0021】
絶縁層は、次の転写操作を行う転写用原版に上記と同様にして絶縁層を形成しておき、配線パターン層とともに転写する方法、あるいは、転写された配線パターン層上の該当部位に電着によって予め絶縁層を形成してから次の転写を行う方法等によって形成することができる。
絶縁層を形成する材料は、電着法により形成される膜によって絶縁性が確保されるものであれば、特に制限はないが、より好適な材料としてはポリイミド樹脂、エポキシ樹脂等が挙げられる。
【0022】
以上のようにして、加工基板の一例として図3(A)に示されるリードフレーム上に転写、形成された配線パターン層の例の部分拡大図を図3(B)及び(C)の(1)に示す。また、図3(B)及び(C)の(2)にはワイヤーボンディングされた状態を示している。
【0023】
【実施例】
以下に実施例を挙げて本発明をさらに具体的に説明する。特に断りのない限り以下では部及び%は重量基準である。
【0024】
実施例1
(1)転写用原版の作製
表面を研磨した0.15mm厚さのSUS製導電性基板上にポジ型フォトレジスト(東京応化工業(株)製 PMER P−AR900)を約10μmの厚さに塗布し、乾燥させた。その後、所定のパターンを有するマスクを用い、密着露光、現像、水洗、乾燥を行い、転写用原版を得た。
【0025】
(2)転写用原版における導電性層の形成
上記の導電性基板を無酸素銅電極と対向させて下記の組成のピロ燐酸銅めっき浴(pH8.6、液温55℃)中に浸漬し、該導電性基板を直流電源の陽極に、該電極を陰極にそれぞれ接続し、3A/dm2 の電流密度で5分間通電した。その結果、該導電性基板の該絶縁膜で覆われていない導電性基板の露出部に厚さ10μmの銅めっき薄膜からなる導電性層を形成させた。
【0026】
ピロ燐酸銅めっき浴の組成
ピロ燐酸銅 94g/リットル
ピロ燐酸カリウム 340g/リットル
アンモニア水 3g/リットル
【0027】
(3)転写用原版における絶縁性接着層の形成
(i)電着液の調製
ビスフェノールAのジグリシジルエーテル(エポキシ当量910)1000部を攪拌下に70℃に保ち、これにエチレングリコールモノエチルエーテル463部を溶解させ、さらにジエチルアミン80.3部を加えて100℃で2時間反応させ、アミンエポキシ付加物(A)を得た。
一方、コロネートL(日本ポリウレタン(株)製 ポリイソシアネート:NCO含有量13%、不揮発分75%)875部にジブチル錫ラウレート0.05部を加えて50℃に加熱し、2−エチルヘキサノール390部を加えて120℃で90分間反応させた。得られた反応混合物をエチレングリコールモノエチルエーテル130部で希釈した(B)。
成分A1000部、成分B400部からなる混合液を氷酢酸30部で中和し、次いで、脱イオン水570部で希釈し、不揮発分50%の樹脂液Cを調整した。
樹脂液C1200.2部、脱イオン水583.3部及びジブチル錫ラウレート2.4部を混合して絶縁性接着層形成用電着液を調整した。
【0028】
(ii)電着
(2)で作製した導電層を有する導電性基板を白金電極と対向させて上記の電着液中に浸漬し、該導電性基板を直流電源の陽極に、白金電極を陰極にそれぞれ接続し、50Vの電圧で1分間の電着を行った。80℃で10分間乾燥して、剥離性導電層の上に厚さ20μmの絶縁性接着層が形成され転写用原版を得た。
【0029】
(4)リードフレームへの転写
上記で得られた転写用原版を厚さ0.2mmの42アロイ材を用いたリードフレーム上に、80℃、圧力10kgf/cm2 の条件で圧着し、剥離して転写を行ったところ、パターンは全て転写された。
また、転写後の導電性基板を用いて上記の(1)〜(4)による転写用部材の作製、転写を繰り返したが、いずれの場合も転写率に変化は見られず、導電性基板の再利用が可能であることが立証された。
【0030】
【発明の効果】
以上の本発明によれば、低コストで高密度の加工基板を用いた多層プリント配線板が提供される。本発明の多層プリント配線板を用いて高密度ICパッケージを低コストで製造することができる。また、転写によって配線パターン層を形成するので、従来のリードフレーム等の加工基板を使用した多層プリント配線板以上に配線の自由度を大きくすることができる。
【図面の簡単な説明】
【図1】本発明の転写用原版の製造過程説明する概略図である。
【図2】本発明の転写を説明する概略図である。
【図3】リードフレームへの転写を説明する概略図である。
【符号の説明】
1:加工基板
2,6:導電性層
3,7:絶縁性接着層
4:第1層目の配線パターン層
5:絶縁層
8:第2層目の配線パターン層
11:導電性基板
11a:非マスク層
12:フォトレジスト層
12′:マスクパターン層
Claims (2)
- 導電性基板上に導電性層とその上に積層された絶縁性接着層とを有する配線パターン層を設けた転写用原版を複数作製し、次に、多層プリント配線板用の加工基板の一方の面に前記転写用原版を圧着し、前記転写用原版を剥離することにより該加工基板に配線パターン層を転写し、転写された配線パターン層上の次の該転写操作により配線パターン層の重なりが予定される部位に絶縁層を形成する操作を順次繰り返すことを特徴とする多層プリント配線板の製造方法。
- 該加工基板がリードフレームである請求項1に記載の多層プリント配線板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21908096A JP3617880B2 (ja) | 1996-08-02 | 1996-08-02 | 多層プリント配線板の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (2)
Publication Number | Publication Date |
---|---|
JPH1050923A JPH1050923A (ja) | 1998-02-20 |
JP3617880B2 true JP3617880B2 (ja) | 2005-02-09 |
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Application Number | Title | Priority Date | Filing Date |
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JP (1) | JP3617880B2 (ja) |
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---|---|
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Date | Code | Title | Description |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040420 |
|
A131 | Notification of reasons for refusal |
Effective date: 20040518 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040720 |
|
A131 | Notification of reasons for refusal |
Effective date: 20040817 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041012 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041102 |
|
A61 | First payment of annual fees (during grant procedure) |
Effective date: 20041105 Free format text: JAPANESE INTERMEDIATE CODE: A61 |
|
R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 3 Free format text: PAYMENT UNTIL: 20071119 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081119 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
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