JP3576575B2 - 画像処理装置及び画像処理方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、文字・グラフィック等の線画（以下「テキスト」という）と階調（色）を有する写真等の中間調画像（以下「イメージ」という）とが混在した画像情報を処理する画像処理装置及び画像処理方法に関するものである。
【０００２】
【従来の技術】
従来、テキストとイメージが混在した画像情報を効率良く記憶する方法として、例えば画素を８×８画素のブロックに分割し、文字・線画画素を抽出した後、離散コサイン変換（以下「ＤＣＴ」と記す）等の直交変換を施し、その係数を符号化して記憶するものが知られている。
【０００３】
図６は、メモリ容量を削減するために、ＤＣＴ等の直交変換、或いはベクトル量子化、ブロック符号化等によってデータ量を圧縮して記憶する装置を示す構成ブロック図である。図示するように、入力端子６０１からはテキストとイメージが混在したデータとそのデータをレイアウトするためのレイアウト情報とが入力される。そして、データ識別回路６０２はレイアウト情報と画像データとを識別し、レイアウト情報をブロック化回路６０３、メモリコントローラ６０７、及び復号化回路６１１へ、画像データをブロック化回路６０３へそれぞれ出力する。ブロック化回路６０３は画像データを８×８画素のブロック毎に切り出し、文字・線画抽出回路６０４へ出力する。文字・線画抽出回路６０４は画像データ中の文字・線画（テキスト）画素を抽出し、抽出した画素の判定結果を抽出判定メモリ６０６に、抽出した画素の階調（色）データを抽出階調（色）メモリ６０８に格納する。符号化回路６０５はＪＰＥＧ（Ｊｏｉｎｔ Ｐｈｏｔｏｇｒａｐｈｉｃ Ｅｘｐｅｒｔ Ｇｒｏｕｐ ）方式又はベクトル量子化等の公知の符号化回路であり、入力された画像データ（イメージデータ）を符号化し、イメージメモリ６１０に格納する。
【０００４】
一方、入力端子６１４及び出力端子６１５には、プリンタエンジンが接続されており、プリンタエンジンが起動されると、入力端子６１４からエンジンの同期信号がメモリコントローラ６０７及び復号化回路６１１に入力される。そして、メモリコントローラ６０７は、そのエンジン同期信号に同期して抽出判定メモリ６０６及び抽出階調（色）メモリ６０８より、データが読み出されるように制御する。読み出された抽出判定信号及び抽出階調（色）データは、合成回路６１３において後述する画像データ（イメージデータ）と合成され、合成されたデータが出力端子６１５よりプリンタエンジンへ出力される。
【０００５】
復号化回路６１１は、上述のエンジン同期信号及びデータ識別回路６０２より入力されたレイアウト情報より所定のタイミングで画像データ（イメージデータ）が出力されるようにメモリコントローラ６０９へリクエストを出し、イメージメモリ６１０からデータを読み出す。尚、復号化回路６１１は、イメージ領域（レイアウト情報によって指定された領域）においては、復号化した画像データ（イメージデータ）を、上記領域外においては白（透過色）データをラスタ化回路６１２へ出力する。ラスタ化回路６１２はブロック化された画像データ（イメージデータ）を元のスキャンに戻し、合成回路６１３へ出力する。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来例では、圧縮率を上げるために間引きを行った場合、補間処理によって画像データ（イメージデータ）中の抽出画素データが抽出画素領域外にはみ出すという欠点があった。
また、複数の画素から構成される小ブロック（例えば４×４画素）毎に符号化を行っているため、符号化回路への入力はブロック化されたデータとなる。更に圧縮率を上げようとして、間引き処理を行うと、ブロックのスキャンがくずれて圧縮効率が下がるという欠点があった。特に、ＹＵＶ等の色プレーンがブロック順次化された画像データにおいては、異なるプレーンのブロックが統合されてしまうため、著しい劣化が発生してしまう。
【０００７】
本発明の目的は、上述の点に鑑みて成されたものであり、データ量が削減された第１のブロック状の画像データ及び第２のブロック状の画像データに対して各ブロック内の画素をライン毎に交互に読み出して統合し、データ量が削減される前のブロックサイズと等しいサイズのブロック状の画像データを生成することである。
【０００８】
【課題を解決するための手段】
上記の目的を達成するために、本発明の画像処理装置は、複数の画素から構成されるブロック状の画像データであって、お互いに隣接する第１のブロック状の画像データ及び第２のブロック状の画像データを入力する入力手段と、前記入力された第１のブロック状の画像データ及び第２のブロック状の画像データに対して各ブロック内の画素を間引きしてそれぞれ第１のメモリ及び第２のメモリに記憶することによりデータ量を削減する削減手段と、前記第１のメモリ及び第２のメモリに記憶されたデータ量が削減された第１のブロック状の画像データ及び第２のブロック状の画像データに対して各ブロック内の画素をライン毎に交互に読み出して統合し、前記削減手段によりデータ量が削減される前のブロックサイズと等しいサイズのブロック状の画像データを生成するブロック統合化手段とを有することを特徴とする。
【００１０】
【実施例】
以下、図面を参照し手本発明に係る好適な一実施例を詳細に説明する。
＜第１の実施例＞
図１は、第１の実施例における画像処理装置の構成を示すブロック図である。図中、１０１は入力端子、１０２はデータ識別回路、１０３はブロック化回路、１０４は文字・線画抽出回路、１０５は適応形プリフィルタ、１０６は間引き処理回路、１０７は符号化回路、１０８は抽出判定メモリ、１０９，１１１はメモリコントローラ、１１０は抽出階調（色）メモリ、１１２はイメージメモリ、１１３は復号化回路、１１４は時間軸伸長回路、１１５はポストフィルタ、１１６はラスタ化回路、１１７は合成回路、１１８は入力端子、そして、１１９は出力端子である。
【００１１】
以上の構成において、入力端子１０１より文字・グラフィック等の線画（以下「テキスト」という）と階調（色）を有する写真等の中間調画像（以下「イメージ」という）とが混在した画像データと、該画像データをレイアウトするためのレイアウト情報とが入力される。データ識別回路１０２は上述のレイアウト情報と画像データとを識別し、レイアウト情報をブロック化回路１０３に出力する。ブロック化回路１０３は、画像データをブロック状に切り出し、文字・線画抽出回路１０４に出力する。
【００１２】
文字・線画抽出回路１０４は、画像データ中の文字・線画（テキスト）画素を抽出し、抽出した画素の判定結果を抽出判定メモリ１０８に、抽出した画素の階調（色）データを抽出階調（色）メモリ１１０に格納する。文字・線画（テキスト）が抽出された画像データ（イメージデータ）は、適応形プリフィルタ１０５により抽出画素領域の境界部の間引き画素が選択され、間引き処理回路１０６に入力される。
【００１３】
次に、上述した適応形プリフィルタ１０５の機能について詳細に説明する。
図２は、適応形プリフィルタ１０５の構成図である。図示するように、適応形プリフィルタ１０５は２つのセレクタ２０１，２０２と論理素子２０３，２０４を用いて構成されている。図中、Ｄｉｎは適応形プリフィルタ１０５に入力するブロック状の画像データであり、Ｄｉｎ１はＤｉｎより１画素分遅延させた画像データである。Ｄｉｎ２は、ＤｉｎとＤｉｎ１の平均値である。ＢＩＴは文字・線画抽出回路１０４からの入力信号であり、抽出画素領域でＨレベルになる信号である。ＢＩＴＤはＢＩＴより１画素分遅延させた信号である。
【００１４】
図２の構成において、ＢＩＴ，ＢＩＴＤがともにＬレベル、或いはＨレベルのときには、セレクタ２０２の入力端子Ｘ２ に入力される画像データがＤｏｕｔとなり、Ｄｉｎ２が出力される。ＢＩＴがＨレベル、ＢＩＴＤがＬレベル、或いはＢＩＴがＬレベル、ＢＩＴＤがＨレベルのときには、セレクタ２０１の入力端子Ｘ１ 若しくはＹ１ に入力される画像データがＤｏｕｔとなり、Ｄｉｎ１若しくはＤｉｎが出力される。即ち、プリフィルタがオフ（ＯＦＦ）になる。
【００１５】
図３は、図２の構成における適応形プリフィルタ１０５のタイミングチャートである。尚、実施例では、簡略化のために４×４画素を１ブロックとし、図中、Ａ０ 〜Ａ１５をブロックを構成する画素とする。
ここで、適応形プリフィルタ１０５の機能説明のためにＡ３とＡ４を抽出画素とすると、ＢＩＴ，ＢＩＴＤは図３に示すように、それぞれＤｉｎ，Ｄｉｎ１の抽出画素Ａ３，Ａ４の領域でＨレベルになる。そして、抽出画素領域の境界部では、Ａ２とＡ５の画素データがＤｏｕｔとして出力され、それ以外の領域では、Ｄｉｎ２の画素データが出力される。このＤｏｕｔは、間引き処理回路１０６によりブロック中の各ラインの先頭画素から間引かれる。この操作により、空間的に隣接しない画素にて演算されたデータが間引かれ、間引き処理を施された画像データが符号化回路１０７に入力される。符号化回路１０７は、入力された画像データ（イメージデータ）をＪＰＥＧ（Ｊｏｉｎｔ Ｐｈｏｔｏｇｒａｐｈｉｃ Ｅｘｐｅｒｔ Ｇｒｏｕｐ） 方式又はベクトル量子化等の公知の符号化によって符号化し、イメージメモリ１１２に格納する。
【００１６】
一方、入力端子１１８及び出力端子１１９には、プリンタエンジンが接続されており、プリンタエンジンが起動されると、入力端子１１８からエンジンの同期信号がメモリコントローラ１０９及び復号化回路１１３にそれぞれ入力される。メモリコントローラ１０９は、エンジン同期信号に同期して抽出判定メモリ１０８及び抽出階調（色）メモリ１１０よりデータが読み出されるように制御する。読み出された抽出判定信号及び抽出階調（色）データは、合成回路１１７に入力される。
【００１７】
復号化回路１１３は、上述のエンジン同期信号及びデータ識別回路１０２より入力されたレイアウト情報より所定のタイミングで画像データ（イメージデータ）が出力されるようにメモリコントローラ１１１へリクエストを出し、イメージメモリ１１２よりデータを読み出す。尚、復号化回路１１３は、イメージ領域（レイアウト情報により指定された領域）においては、複号化した画像データ（イメージデータ）を、上記領域外においては白（透過色）データを時間軸伸長回路１１４に出力する。時間軸伸長回路１１４は、間引き処理によって画像データ（イメージデータ）量を削減した分だけ時間軸を伸長し、ポストフィルタ１１５に出力する。ポストフィルタ１１５では、間引き処理回路１０６で間引かれた画素位置に対して補間を行う。補間された画像データ（イメージデータ）は、ラスタ化回路１１６において元のスキャンに戻され、合成回路１１７において抽出判定信号及び抽出階調（色）データと合成され、出力端子１１９より出力される。
【００１８】
尚、抽出した文字・線画（テキスト）の画素データは、Ｄｉｎ１のタイミングで画像データ（イメージデータ）に合成される。
以上のように、入力画像データよりも１画素分遅延された画像データ及びその画像データにおけるＢＩＴ信号を考慮することにより間引きを行い、補間処理を行っても画像データ（イメージデータ）中の抽出画素データが抽出画素領域外にはみ出すことを抑えることができる。
【００１９】
＜第１の実施例の変形例＞
次に、第１の実施例の変形例における適応形プリフィルタを説明する。
通常、ＤＣＴやベクトル量子化等の非可逆符号化を行うと、抽出画素の影響が隣接画素に伝搬してしまい、文字・線画（テキスト）の周囲部分にリンギングが発生し、劣悪な画像になる。
【００２０】
図４は、抽出画素の影響が隣接画素に伝搬しないように間引きによる画素間の広がりを考慮した適応形プリフィルタの構成図である。図示するように、３つのセレクタ４０１〜４０３と論理素子４０４〜４０６で構成され、前述した図１の適応形プリフィルタ１０５に相当する。図４中、Ｄｉｎは適応形プリフィルタに入力するブロック状の画像データであり、Ｄｉｎ１，Ｄｉｎ２はそれぞれＤｉｎより１画素分、２画素分遅延させた画像データである。またＤｉｎ３はＤｉｎとＤｉｎ１の平均値である。ＢＩＴは文字・線画抽出回路１０４からの入力信号であり、抽出画素領域でＨレベルとなる信号である。そしてＢＩＴＤ１，ＢＩＴＤ２はそれぞれＢＩＴより１画素分，２画素分遅延させた信号である。尚、変形例では、この適応形プリフィルタ以外の構成は図１に示した第１の実施例における画像処理装置と同一構成とし、それらの説明は省略する。
【００２１】
次に、変形例における適応形プリフィルタの機能について詳細に説明する。
図５は、図４の構成における適応形プリフィルタのタイミングチャートである。この例では、簡略化のために４×４画素を１ブロックとし、図中Ａ０ 〜Ａ１５をブロックを構成する画素とする。
ここで、適応形プリフィルタの機能説明のためにＡ３，Ａ４，Ａ５を抽出画素とすると、ＢＩＴ，ＢＩＴＤ１，ＢＩＴＤ２は図５に示すように、それぞれＤｉｎ，Ｄｉｎ１，Ｄｉｎ２の抽出画素Ａ３，Ａ４，Ａ５の領域でＨレベルになる。この例の場合、ＢＩＴ，ＢＩＴ１，ＢＩＴ２がすべてＬレベルのときにはＤｉｎ３の画素データがＤｏｕｔとして出力され、それ以外のときにはＤｉｎ１の画素データがＤｏｕｔとして出力される。このＤｏｕｔは、間引き処理回路１０６によりブロック中の各ラインの先頭画素から間引かれる。その後、第１の実施例と同様の処理が施され、合成回路において抽出した文字・線画（テキスト）の画素データと画像データ（イメージデータ）をＤｉｎ１のタイミングで合成することにより、抽出画素（Ａ３〜Ａ５）の境界部分はＡ２ とＡ６ となり、出力端子から出力される。
【００２２】
以上のように、入力画像データよりも２画素分遅延させた画像データ及びその画像データにおけるＢＩＴ信号を新たに考慮することにより、ＤＣＴやベクトル量子化等の非可逆符号化を行ったときの抽出画素が隣接画素に与える影響（文字・線画（テキスト）の周囲部分のリンギング）を抑えることができる。
以上説明したように、第１の実施例によれば、入力画像データを遅延させた画像データ及びその画像データにおける抽出判定信号を考慮することにより、画像データ（イメージデータ）中の抽出画素データが抽出画素領域外にはみ出すことを抑えることができる効果がある。
【００２３】
即ち、画像データから文字・線画画素を抽出し、抽出された画素を識別するための識別信号により、適応型プリフィルタのＯＮ、ＯＦＦを制御し、該フィルタの出力画像データ（第３、５図のＤｏｕｔ）を所定の位相で間引くことにより抽出画素データが抽出画素領域外にはみ出すことを抑え、画像データ量を削減できる。
【００２４】
＜第２の実施例＞
次に、本発明に係る第２の実施例を図面を参照して以下に説明する。
図７は、第２の実施例における画像処理装置の構成を示すブロック図である。図中、７０１は入力端子、７０２はプリフィルタ、７０３は間引き処理回路、７０４はブロック統合化回路、７０５は符号化回路、７０６はメモリ、７０７は復号化回路、７０８は時間軸伸長回路、７０９はポストフィルタ、７１０はラスタ化回路、そして、７１１は出力端子である。
【００２５】
以上の構成において、入力端子７０１よりブロック状に切り出された画像データが、プリフィルタ７０２に入力される。このブロックは、後述する符号化回路７０５（例えば、ＤＣＴ等の直交変換、或いはブロック符号化等）によって符号化を行う際の処理単位であるブロックの大きさに合わせてある。この実施例では、簡略化のために４×４画素のブロックを例にして説明する。
【００２６】
プリフィルタ７０２において、入力されたブロック状の画像データの広域成分が除去され、間引き処理回路７０３に入力される。間引き処理回路７０３はブロック内の画素を間引くことにより、画像データ量を削減する。ここでブロック内の画素が間引かれたことにより、ブロックの大きさが４×４画素ではなくなってしまうので、符号化する際のブロックの大きさにする必要がある。
【００２７】
次に、その手段となるブロック統合化処理について詳細に説明する。
図８は、図７において、点線で囲まれている間引き処理回路７０３とブロック統合化回路７０４の一構成図である。この間引き処理回路７０３とブロック統合化回路７０４はＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）構造を持つバッファ２個を用いて構成されている。図中、Ａ，ＢはＦＩＦＯ８０１，８０２に入力されるブロック状の画像データ、Ｄｏｕｔはブロック統合化後の画像データである。
【００２８】
図９及び図１０は、図８の構成において、間引き処理とブロック統合化を行う際のタイミングチャートである。図中、／ＷＥ１，／ＲＳＴＷ１はそれぞれＦＩＦＯ８０１のライト信号とライトリセット信号、／ＷＥ２，／ＲＳＴＷ２はそれぞれＦＩＦＯ８０２のライト信号とライトセット信号である。また／ＲＥ１，／ＲＳＴＲ１はそれぞれＦＩＦＯ８０１のリード信号とリードセット信号、／ＲＥ２，／ＲＳＴＲ２はそれぞれＦＩＦＯ８０２のリード信号とリードセット信号である。そして、Ｄｏｕｔはブロック統合化後の画像データである。
【００２９】
図１１は、ＦＩＦＯ８０１，８０２に入力する画像データのブロックの大きさを示す図である。図中、Ａ０ 〜Ａ１５及びＢ０ 〜Ｂ１５は、ブロックを構成する画素である。また、図１２，図１３は、それぞれ間引き処理後、ブロック統合化後の画素データのブロックの大きさとブロック内の画素を示す図である。
ここで、図１１に示すように、ブロックの大きさが４×４画素の画像データ（プリフィルタ７０２の出力）Ａ及びＢが、Ａ，Ｂという順序でＦＩＦＯ８０１，８０２に入力されたとする。ＦＩＦＯ８０１，８０２に入力される画像データはＦＩＦＯ８０１，８０２のライト信号により１画素毎にＦＩＦＯに格納される。この実施例の場合、画像データＡに関しては、図９（ａ）に示すように、ライト信号／ＷＥ１によりＡ１ ，Ａ３ ，Ａ５ ，…，Ａ１３，Ａ１５が、１画素毎にＦＩＦＯ８０１に格納され、画像データＢに関しては、図９（ｂ）に示すように、ライト信号／ＷＥ２によりＢ１ ，Ｂ３ ，Ｂ５ ，…，Ｂ１３，Ｂ１５が、１画素毎にＦＩＦＯ８０２に格納される。各々のＦＩＦＯ８０１，８０２に格納された画像データは、画素数が１／２になっており、図１２に示すように、ブロックの大きさは４×２画素となる。そこで、ブロックの大きさを４×４画素とするために、ＦＩＦＯ８０１，８０２のリード信号により、ブロック統合化処理を行っている。
【００３０】
ブロック統合化は、ＦＩＦＯのリード信号により行い、図１０に示すように、まずＦＩＦＯ８０１に格納されている画像データをリード信号／ＲＥ１により読み出し、次にＦＩＦＯ８０２に格納されている画像データをリード信号／ＲＥ２により読み出すことにより、ブロック統合化処理後の画像データＤｏｕｔの画素数が１６画素、即ち図１３に示すように、ブロックの大きさが４×４画素となり、ブロック統合化が可能となる。更に、ＦＩＦＯ８０１，８０２に格納されている画像データをライン毎に交互に読み出すことにより、単にブロックの統合を行うだけでなく、ブロック統合化後のブロック内においてＡ１ ，Ａ３ ，Ｂ１ ，Ｂ３ ，Ａ５ ，Ａ７ ，Ｂ５ ，Ｂ７ ，…，Ｂ１３，Ｂ１５という様にブロックスキャンの順序をくずさずに統合化できる。以下、次々に入力されてくる画像データに対しても同様にブロック統合化を行う。
【００３１】
ブロック統合化された画像データは、符号化回路７０５において符号化され、メモリ７０６内に格納される。符号化回路７０５は、直交変換符号化、ベクトル量子化、ブロック符号化等の公知の符号化を行う。一方、復号化回路７０７は、メモリ７０６内に格納されている画像データを読み出して復号化し、時間伸長回路７０８で画像データ量が削減した分だけ時間軸が伸長される。即ち、この実施例の場合、画像データ量を１／２に削減したので、時間軸を２倍伸長する。時間軸伸長された画像データはポストフィルタ７０９に入力される。ポストフィルタ７０９では、間引き処理回路７０３で間引いた画素の位置に対して補間を行う。そして、補間された画像データはラスタ化回路７１０によりラスタ化され、出力端子７１１から出力される。
【００３２】
以上のように、ブロック統合化を行うことにより、間引き処理後の画像データにおいて、公知の符号化が可能となり、メモリに格納される画像データ量の削減を図ったものである。
＜第２の実施例の変形例＞
次に、第２の実施例の変形例における画像処理装置を説明する。
【００３３】
図１４は、変形例における画像処理装置の構成を示すブロック図である。また前述した第２の実施例における画像処理装置と同一構成要素には同一符号を付し、それらの説明は省略する。
図１４において、入力端子７０１よりブロック状に切り出された画像データがプリフィルタ７１２に入力され、高域成分が除去されて、サブサンプリング回路７１３に入力される。サブサンプリング回路７１３では、ブロック内の画素を間引くことにより画像データ量を削減する。画素が間引かれた画像データは、ブロック統合化を施す必要がある。次に、サブサンプリング回路７１３における画素の間引き方と画素が間引かれた画像データに対するブロック統合化処理について詳細に説明する。
【００３４】
図１５は、サブサンプリング回路６０２におけるブロック内の画素の間引き方の一例である。図中、○印は間引かない画素、Ｘ印は間引く画素である。図１５（ａ）に示すように、ブロック内の画素に対して各ライン毎に１画素分ずらして間引き処理を行い、画像データ量を削減し、同（ｂ）に示すように、ブロックの大きさを４×２画素にする。そして、そのブロックに対し、ブロック統合化回路７０４で統合化処理を施す。尚、サブサンプリング回路７１３とブロック統合化回路７０４は、図８と同様の構成で実現される。
【００３５】
図１６及び図１７は、図８の構成において、サブサンプリングとブロック統合化を行う際のタイミングチャートである。図中、／ＷＥ１，／ＲＳＴＷ１はそれぞれＦＩＦＯ８０１のライト信号とライトリセット信号、／ＷＥ２，／ＲＳＴＷ２はそれぞれＦＩＦＯ８０２のライト信号とリセット信号である。また、／ＲＥ１，／ＲＳＴＲ１はそれぞれＦＩＦＯ８０１のリード信号とリードセット信号、／ＲＥ２，／ＲＳＴＲ２はそれぞれＦＩＦＯ８０２のリード信号とリードセット信号である。そして、Ｄｏｕｔはブロック統合化後の画像データである。
【００３６】
ここで、図１１に示すように、ブロックの大きさが４×４画素の画像データ（プリフィルタ７０２の出力）Ａ及びＢが、Ａ，Ｂという順序でＦＩＦＯ８０１，８０２に入力されたとする。ＦＩＦＯ８０１，８０２に入力される画像データは、ＦＩＦＯ８０１，８０２のライト信号により各ライン毎に１画素分ずらされて格納される。変形例の場合、画像データＡに関しては、図１６（ａ）に示すように、ライト信号／ＷＥ１により、Ａ１ ，Ａ３ ，Ａ４ ，Ａ６ ，Ａ９ ，Ａ１１，Ａ１２，Ａ１４が各ライン毎に１画素分ずらされてＦＩＦＯ８０１に格納され、画像データＢに関しては、図１６（ｂ）に示すように、ライト信号／ＷＥ２により、Ｂ１ ，Ｂ３ ，Ｂ４ ，Ｂ６ ，Ｂ９ ，Ｂ１１，Ｂ１２，Ｂ１４が各ライン毎に１画素分ずらされてＦＩＦＯ８０２に格納される。従って、各々のＦＩＦＯ８０１，８０２に格納された画像データは画素数が１／２になっており、ブロックの大きさは４×２画素となる。ブロック統合化処理は、第２の実施例と同様に、図１７に示すように、各々のＦＩＦＯに格納されている画像データをＦＩＦＯのリード信号により交互に読み出すことにより行う。ブロック統合化後の画像データは、第２の実施例と同様の構成で各部分での処理が施され、出力端子７１１から出力される。
【００３７】
このように、画像データに対し、ブロック内の各ライン毎に１画素分ずらして画素の間引きを行い、ブロックの統合化を行うことにより、主走査方向の解像度の劣化を抑制しながら、メモリに格納される画像データ量の削減を図ったものである。
以上説明したように、第２の実施例によれば、ブロック化された後に間引き処理を行ってもスキャンニングがくずれないため、良好な画質を得ることができる効果がある。
【００３８】
尚、本発明は、複数の機器から構成されるシステムに適用しても、１つの機器から成る装置に適用しても良い。
また、本発明はシステム或いは装置にプログラムを供給することによって達成される場合にも適用できることは言うまでもない。
【００３９】
【発明の効果】
以上説明したように、本発明によれば、データ量が削減された第１のブロック状の画像データ及び第２のブロック状の画像データに対して各ブロック内の画素をライン毎に交互に読み出して統合し、データ量が削減される前のブロックサイズと等しいサイズのブロック状の画像データを生成することができるので、ブロックのスキャンがくずれて圧縮効率が下がることや、著しい劣化の発生を抑制することができる。
【図面の簡単な説明】
【図１】第１の実施例における画像処理装置の構成を示すブロック図である。
【図２】図１に示す適応形プリフィルタの構成を示す図である。
【図３】図２に示す適応形プリフィルタの適応処理のタイミングチャートである。
【図４】第１の実施例の変形例での適応形プリフィルタの構成を示す図である。
【図５】図４に示す適応形プリフィルタの適応処理のタイミングチャートである。
【図６】一般的な画像処理装置の構成を示すブロック図である。
【図７】第２の実施例における画像処理装置の構成を示すブロック図である。
【図８】図７に示す間引き処理回路とブロック統合化回路の構成を示す図である。
【図９】間引き処理のタイミングチャートである。
【図１０】間引き処理後のブロック統合化のタイミングチャートである。
【図１１】入力画像データのブロックの大きさと画素を示す図である。
【図１２】間引き処理後の画像データのブロックの大きさと画素を示す図である。
【図１３】ブロック統合化後の画像データのブロックの大きさと画素を示す図である。
【図１４】第２の実施例の変形例での画像処理装置の構成を示すブロック図である。
【図１５】サブサンプリングを説明するためのブロックの大きさと画素を示す図である。
【図１６】サブサンプリングのタイミングチャートである。
【図１７】サブサンプリング後のブロック統合化のタイミングチャートである。
【符号の説明】
１０２ データ識別回路
１０３ ブロック化回路
１０４ 文字・線画抽出回路
１０５ 適応形プリフィルタ
１０６ 間引き処理回路
１０７ 符号化回路
１０８ 抽出判定メモリ
１０９ メモリコントローラ
１１０ 抽出階調（色）メモリ
１１１ メモリコントローラ
１１２ イメージメモリ
１１３ 復号化回路
１１４ 時間軸伸長回路
１１５ ポストフィルタ
１１６ ラスタ化回路
１１７ 合成回路
【産業上の利用分野】
本発明は、文字・グラフィック等の線画（以下「テキスト」という）と階調（色）を有する写真等の中間調画像（以下「イメージ」という）とが混在した画像情報を処理する画像処理装置及び画像処理方法に関するものである。
【０００２】
【従来の技術】
従来、テキストとイメージが混在した画像情報を効率良く記憶する方法として、例えば画素を８×８画素のブロックに分割し、文字・線画画素を抽出した後、離散コサイン変換（以下「ＤＣＴ」と記す）等の直交変換を施し、その係数を符号化して記憶するものが知られている。
【０００３】
図６は、メモリ容量を削減するために、ＤＣＴ等の直交変換、或いはベクトル量子化、ブロック符号化等によってデータ量を圧縮して記憶する装置を示す構成ブロック図である。図示するように、入力端子６０１からはテキストとイメージが混在したデータとそのデータをレイアウトするためのレイアウト情報とが入力される。そして、データ識別回路６０２はレイアウト情報と画像データとを識別し、レイアウト情報をブロック化回路６０３、メモリコントローラ６０７、及び復号化回路６１１へ、画像データをブロック化回路６０３へそれぞれ出力する。ブロック化回路６０３は画像データを８×８画素のブロック毎に切り出し、文字・線画抽出回路６０４へ出力する。文字・線画抽出回路６０４は画像データ中の文字・線画（テキスト）画素を抽出し、抽出した画素の判定結果を抽出判定メモリ６０６に、抽出した画素の階調（色）データを抽出階調（色）メモリ６０８に格納する。符号化回路６０５はＪＰＥＧ（Ｊｏｉｎｔ Ｐｈｏｔｏｇｒａｐｈｉｃ Ｅｘｐｅｒｔ Ｇｒｏｕｐ ）方式又はベクトル量子化等の公知の符号化回路であり、入力された画像データ（イメージデータ）を符号化し、イメージメモリ６１０に格納する。
【０００４】
一方、入力端子６１４及び出力端子６１５には、プリンタエンジンが接続されており、プリンタエンジンが起動されると、入力端子６１４からエンジンの同期信号がメモリコントローラ６０７及び復号化回路６１１に入力される。そして、メモリコントローラ６０７は、そのエンジン同期信号に同期して抽出判定メモリ６０６及び抽出階調（色）メモリ６０８より、データが読み出されるように制御する。読み出された抽出判定信号及び抽出階調（色）データは、合成回路６１３において後述する画像データ（イメージデータ）と合成され、合成されたデータが出力端子６１５よりプリンタエンジンへ出力される。
【０００５】
復号化回路６１１は、上述のエンジン同期信号及びデータ識別回路６０２より入力されたレイアウト情報より所定のタイミングで画像データ（イメージデータ）が出力されるようにメモリコントローラ６０９へリクエストを出し、イメージメモリ６１０からデータを読み出す。尚、復号化回路６１１は、イメージ領域（レイアウト情報によって指定された領域）においては、復号化した画像データ（イメージデータ）を、上記領域外においては白（透過色）データをラスタ化回路６１２へ出力する。ラスタ化回路６１２はブロック化された画像データ（イメージデータ）を元のスキャンに戻し、合成回路６１３へ出力する。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来例では、圧縮率を上げるために間引きを行った場合、補間処理によって画像データ（イメージデータ）中の抽出画素データが抽出画素領域外にはみ出すという欠点があった。
また、複数の画素から構成される小ブロック（例えば４×４画素）毎に符号化を行っているため、符号化回路への入力はブロック化されたデータとなる。更に圧縮率を上げようとして、間引き処理を行うと、ブロックのスキャンがくずれて圧縮効率が下がるという欠点があった。特に、ＹＵＶ等の色プレーンがブロック順次化された画像データにおいては、異なるプレーンのブロックが統合されてしまうため、著しい劣化が発生してしまう。
【０００７】
本発明の目的は、上述の点に鑑みて成されたものであり、データ量が削減された第１のブロック状の画像データ及び第２のブロック状の画像データに対して各ブロック内の画素をライン毎に交互に読み出して統合し、データ量が削減される前のブロックサイズと等しいサイズのブロック状の画像データを生成することである。
【０００８】
【課題を解決するための手段】
上記の目的を達成するために、本発明の画像処理装置は、複数の画素から構成されるブロック状の画像データであって、お互いに隣接する第１のブロック状の画像データ及び第２のブロック状の画像データを入力する入力手段と、前記入力された第１のブロック状の画像データ及び第２のブロック状の画像データに対して各ブロック内の画素を間引きしてそれぞれ第１のメモリ及び第２のメモリに記憶することによりデータ量を削減する削減手段と、前記第１のメモリ及び第２のメモリに記憶されたデータ量が削減された第１のブロック状の画像データ及び第２のブロック状の画像データに対して各ブロック内の画素をライン毎に交互に読み出して統合し、前記削減手段によりデータ量が削減される前のブロックサイズと等しいサイズのブロック状の画像データを生成するブロック統合化手段とを有することを特徴とする。
【００１０】
【実施例】
以下、図面を参照し手本発明に係る好適な一実施例を詳細に説明する。
＜第１の実施例＞
図１は、第１の実施例における画像処理装置の構成を示すブロック図である。図中、１０１は入力端子、１０２はデータ識別回路、１０３はブロック化回路、１０４は文字・線画抽出回路、１０５は適応形プリフィルタ、１０６は間引き処理回路、１０７は符号化回路、１０８は抽出判定メモリ、１０９，１１１はメモリコントローラ、１１０は抽出階調（色）メモリ、１１２はイメージメモリ、１１３は復号化回路、１１４は時間軸伸長回路、１１５はポストフィルタ、１１６はラスタ化回路、１１７は合成回路、１１８は入力端子、そして、１１９は出力端子である。
【００１１】
以上の構成において、入力端子１０１より文字・グラフィック等の線画（以下「テキスト」という）と階調（色）を有する写真等の中間調画像（以下「イメージ」という）とが混在した画像データと、該画像データをレイアウトするためのレイアウト情報とが入力される。データ識別回路１０２は上述のレイアウト情報と画像データとを識別し、レイアウト情報をブロック化回路１０３に出力する。ブロック化回路１０３は、画像データをブロック状に切り出し、文字・線画抽出回路１０４に出力する。
【００１２】
文字・線画抽出回路１０４は、画像データ中の文字・線画（テキスト）画素を抽出し、抽出した画素の判定結果を抽出判定メモリ１０８に、抽出した画素の階調（色）データを抽出階調（色）メモリ１１０に格納する。文字・線画（テキスト）が抽出された画像データ（イメージデータ）は、適応形プリフィルタ１０５により抽出画素領域の境界部の間引き画素が選択され、間引き処理回路１０６に入力される。
【００１３】
次に、上述した適応形プリフィルタ１０５の機能について詳細に説明する。
図２は、適応形プリフィルタ１０５の構成図である。図示するように、適応形プリフィルタ１０５は２つのセレクタ２０１，２０２と論理素子２０３，２０４を用いて構成されている。図中、Ｄｉｎは適応形プリフィルタ１０５に入力するブロック状の画像データであり、Ｄｉｎ１はＤｉｎより１画素分遅延させた画像データである。Ｄｉｎ２は、ＤｉｎとＤｉｎ１の平均値である。ＢＩＴは文字・線画抽出回路１０４からの入力信号であり、抽出画素領域でＨレベルになる信号である。ＢＩＴＤはＢＩＴより１画素分遅延させた信号である。
【００１４】
図２の構成において、ＢＩＴ，ＢＩＴＤがともにＬレベル、或いはＨレベルのときには、セレクタ２０２の入力端子Ｘ２ に入力される画像データがＤｏｕｔとなり、Ｄｉｎ２が出力される。ＢＩＴがＨレベル、ＢＩＴＤがＬレベル、或いはＢＩＴがＬレベル、ＢＩＴＤがＨレベルのときには、セレクタ２０１の入力端子Ｘ１ 若しくはＹ１ に入力される画像データがＤｏｕｔとなり、Ｄｉｎ１若しくはＤｉｎが出力される。即ち、プリフィルタがオフ（ＯＦＦ）になる。
【００１５】
図３は、図２の構成における適応形プリフィルタ１０５のタイミングチャートである。尚、実施例では、簡略化のために４×４画素を１ブロックとし、図中、Ａ０ 〜Ａ１５をブロックを構成する画素とする。
ここで、適応形プリフィルタ１０５の機能説明のためにＡ３とＡ４を抽出画素とすると、ＢＩＴ，ＢＩＴＤは図３に示すように、それぞれＤｉｎ，Ｄｉｎ１の抽出画素Ａ３，Ａ４の領域でＨレベルになる。そして、抽出画素領域の境界部では、Ａ２とＡ５の画素データがＤｏｕｔとして出力され、それ以外の領域では、Ｄｉｎ２の画素データが出力される。このＤｏｕｔは、間引き処理回路１０６によりブロック中の各ラインの先頭画素から間引かれる。この操作により、空間的に隣接しない画素にて演算されたデータが間引かれ、間引き処理を施された画像データが符号化回路１０７に入力される。符号化回路１０７は、入力された画像データ（イメージデータ）をＪＰＥＧ（Ｊｏｉｎｔ Ｐｈｏｔｏｇｒａｐｈｉｃ Ｅｘｐｅｒｔ Ｇｒｏｕｐ） 方式又はベクトル量子化等の公知の符号化によって符号化し、イメージメモリ１１２に格納する。
【００１６】
一方、入力端子１１８及び出力端子１１９には、プリンタエンジンが接続されており、プリンタエンジンが起動されると、入力端子１１８からエンジンの同期信号がメモリコントローラ１０９及び復号化回路１１３にそれぞれ入力される。メモリコントローラ１０９は、エンジン同期信号に同期して抽出判定メモリ１０８及び抽出階調（色）メモリ１１０よりデータが読み出されるように制御する。読み出された抽出判定信号及び抽出階調（色）データは、合成回路１１７に入力される。
【００１７】
復号化回路１１３は、上述のエンジン同期信号及びデータ識別回路１０２より入力されたレイアウト情報より所定のタイミングで画像データ（イメージデータ）が出力されるようにメモリコントローラ１１１へリクエストを出し、イメージメモリ１１２よりデータを読み出す。尚、復号化回路１１３は、イメージ領域（レイアウト情報により指定された領域）においては、複号化した画像データ（イメージデータ）を、上記領域外においては白（透過色）データを時間軸伸長回路１１４に出力する。時間軸伸長回路１１４は、間引き処理によって画像データ（イメージデータ）量を削減した分だけ時間軸を伸長し、ポストフィルタ１１５に出力する。ポストフィルタ１１５では、間引き処理回路１０６で間引かれた画素位置に対して補間を行う。補間された画像データ（イメージデータ）は、ラスタ化回路１１６において元のスキャンに戻され、合成回路１１７において抽出判定信号及び抽出階調（色）データと合成され、出力端子１１９より出力される。
【００１８】
尚、抽出した文字・線画（テキスト）の画素データは、Ｄｉｎ１のタイミングで画像データ（イメージデータ）に合成される。
以上のように、入力画像データよりも１画素分遅延された画像データ及びその画像データにおけるＢＩＴ信号を考慮することにより間引きを行い、補間処理を行っても画像データ（イメージデータ）中の抽出画素データが抽出画素領域外にはみ出すことを抑えることができる。
【００１９】
＜第１の実施例の変形例＞
次に、第１の実施例の変形例における適応形プリフィルタを説明する。
通常、ＤＣＴやベクトル量子化等の非可逆符号化を行うと、抽出画素の影響が隣接画素に伝搬してしまい、文字・線画（テキスト）の周囲部分にリンギングが発生し、劣悪な画像になる。
【００２０】
図４は、抽出画素の影響が隣接画素に伝搬しないように間引きによる画素間の広がりを考慮した適応形プリフィルタの構成図である。図示するように、３つのセレクタ４０１〜４０３と論理素子４０４〜４０６で構成され、前述した図１の適応形プリフィルタ１０５に相当する。図４中、Ｄｉｎは適応形プリフィルタに入力するブロック状の画像データであり、Ｄｉｎ１，Ｄｉｎ２はそれぞれＤｉｎより１画素分、２画素分遅延させた画像データである。またＤｉｎ３はＤｉｎとＤｉｎ１の平均値である。ＢＩＴは文字・線画抽出回路１０４からの入力信号であり、抽出画素領域でＨレベルとなる信号である。そしてＢＩＴＤ１，ＢＩＴＤ２はそれぞれＢＩＴより１画素分，２画素分遅延させた信号である。尚、変形例では、この適応形プリフィルタ以外の構成は図１に示した第１の実施例における画像処理装置と同一構成とし、それらの説明は省略する。
【００２１】
次に、変形例における適応形プリフィルタの機能について詳細に説明する。
図５は、図４の構成における適応形プリフィルタのタイミングチャートである。この例では、簡略化のために４×４画素を１ブロックとし、図中Ａ０ 〜Ａ１５をブロックを構成する画素とする。
ここで、適応形プリフィルタの機能説明のためにＡ３，Ａ４，Ａ５を抽出画素とすると、ＢＩＴ，ＢＩＴＤ１，ＢＩＴＤ２は図５に示すように、それぞれＤｉｎ，Ｄｉｎ１，Ｄｉｎ２の抽出画素Ａ３，Ａ４，Ａ５の領域でＨレベルになる。この例の場合、ＢＩＴ，ＢＩＴ１，ＢＩＴ２がすべてＬレベルのときにはＤｉｎ３の画素データがＤｏｕｔとして出力され、それ以外のときにはＤｉｎ１の画素データがＤｏｕｔとして出力される。このＤｏｕｔは、間引き処理回路１０６によりブロック中の各ラインの先頭画素から間引かれる。その後、第１の実施例と同様の処理が施され、合成回路において抽出した文字・線画（テキスト）の画素データと画像データ（イメージデータ）をＤｉｎ１のタイミングで合成することにより、抽出画素（Ａ３〜Ａ５）の境界部分はＡ２ とＡ６ となり、出力端子から出力される。
【００２２】
以上のように、入力画像データよりも２画素分遅延させた画像データ及びその画像データにおけるＢＩＴ信号を新たに考慮することにより、ＤＣＴやベクトル量子化等の非可逆符号化を行ったときの抽出画素が隣接画素に与える影響（文字・線画（テキスト）の周囲部分のリンギング）を抑えることができる。
以上説明したように、第１の実施例によれば、入力画像データを遅延させた画像データ及びその画像データにおける抽出判定信号を考慮することにより、画像データ（イメージデータ）中の抽出画素データが抽出画素領域外にはみ出すことを抑えることができる効果がある。
【００２３】
即ち、画像データから文字・線画画素を抽出し、抽出された画素を識別するための識別信号により、適応型プリフィルタのＯＮ、ＯＦＦを制御し、該フィルタの出力画像データ（第３、５図のＤｏｕｔ）を所定の位相で間引くことにより抽出画素データが抽出画素領域外にはみ出すことを抑え、画像データ量を削減できる。
【００２４】
＜第２の実施例＞
次に、本発明に係る第２の実施例を図面を参照して以下に説明する。
図７は、第２の実施例における画像処理装置の構成を示すブロック図である。図中、７０１は入力端子、７０２はプリフィルタ、７０３は間引き処理回路、７０４はブロック統合化回路、７０５は符号化回路、７０６はメモリ、７０７は復号化回路、７０８は時間軸伸長回路、７０９はポストフィルタ、７１０はラスタ化回路、そして、７１１は出力端子である。
【００２５】
以上の構成において、入力端子７０１よりブロック状に切り出された画像データが、プリフィルタ７０２に入力される。このブロックは、後述する符号化回路７０５（例えば、ＤＣＴ等の直交変換、或いはブロック符号化等）によって符号化を行う際の処理単位であるブロックの大きさに合わせてある。この実施例では、簡略化のために４×４画素のブロックを例にして説明する。
【００２６】
プリフィルタ７０２において、入力されたブロック状の画像データの広域成分が除去され、間引き処理回路７０３に入力される。間引き処理回路７０３はブロック内の画素を間引くことにより、画像データ量を削減する。ここでブロック内の画素が間引かれたことにより、ブロックの大きさが４×４画素ではなくなってしまうので、符号化する際のブロックの大きさにする必要がある。
【００２７】
次に、その手段となるブロック統合化処理について詳細に説明する。
図８は、図７において、点線で囲まれている間引き処理回路７０３とブロック統合化回路７０４の一構成図である。この間引き処理回路７０３とブロック統合化回路７０４はＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）構造を持つバッファ２個を用いて構成されている。図中、Ａ，ＢはＦＩＦＯ８０１，８０２に入力されるブロック状の画像データ、Ｄｏｕｔはブロック統合化後の画像データである。
【００２８】
図９及び図１０は、図８の構成において、間引き処理とブロック統合化を行う際のタイミングチャートである。図中、／ＷＥ１，／ＲＳＴＷ１はそれぞれＦＩＦＯ８０１のライト信号とライトリセット信号、／ＷＥ２，／ＲＳＴＷ２はそれぞれＦＩＦＯ８０２のライト信号とライトセット信号である。また／ＲＥ１，／ＲＳＴＲ１はそれぞれＦＩＦＯ８０１のリード信号とリードセット信号、／ＲＥ２，／ＲＳＴＲ２はそれぞれＦＩＦＯ８０２のリード信号とリードセット信号である。そして、Ｄｏｕｔはブロック統合化後の画像データである。
【００２９】
図１１は、ＦＩＦＯ８０１，８０２に入力する画像データのブロックの大きさを示す図である。図中、Ａ０ 〜Ａ１５及びＢ０ 〜Ｂ１５は、ブロックを構成する画素である。また、図１２，図１３は、それぞれ間引き処理後、ブロック統合化後の画素データのブロックの大きさとブロック内の画素を示す図である。
ここで、図１１に示すように、ブロックの大きさが４×４画素の画像データ（プリフィルタ７０２の出力）Ａ及びＢが、Ａ，Ｂという順序でＦＩＦＯ８０１，８０２に入力されたとする。ＦＩＦＯ８０１，８０２に入力される画像データはＦＩＦＯ８０１，８０２のライト信号により１画素毎にＦＩＦＯに格納される。この実施例の場合、画像データＡに関しては、図９（ａ）に示すように、ライト信号／ＷＥ１によりＡ１ ，Ａ３ ，Ａ５ ，…，Ａ１３，Ａ１５が、１画素毎にＦＩＦＯ８０１に格納され、画像データＢに関しては、図９（ｂ）に示すように、ライト信号／ＷＥ２によりＢ１ ，Ｂ３ ，Ｂ５ ，…，Ｂ１３，Ｂ１５が、１画素毎にＦＩＦＯ８０２に格納される。各々のＦＩＦＯ８０１，８０２に格納された画像データは、画素数が１／２になっており、図１２に示すように、ブロックの大きさは４×２画素となる。そこで、ブロックの大きさを４×４画素とするために、ＦＩＦＯ８０１，８０２のリード信号により、ブロック統合化処理を行っている。
【００３０】
ブロック統合化は、ＦＩＦＯのリード信号により行い、図１０に示すように、まずＦＩＦＯ８０１に格納されている画像データをリード信号／ＲＥ１により読み出し、次にＦＩＦＯ８０２に格納されている画像データをリード信号／ＲＥ２により読み出すことにより、ブロック統合化処理後の画像データＤｏｕｔの画素数が１６画素、即ち図１３に示すように、ブロックの大きさが４×４画素となり、ブロック統合化が可能となる。更に、ＦＩＦＯ８０１，８０２に格納されている画像データをライン毎に交互に読み出すことにより、単にブロックの統合を行うだけでなく、ブロック統合化後のブロック内においてＡ１ ，Ａ３ ，Ｂ１ ，Ｂ３ ，Ａ５ ，Ａ７ ，Ｂ５ ，Ｂ７ ，…，Ｂ１３，Ｂ１５という様にブロックスキャンの順序をくずさずに統合化できる。以下、次々に入力されてくる画像データに対しても同様にブロック統合化を行う。
【００３１】
ブロック統合化された画像データは、符号化回路７０５において符号化され、メモリ７０６内に格納される。符号化回路７０５は、直交変換符号化、ベクトル量子化、ブロック符号化等の公知の符号化を行う。一方、復号化回路７０７は、メモリ７０６内に格納されている画像データを読み出して復号化し、時間伸長回路７０８で画像データ量が削減した分だけ時間軸が伸長される。即ち、この実施例の場合、画像データ量を１／２に削減したので、時間軸を２倍伸長する。時間軸伸長された画像データはポストフィルタ７０９に入力される。ポストフィルタ７０９では、間引き処理回路７０３で間引いた画素の位置に対して補間を行う。そして、補間された画像データはラスタ化回路７１０によりラスタ化され、出力端子７１１から出力される。
【００３２】
以上のように、ブロック統合化を行うことにより、間引き処理後の画像データにおいて、公知の符号化が可能となり、メモリに格納される画像データ量の削減を図ったものである。
＜第２の実施例の変形例＞
次に、第２の実施例の変形例における画像処理装置を説明する。
【００３３】
図１４は、変形例における画像処理装置の構成を示すブロック図である。また前述した第２の実施例における画像処理装置と同一構成要素には同一符号を付し、それらの説明は省略する。
図１４において、入力端子７０１よりブロック状に切り出された画像データがプリフィルタ７１２に入力され、高域成分が除去されて、サブサンプリング回路７１３に入力される。サブサンプリング回路７１３では、ブロック内の画素を間引くことにより画像データ量を削減する。画素が間引かれた画像データは、ブロック統合化を施す必要がある。次に、サブサンプリング回路７１３における画素の間引き方と画素が間引かれた画像データに対するブロック統合化処理について詳細に説明する。
【００３４】
図１５は、サブサンプリング回路６０２におけるブロック内の画素の間引き方の一例である。図中、○印は間引かない画素、Ｘ印は間引く画素である。図１５（ａ）に示すように、ブロック内の画素に対して各ライン毎に１画素分ずらして間引き処理を行い、画像データ量を削減し、同（ｂ）に示すように、ブロックの大きさを４×２画素にする。そして、そのブロックに対し、ブロック統合化回路７０４で統合化処理を施す。尚、サブサンプリング回路７１３とブロック統合化回路７０４は、図８と同様の構成で実現される。
【００３５】
図１６及び図１７は、図８の構成において、サブサンプリングとブロック統合化を行う際のタイミングチャートである。図中、／ＷＥ１，／ＲＳＴＷ１はそれぞれＦＩＦＯ８０１のライト信号とライトリセット信号、／ＷＥ２，／ＲＳＴＷ２はそれぞれＦＩＦＯ８０２のライト信号とリセット信号である。また、／ＲＥ１，／ＲＳＴＲ１はそれぞれＦＩＦＯ８０１のリード信号とリードセット信号、／ＲＥ２，／ＲＳＴＲ２はそれぞれＦＩＦＯ８０２のリード信号とリードセット信号である。そして、Ｄｏｕｔはブロック統合化後の画像データである。
【００３６】
ここで、図１１に示すように、ブロックの大きさが４×４画素の画像データ（プリフィルタ７０２の出力）Ａ及びＢが、Ａ，Ｂという順序でＦＩＦＯ８０１，８０２に入力されたとする。ＦＩＦＯ８０１，８０２に入力される画像データは、ＦＩＦＯ８０１，８０２のライト信号により各ライン毎に１画素分ずらされて格納される。変形例の場合、画像データＡに関しては、図１６（ａ）に示すように、ライト信号／ＷＥ１により、Ａ１ ，Ａ３ ，Ａ４ ，Ａ６ ，Ａ９ ，Ａ１１，Ａ１２，Ａ１４が各ライン毎に１画素分ずらされてＦＩＦＯ８０１に格納され、画像データＢに関しては、図１６（ｂ）に示すように、ライト信号／ＷＥ２により、Ｂ１ ，Ｂ３ ，Ｂ４ ，Ｂ６ ，Ｂ９ ，Ｂ１１，Ｂ１２，Ｂ１４が各ライン毎に１画素分ずらされてＦＩＦＯ８０２に格納される。従って、各々のＦＩＦＯ８０１，８０２に格納された画像データは画素数が１／２になっており、ブロックの大きさは４×２画素となる。ブロック統合化処理は、第２の実施例と同様に、図１７に示すように、各々のＦＩＦＯに格納されている画像データをＦＩＦＯのリード信号により交互に読み出すことにより行う。ブロック統合化後の画像データは、第２の実施例と同様の構成で各部分での処理が施され、出力端子７１１から出力される。
【００３７】
このように、画像データに対し、ブロック内の各ライン毎に１画素分ずらして画素の間引きを行い、ブロックの統合化を行うことにより、主走査方向の解像度の劣化を抑制しながら、メモリに格納される画像データ量の削減を図ったものである。
以上説明したように、第２の実施例によれば、ブロック化された後に間引き処理を行ってもスキャンニングがくずれないため、良好な画質を得ることができる効果がある。
【００３８】
尚、本発明は、複数の機器から構成されるシステムに適用しても、１つの機器から成る装置に適用しても良い。
また、本発明はシステム或いは装置にプログラムを供給することによって達成される場合にも適用できることは言うまでもない。
【００３９】
【発明の効果】
以上説明したように、本発明によれば、データ量が削減された第１のブロック状の画像データ及び第２のブロック状の画像データに対して各ブロック内の画素をライン毎に交互に読み出して統合し、データ量が削減される前のブロックサイズと等しいサイズのブロック状の画像データを生成することができるので、ブロックのスキャンがくずれて圧縮効率が下がることや、著しい劣化の発生を抑制することができる。
【図面の簡単な説明】
【図１】第１の実施例における画像処理装置の構成を示すブロック図である。
【図２】図１に示す適応形プリフィルタの構成を示す図である。
【図３】図２に示す適応形プリフィルタの適応処理のタイミングチャートである。
【図４】第１の実施例の変形例での適応形プリフィルタの構成を示す図である。
【図５】図４に示す適応形プリフィルタの適応処理のタイミングチャートである。
【図６】一般的な画像処理装置の構成を示すブロック図である。
【図７】第２の実施例における画像処理装置の構成を示すブロック図である。
【図８】図７に示す間引き処理回路とブロック統合化回路の構成を示す図である。
【図９】間引き処理のタイミングチャートである。
【図１０】間引き処理後のブロック統合化のタイミングチャートである。
【図１１】入力画像データのブロックの大きさと画素を示す図である。
【図１２】間引き処理後の画像データのブロックの大きさと画素を示す図である。
【図１３】ブロック統合化後の画像データのブロックの大きさと画素を示す図である。
【図１４】第２の実施例の変形例での画像処理装置の構成を示すブロック図である。
【図１５】サブサンプリングを説明するためのブロックの大きさと画素を示す図である。
【図１６】サブサンプリングのタイミングチャートである。
【図１７】サブサンプリング後のブロック統合化のタイミングチャートである。
【符号の説明】
１０２ データ識別回路
１０３ ブロック化回路
１０４ 文字・線画抽出回路
１０５ 適応形プリフィルタ
１０６ 間引き処理回路
１０７ 符号化回路
１０８ 抽出判定メモリ
１０９ メモリコントローラ
１１０ 抽出階調（色）メモリ
１１１ メモリコントローラ
１１２ イメージメモリ
１１３ 復号化回路
１１４ 時間軸伸長回路
１１５ ポストフィルタ
１１６ ラスタ化回路
１１７ 合成回路
Claims (2)
- 複数の画素から構成されるブロック状の画像データであって、お互いに隣接する第１のブロック状の画像データ及び第２のブロック状の画像データを入力する入力手段と、
前記入力された第１のブロック状の画像データ及び第２のブロック状の画像データに対して各ブロック内の画素を間引きしてそれぞれ第１のメモリ及び第２のメモリに記憶することによりデータ量を削減する削減手段と、
前記第１のメモリ及び第２のメモリに記憶されたデータ量が削減された第１のブロック状の画像データ及び第２のブロック状の画像データに対して各ブロック内の画素をライン毎に交互に読み出して統合し、前記削減手段によりデータ量が削減される前のブロックサイズと等しいサイズのブロック状の画像データを生成するブロック統合化手段とを有することを特徴とする画像処理装置。 - 複数の画素から構成されるブロック状の画像データであって、お互いに隣接する第１のブロック状の画像データ及び第２のブロック状の画像データを入力する入力工程と、
前記入力された第１のブロック状の画像データ及び第２のブロック状の画像データに対して各ブロック内の画素を間引きしてそれぞれ第１のメモリ及び第２のメモリに記憶することによりデータ量を削減する削減工程と、
前記第１のメモリ及び第２のメモリに記憶されたデータ量が削減された第１のブロック状の画像データ及び第２のブロック状の画像データに対して各ブロック内の画素をライン毎に交互に読み出して統合し、前記削減工程でデータ量が削減される前のブロックサイズと等しいサイズのブロック状の画像データを生成するブロック統合化工程とを有することを特徴とする画像処理方法。
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