JP3563754B2 - 画像処理装置および画像処理方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、設定された画像処理矩形領域に所定の画像処理を行う複数の画像処理手段を備えた画像処理装置および画像処理方法に関するものである。
【0002】
【従来の技術】
一般に画像処理装置において、原稿を画像入力装置で読み取って電気信号に変換し、この信号に対して画像処理を行った後、レーザープリンタ等の出力装置により画像として記録されることが知られている。
【0003】
このような画像処理装置の特徴として、原稿の一部にマーカーで領域指定し領域内外で異なった処理を行っている。例えば、指定された領域の画像に対してトリミング,マスキング,ネガポジ反転、網敷き等の編集処理を行うことができる。
【0004】
また、ネガポジ反転、網敷きなど原稿の下地に対しての処理については処理結果が美しく仕上がるようにマーカーの外接矩形領域を求めていた。
【0005】
【発明が解決しようとする課題】
しかしながら、原稿に書かれたマーカーから矩形領域を求め処理を行う場合、原稿に対して自由に位置が指定できる反面、矩形領域の大きさ、位置を指定したい画像に対してバランス良く決めることに非常に難しかった。そのために何度か位置指定を繰り返さなけらばならず原稿がムダになったり、目的の画像を得るまでに時間がかかってしまう等の操作上の問題点があった。
【0006】
本発明は、上記の問題点を解決するためになされたもので、原稿読取手段から出力される画像情報を解析してマーカー外接矩形領域,該マーカー外接矩形領域内の文字原稿領域を生成し、該生成された文字原稿領域から設定すべき画像処理矩形領域までの任意の幅量を指定し、該指定された幅量に基づいて設定される画像処理矩形領域と、前記マーカー外接矩形領域からそれぞれの領域の中心を一致させて最終的な画像処理矩形領域を設定することにより、文字原稿とマーキングされた領域とで設定される外接矩形領域を所望量可変した画像処理矩形領域を指定することができるとともに、マーカー指定された領域に対する矩形領域と該矩形領域内の文字原稿との配置バランスが自在に均整された領域に対して所定の画像処理を行うことができる画像処理装置および画像処理方法を提供することである。
【0007】
【課題を解決するための手段】
本発明に係る第1の発明は、設定された画像処理矩形領域に所定の画像処理を行う複数の画像処理手段を備えた画像処理装置において、原稿色と異なる色でマーキングが付加された原稿を読み取る原稿読取手段と、前記原稿読取手段から出力される画像情報を解析してマーカー外接矩形領域,該マーカー外接矩形領域内の文字原稿領域を生成する領域生成手段と、前記領域生成手段により生成された文字原稿領域から設定すべき画像処理矩形領域までの任意の幅量を指定する指定手段と、前記指定手段により指定された幅量に基づいて設定される画像処理矩形領域と、前記マーカマーカー外接矩形領域からそれぞれの領域の中心を一致させて最終的な画像処理矩形領域を設定する領域設定手段とを有することを特徴とする。
【0008】
本発明に係る第2の発明は、設定された画像処理矩形領域に所定の画像処理を行う複数の画像処理手段を備えた画像処理装置における画像処理方法において、原稿色と異なる色でマーキングが付加された原稿を読み取り、該読み取られる画像情報を解析してマーカー外接矩形領域,該マーカー外接矩形領域内の文字原稿領域を生成し、該生成された文字原稿領域から設定すべき画像処理矩形領域までの任意の幅量を指定し、該指定された幅量に基づいて設定される画像処理矩形領域と、前記マーカマーカー外接矩形領域からそれぞれの領域の中心を一致させて最終的な画像処理矩形領域を設定することを特徴とする。
【0011】
【実施例】
図1は本発明の一実施例を示す画像処理装置の構成を示す断面図である。
【0012】
図において、1は原稿給送手段となる原稿給送装置で、載置された原稿を1枚ずつ、あるいは2枚連続に原稿台ガラス面2上の所定位置に給送する。4はランプ3,走査ミラー5等で構成されるスキャナで、原稿給送装置1により原稿台ガラス面2に載置されると、本体が所定方向に往復走査されて原稿反射光を走査ミラー5−7を介してレンズ8を通過して、図示していないRGB色分解フィルタにより色分解されてイメージセンサ部9に結像する。
【0013】
10はレーザスキャナで構成される露光制御部で、コントローラ部CONTの画像信号制御部223(図2参照)から出力される画像データに基づいて変調された光ビームを感光体11に照射する。12,13は現像器で、感光体11に形成された静電潜像を所定色の現像剤(トナー)で可視化する。
【0014】
14,15は被転写紙積載部で、定形サイズの記録媒体が積載収納され、給送ローラの駆動によりレジスト配設位置まで給送され、感光体11に形成される画像との画像先端合わせタイミングをとられた状態で再給紙される。16は転写分離帯電器で、感光体11に現像されたトナー像を被転写紙に転写した後、感光体11より分離して搬送ベルトを介して定着部17で定着される。
【0015】
18は排紙ローラで、画像形成の終了した被転写紙をトレー20に積載排紙する。21は方向不ラッパで、画像形成の終了した被転写紙の搬送方向を排紙口と内部搬送路方向に切り換え、多重/両面画像形成プロセスに備える。CONTはコントローラ部で、画像読取り,画像処理,画像形成のそれぞれのシーケンスを制御する。詳細は後述する。
【0016】
以下、記録媒体への画像形成について説明する。
【0017】
イメージセンサ部9に入力された画像信号、すなわち後述するリーダからの入力信号、CPUにより制御される画像信号制御回路によって処理を施されてプリンタ部に至る。プリンタ部に入力された信号は露光制御部にて光信号に変換されて画像信号に従い感光体11を照射する。照射光によって感光体11上に作られた潜像は現像器12もしくは現像器13によって現像される。
【0018】
上記潜像タイミングを合わせて被転写紙積載部14もしくは被転写紙積載部15より転写紙が搬送され、転写分離帯電器16において、上記現像された像が転写される。転写された像は、定着部17にて被転写紙に定着された後、排紙ローラ18より装置外部に排出される。また、両面記録時は、被転写紙が排紙センサ19を通過後、排紙ローラ18を排紙方向と反対の方向に転回させる。
【0019】
また、これと同時にフラッパー21を上方に上げて複写済みの転写紙を搬送路22,23を介して中間トレー24に格納する。次に行う裏面記録時に中間トレー24に格納されている転写紙が給紙され、裏面の転写が行われる。また、多重記録時は、フラッパー21を上方に上げて複写済みの転写紙を搬送路22,23の搬送路を介して中間トレー24に格納する。次に行う多重記録に中間トレー24に格納されている転写紙が給送され、多重転写が行われる。
【0020】
図2は、図1に示したコントローラ部CONTの構成を説明するブロック図である。
【0021】
図において、225はCPU回路部で、ROM226,RAM227を内蔵し、ROM226に記憶された制御プログラムに基づいて各部を総括的に制御する。221は原稿自動給送装置制御部で、載置された原稿を1枚ずつ、あるいは2枚連続に原稿台ガラス2面上の所定位置に給送するなどを制御する。222はイメージリーダ制御部で、上記イメージセンサ部9等より構成され、図示していないRGB分解フィルタにより色分解され光電変換されたアナログ画像信号を画像信号制御部223に出力する。
【0022】
224はプリンタ制御部で、画像信号制御部223から出力されるビデオ信号に基づいて、図1に示した露光制御部10を駆動して光ビームを感光体11に照射する。また、228は操作部で、画像形成に必要なモードの設定のためのキー、表示器等を有する操作パネルが設けられている。
【0023】
図3は、図2に示した画像信号制御部223の詳細構成を説明するブロック図である。
【0024】
図において、イメージリーダ制御部222によりRGBの電気信号に変換されたアナログ画像信号はA/D変換器30によりディジタル信号に変換される(本実施例では各8ビット)。
【0025】
次いで、黒補正/白補正部31により黒レベルの補正と白レベル補正(シェーディング補正)が施された後、ND信号生成部32及び色検出部33にRGBの各信号が入力される。ND信号生成部32では、RGBの各信号が加算されて1/3で除算された輝度信号Dout(=(Rin+Gin+Bin)/3)が出力される。
【0026】
色検出部33では、RGBの信号比率により、例えば赤(R),緑(G),青(B),ラインマーカーのピンク,イエロー,橙,白および黒に分類されて、3ビットの色信号Coutとして出力される。
【0027】
上記輝度信号Dout,色信号Coutは、変倍部34で主走査方向(CCDのライン方向)の変倍あるいは画像の移動処理が行われて画像処理部35に入力される。
【0028】
画像処理部35では、網がけ,色情報を単一色のパターンに変換するパターン化,マスキング,トリミング,白黒反転等の各画像処理又はその組合せ処理が行われる。
【0029】
その後、濃度補正部36で輝度−濃度変換,プリンタでの濃度補正が行われてレーザープリンタのプリンタ制御部224に送られる。
【0030】
また、色信号Coutはマーカー矩形領域処理部37により、原稿にマーカーで指定された領域の信号を検出してマーカーの外接矩形処理(詳細は後述する)が行われて処理領域信号OUTとして画像処理部35に送られ領域内外の白黒反転,綱がけ等の処理が実行される。
【0031】
図4は、図3に示したマーカー矩形領域処理部37の構成を示すブロック図である。
【0032】
なお、全体はHSYNC,VVALID等の同期信号に基づいて内部のタイミング発生部によって作られた、図5のタイミングチャートに示すタイミング信号により制御されている。以下、図5を参照しながら各部の構成および動作について説明する。
【0033】
信号PRESCANが「1」の時、スキャナーにより原稿の予備走査(プリスキャン)が行われて、外部メモリ54にマーカー信号、別の外部メモリ56に文字信号(マーカー信号以外)が入力される。信号PRESCANが「1」から「0」になる時点で矩形処理動作が開始される。そして、信号VVALIDが「0」の期間に処理された矩形領域信号が出力されることになる。また、矩形処理期間における細部タイミングを示す。
【0034】
後述する信号INDTSEL1,0,信号MODESEL1,0の各信号により図に示すように「マーカー外接矩形処理」期間,「文字領域処理」期間,「矩形領域設定」期間に区別され、それぞれの処理が行われる。
【0035】
図4において、50はマーカー色選択レジスタで、図示していないCPUからの選択信号で色信号Count′からマーカー色が入力された時にマーカー信号として「1」を出力する。この選択は1色だけでなく複数色でも良い。
【0036】
また、設定されたマーカー色以外の情報(黒など)を文字信号として出力する。マーカー信号は第1間引き処理部51により矩形処理に必要な解像度に間引かれる。例えば、通常の読み取り解像度が400(dot/inch)であれば1/4の100(dot/inch)程度あれば十分である。
【0037】
同様に第2間引き処理部52によって文字信号もマーカー信号と同じ解像度に間引かれる。間引かれたマーカー信号は、マーカー外接矩形処理回路53で後述する内部のシリアル・パラレル変換器によって8ビットのパラレルデータに変換され、原稿の1枚分の容量を持った外部メモリ54に送られて記憶される。
【0038】
また、同様に間引かれた文字信号も文字領域処理回路55からパラレルデータで外部メモリ56に送られて記憶される。外部メモリ54および外部メモリ56はA3サイズを100(dot/inch)で記憶されるため297mm×4×420mm×4=約2Mビットの容量を持っている。
【0039】
矩形領域設定回路57はCPUより設定された矩形領域サイズ、矩形領域位置の設定情報に基づいて文字領域処理回路55およびマーカー外接矩形処理回路53で求めた文字およびマーカー矩形領域信号から最終の領域信号OUTを作る。
【0040】
この様に構成された画像処理装置において、指定手段(操作部228)により指定された幅量に基づいて領域設定手段(矩形領域設定回路57)が領域生成手段(文字領域処理回路55,マーカー外接矩形処理回路53)に順次生成されるマーカー外接矩形領域,文字原稿領域に従う任意の画像処理矩形領域を設定して、原稿とマーキングされた領域とで設定される外接矩形領域を所望量可変するものである。
【0041】
また、領域生成手段(文字領域処理回路55,マーカー外接矩形処理回路53)に順次生成されるマーカー外接矩形領域,文字原稿領域とからそれぞれの領域の中心が一致する領域を算出する領域算出手段(本実施例では後述する図19に示すタイミング発生回路319による)に算出された領域に基づいて領域設定手段が領域生成手段に順次生成されるマーカー外接矩形領域,文字原稿領域に従う画像処理矩形領域を設定して、マーカー指定された領域に対する矩形領域と該矩形領域内のの原稿との配置バランスを均整するものである。
【0042】
図6は、図4に示したマーカー外接矩形処理回路53の構成を示す詳細ブロック図である。
【0043】
全体はHSYNC,VVALID等の同期信号に基づいてタイミング発生回路106によって作られたタイミング信号により制御されている。
【0044】
図5に示した信号PRESCANがHレベルの時に間引き処理51により間引かれたマーカー信号は、シリアル・パラレル変換器100によって8ビットのパラレルデータに変換されデーターセレクタ101、双方向バッファ102を通り外部メモリ54に送られ記憶される。
【0045】
マーカー外接矩形処理期間中においては、外部メモリ54より予測走査中に記憶されたマーカー信号が読み出されて、双方向バッファ102を通りラッチ103にN−1ライン目のデータ、ラッチ104にはNライン目のデータが保持されてライン処理部105に入力され、ライン毎の処理が行われた結果がデータセレクタ101,双方向バッファ102を通り外部メモリ54に記憶される(0ラインからNラインまで)。
【0046】
その後、同様の処理がライン方向に対して逆方向に行われる(Nラインから0ラインまで)。
【0047】
また、データセレクタ101は後述の矩形領域設定回路57からの信号MODESEL0で信号DATAIN0(8ビット)を外部メモリ54に書き込むように制御される。
【0048】
別のデータセレクタ107はタイミング発生回路106からのアドレス信号と矩形領域設定回路57からのアドレス信号を処理内容によって切り換える。
【0049】
なお、マーカー外接矩形処理の期間において、データセレクタ101ではAまたはBが選択され、データセレクタ107ではAが選択される。
【0050】
図7は、図6に示したライン処理部105の構成を説明するブロック図である。
【0051】
図8は、図7の動作を説明するタイミングチャートであり、(a)は副走査方向タイミングを示し、(b)は主走査方向タイミングを示す。
【0052】
信号MOE0が「0(Lレベル)」の時に、タイミング発生回路106より出力されたVADR(副走査方向のアドレス信号),HADR(主走査方向アドレス信号)によりN−1ラインの1バイト目のデータ(VADR=A,HADR=1),Nラインの1バイト目のデータ(VADR=B,HADR=1)が外部メモリ54より読み出されて、それぞれ信号LACHA0によりラッチ103に、信号LACHB0によりラッチ104に保持される。
【0053】
これらの信号は、それぞれデータセレクタ108,109のA側に1バイト(8ビット)の上位ビットと下位ビットを左右対称に入れ換えたものがB側に入力され図8の(a)のタイミングチャートに示した信号DATASEL0信号(HADR主走査方向アドレスのアップカウント、ダウンカウントを表現している。)によって、A,Bいづれかの信号が選択されLA7−0,LB7−0として論理演算部110に入力される。
【0054】
論理演算部110では、後述の信号LRB0と共に論理演算が行われ結果が、信号LACHRB0によりラッチ111に保持されデータセレクタ112を通して出力され信号MWR0により外部メモリ54にNラインの1バイト目として書き込まれる。
【0055】
以上の動作が主走査方向においては1バイト〜Nバイト,Nバイト〜1バイト目まで、副走査方向においては0ライン〜Nラインまで実行される。同様に逆方向にNライン〜0ラインまで実行され、A3サイズ全面の矩形処理が終了する。
【0056】
論理演算部110の内部動作は次の条件により行われる。
【0057】
外部メモリ54に記憶されているマーカー信号に対して次の処理を行う。
【0058】
条件1)全ラインのマーカー信号の連続する区間内に現ラインのマーカー信号がある時に全ラインの区間に相当する現ラインの区間にマーカー信号を書き込む。
【0059】
条件2)現ラインのマーカー信号は無条件に再度書き込む。以上の条件により次の論理演算が行われる。
【0060】
図9,図10,図11は、図7に示した論理演算部110の動作を説明するタイミングチャートである。これらの条件を図に示したものである。
【0061】
すなわち、第1に図9の(a)に示すようにLB7〜0のビットが「1」の時,第2にLA7〜0のビットが全て「1」で、LB7〜0のいずれかが「1」の時,第3に図9の(b)に示すように全ブロックのLRB0が「1」で現ブロックのLA7が基準に連続する時、第4に図9の(c)に示すように連続するLA間でLBが「1」の時の第1〜第4の条件のいずれかが成立する時に、現ラインの結果として「1」が出力されることになる。
【0062】
図10に第2〜第4の条件が満たされる状態を示す。
【0063】
実際には、図11のタイミングチャートに示すように、LA7−0,LB7−0からA.LRB7−0が作られ(HADRがアップカウントの時)LB7−0のアドレスに書き込まれる。1ライン分(Nバイト)終了後に、HADRダウンカウントになり、図7のデータセレクタ108,109のB側がDATASEL0信号により選択されデータの上位ビット側と下位ビット側が入れ換えられる。
【0064】
LA0−7,LB0−7からB.LRB0−7が作られ、さらにビットを入れ換えたB’LRB7−0が出力され、外部メモリ54に書き込まれる。
【0065】
これをNラインまで繰り返す。以上の動作を副走査方向に対して逆方向からNラインから0ラインまで繰り返すことでマーカー矩形処理が終了する。
【0066】
この動作を簡単に図に示したものが図12,図13である。
【0067】
図12,図13は本発明に係る画像処理装置におけるマーカー矩形処理を説明する模式図である。
【0068】
図12の(a)に示すマーカーは、予備信号により外部メモリ54に対して図12の図(b)のようにマーカー信号して記憶される。
【0069】
そして、先ず、A方向に矩形処理され図13の(a)の結果となる。
【0070】
図13の(a)をA方向と逆方向のB方向から矩形処理すると、図13の(b)に示すように、例えば環状にマークされた図12の(a)から矩形領域が生成されることなる。この結果は図5のタイミングで文字領域処理、矩形領域設定期間で用いられる。
【0071】
図14は、図4に示した文字領域処理処理55の精細な構成を示すブロック図である。なお、回路全体はタイミング発生回路206によって作られたタイミング信号により制御されている。
【0072】
図5に示した、信号PRESCANがHレベルの時に、間引き処理52により間引かれた文字情報(マーカー信号以外)は、シリアル・パラレル変換器200によって、8ビットのパラレルデータに変換されデータセレクタ201,双方向バッファ202を通り外部メモリ56に送られ記憶される。
【0073】
文字領域処理期間中においては、外部メモリ56から予備走査期間中に記憶された文字信号が読み出されて、双方向バッファ202を通りラッチ203あるいはラッチ204に保持されて文字幅検出回路205に転送される。
【0074】
また、文字幅検出回路205ではマーカー外接矩形処理回路53からマーカー矩形領域信号も含めて次の手順に従って演算処理が行われる。
【0075】
文字情報はマーカー信号に比べてそれぞれの信号が連続していないので、そのままではマーカー矩形処理アルゴリズムが適用できない。そこで、主走査,副走査方向に文字信号を連結させてから処理を行う。
【0076】
先ず1の処理で、マーカー矩形領域信号内で文字信号の左端から右端の間を1セットして外部メモリに書き込む。ラッチ203で保持されたLA7−0,マーカー外接矩形領域信号LC7−0から演算される(主走査方向の文字信号連結処理)。
【0077】
第2の処理で、マーカー矩形領域内で文字信号の先端から後端までの間を1にセットして外部メモリ56に書き込む。ラッチ203で保持されたLA7−0,マーカー外接矩形領域信号LC7−0から演算される(副走査方向の文字信号連結処理)。
【0078】
第3の処理で、第1,第2の処理で連結変換された文字信号からマーカー矩形処理回路53の論理演算処理と同様の処理を行って文字信号の領域信号を求め、外部メモリ56に書き込む。そして、ラッチ203,204で保持されたLA7−0,LB7−0から文字領域が後述するように演算される。
(文字領域の演算)
データセレクタ201は後述の矩形領域設定回路57からの信号MODESEL1で信号DATAIN1(8ビット)を外部メモリ56に書き込むように制御される。別のデータセレクタ207はタイミング発生回路B206からアドレス信号と矩形領域設定回路57からのアドレス信号を処理内容によって切り換える。
【0079】
文字領域処理の期間ではデータセレクタ201ではAまたはB,データセレクタ207ではAが選択される。
【0080】
図15は、図14に示した文字幅検出回路205の構成を説明するブロック図であり、図16は、図15の動作を説明するタイミングチャートである。
〔主走査方向の文字情報連結処理〕
図16の(a)に示す信号MOE1が「0(Lレベル)」の時に、タイミング発生回路206より出力されたVADR(副走査方向のアドレス信号),HADR(主走査方向もアドレス信号)によって、1ラインの1バイト目のデータが外部メモリ56より読み出されて、信号LACHA1信号により、ラッチ203に保持される。
【0081】
この信号は、データセレクタ208のA側に、1バイト(8ビット)の上位ビットと下位ビットを左右対称に入れ換えたものがB側に入力され、図16の(a)に示した信号DATASEL1(HADR主走査方向アドレスのアップカウント,ダウンカウントを表している)によってA,Bいずれかの信号が選択され、セレクタ出力LA7−0として論理演算部210に入力される。
【0082】
論理演算部210では、後述の信号LRB0,矩形領域信号LC7−0(マーカー外接矩形処理回路53からから送出される),信号LD7−0と共に論理演算が行われ、該演算結果が信号LACHRB1信号によってラッチ211に保持される。
【0083】
図16の(a)に示した信号DATASEL1が「0」の時データセレクタ208でA側が選択されセレクタ出力LA7−0,矩形領域信号LC7−0,信号LRB0の演算結果がデータセレクタ212のA側が選択され双方向バッファ213を通り1ライン分の容量を持ったバッファメモリ214に1ラインの1バイト目として書き込まれる。
【0084】
信号DATASEL1が「1」の時、データセレクタ208ではB側が選択されセレクタ出力LA7−0,バッファメモリ214から読み出された信号LD7−0,信号LRB0の演算結果がデータセレクタ201を通り外部メモリ56に書き込まれる。
【0085】
以上の動作が主走査方向では1バイト〜Nバイト、Nバイト〜1バイト目まで副走査方向においては1ラインからNラインまで実行され主走査方向の文字情報の連結処理が終了する。
〔副走査方向の文字情報連結処理〕
一方、副走査方向の文字情報連結処理は、図16の(b)に示すように、アドレス信号VADRが1ラインからNラインまで逆にNラインから1ラインまで演算処理が行われる。
【0086】
論理演算処理部210へのセレクタ出力LA7−0と矩形領域信号LC7−0およびバッファメモリ214からの信号LD7−0によって演算されてバッファメモリ214に書き込まれる。次のラインの処理では現ラインのLA7−0,LC7−0と前ラインの結果である信号LD7−0が用いられて演算が行われる。
【0087】
また、主走査方向では1バイト目からNバイト目が行われる。また、データセレクタ215に与えられるアドレスもHVSEl信号により主走査方向のアドレス信号HADRから副走査方向のアドレスVADRに変えられる。
〔文字領域の演算処理〕
文字領域を求める演算はマーカー外接矩形処理動作と同様に外部メモリ56に記憶されている主走査方向の文字情報連結処理,副走査方向の文字情報連結処理で連結された文字情報を処理して矩形の文字領域信号を求める。
【0088】
ただし、演算時にはマーカー外接矩形領域信号が「1」の時(ALC7−0信号)のみ処理が行われるように制限されている。
【0089】
図17は本発明に係る画像処理装置における文字領域の演算処理状態を説明するタイミングチャートであり、(a)に主走査方向の演算処理状態を概念的に示し、(b)に副走査方向の演算処理状態を概念的に示す。
【0090】
主走査方向では、この図の(a)に示すように、矩形領域信号LC7−0が「1」で、かつセレクタ出力LA7−0が「1」の時に、そのビットから「0」ビットまでに「1」をセットする。あるいはLRB0ビット(前バイトの処理のビット0の状態を示す)が「1」の時にLA7−0の状態に関係なくLC7−0が1の期間1をセットする。
【0091】
一方、副走査方向では、この図の(b)に示すように、矩形領域信号LC7−0が「1」で、セレクタ出力LA7−0が「1」の区間を「1」にセットする。また、前ラインのバッファメモリ214からの出力LD7−0の区間が「1」の時も、同様に「1」にセットする。以上の演算結果で文字情報の主・副方向の連結が終了する。
【0092】
図18は本発明に係る画像処理装置における文字情報連結処理状態を説明する模式図である。なお、(1)〜(3)は各処理を示す。
【0093】
この図に示すように、主走査方向連結を行い(1)、副走査方向連結を行い(2)、主副連結処理(3)を実行して、文字情報の矩形領域処理が行われる。
【0094】
図19は、図4に示した矩形領域設定回路57の構成を説明する詳細ブロック図である。
【0095】
なお、本実施例では、矩形領域設定処理を簡単にするためにシリアルデータで処理を行っている。以下、図20に示すタイミングチャートを参照しながら本発明に係る画像処理装置における文字領域に任意の幅の矩形領域作成処理について説明する。
【0096】
図20は本発明に係る画像処理装置における文字領域に任意の幅の矩形領域作成処理を説明するタイミングチャートである。
【0097】
外部メモリ56から読み出された文字情報領域信号は文字領域処理回路55を介して領域信号DATAOUT1として入力される。該領域信号DATAOUT1はパラレルシリアル変換器300でシリアルデータに変換され、立下り検出回路301に入力される。立下りを検出するとS−Rフリップフロップ302にてセットされ、出力QがHレベルになりカウンタ303がカウントエネーブルとなる。
【0098】
セレクタ305ではA側のCPUによる領域位置が選ばれ比較器304にてカウンタ303との大小比較が行われる。
【0099】
領域の位置(文字情報位置から求めるマーカー領域位置までの幅)は操作パネルから10キーあるいはデジタイザーにより指示される。なお、本実施例では、1mmが4ドットに当たるので4×指定幅(mm)が設定されることになる。比較器304でA=Bになると、S−Rフリップフロップ302がリセットされ、出力QがLレベルになる。
【0100】
この出力信号はパラレルシリアル変換器300からの信号とORゲート306で論理和がとられ、再びシリアルパラレル変換器307でパラレルデータに変換されて外部メモリ56にデータDATAIN1として書き込まれる。同様に逆方向においても同様の処理が行われて、主走査の処理が終了する。
【0101】
副走査方向においては、タイミング発生回路319内部でカウンタ303に与えるクロックCLK0が主走査方向の同期クロックRCLKから副走査方向の同期信号HSYNCN切り換えられて与えられる。
【0102】
また、入力される文字領域の信号はパラレルシリアル変換器300で1ビットだけ(たとえばビット0)が取り出されて、シリアルデータとなる。ORゲート306で論理和が取られた信号は、後段のシリアルパラレル変換器307で8ビットすべて「0」か「1」にセットする。これを1ラインからNラインまで(順方向)、Nラインから1ライン(逆方向)を1バイト毎にnバイト(1ライン分)処理を行うことで、外部メモリ56に最終的なマーカー矩形領域信号が得られる。
【0103】
実際の原稿読み取り時には、図21に示すように外部メモリ56からデータが読み出されてパラレルシリアル変換器300で、シリアルデータに変換されてラッチ320でクロックRCLKと同期が取られて出力される。最初のプリスキャンの時に1/4の解像度で読み込まれているので、クロックPSCLK1はクロックRCLKの1/4の周波数になっている。
「文字の中心とマーカー矩形の中心を合わせる処理」
図22は本発明に係る画像処理装置における文字の中心とマーカー矩形の中心合せ処理動作を説明するタイミングチャートである。
【0104】
外部メモリ54から読み出されたマーカー矩形領域信号はパラシリアル変換器308にてシリアルデータに変換される。同時に外部メモリ56から読み出された文字情報領域信号はパラレルシリアル変換器300にてシリアルデータに経間される。
【0105】
マーカー信号は立ち上がり検出回路310にて立ち上がりが検出されると、S−Rフリップフロップ311をセットし出力Qを「1」にして、カウンタA312のカウントイネーブルになりカウントする。文字信号は立ち上がり検出回路309で立ち上がりが検出されると、S−Rフリップフロップ311をリセットして出力Qを「0」にしてカウントを停止させる。
【0106】
このカウント値はAセットレジスタ313にて保持される。また文字信号は立ち上がり検出回路314でS−Rフリップフロップ316でセットされ出力Q1にセットする。マーカー信号は立ち下がり検出回路315で立ち下がりを検出するとS−Rフリップフロップ316をリセットして出力Qを0にする。
【0107】
Qが1の間カウンタB317はカウントイネーブルになりカウントを行い停止した時のカウント値をBセットレジスタ318にセットする。その後、Aセットレジスタ313の値A,Bセットレジスタ318の値BからB/2+A/2を演算してCPUから領域位置指定信号としてセットする。Bカウントに相当するB/2−1だけ主走査方向のアドレス(HADR)を戻す。
【0108】
立ち下がり検出回路301,S−Rフリップフロップ302によりORゲート306を制御してシリアルパラレル変換器307でパラレルデータに変換して外部メモリB56に書き込む。この動作を主走査方向に逆方向にも同様に繰り返す。
【0109】
副走査方向にはタイミング発生回路319でカウンタ303,312,317へのクロックがクロックRCLKから主走査の同期信号HSYNCに切り換えられて与えられ、主走査と同様の処理が行われる。
【0110】
なお、上記実施例では全てリアルタイム処理で行っていたが、CPUでソフトウエアで処理を行っても良い。
【0111】
また、一部の処理でパラレルデータ、あるいはシリアルデータで処理を行っていたが、この逆でも良い。
【0112】
さらに、文字領域に対して任意の幅の領域信号を求める際に主走査と副走査で幅を変えても良い。
【0113】
【発明の効果】
以上説明したように、本発明によれば、文字原稿とマーキングされた領域とで設定される外接矩形領域を所望量可変した画像処理矩形領域を指定することができるとともに、マーカー指定された領域に対する矩形領域と該矩形領域内の文字原稿との配置バランスが自在に均整された領域に対して所定の画像処理を行うことができるという効果を奏する。
【0115】
従って、指定された画像に対する矩形領域の大きさ、位置を設定可能にしたことで指定された情報に対してバランス良く領域を求めることが可能となる。
【0116】
また、指定された画像情報の中心を一致させるようにしたことで簡単に見栄え良く領域が設定可能になり、作業時間が短縮されたり、失敗が少なくなり、ネガポジ反転、網敷き等の原稿の下地を含む処理であっても美しく編集を行えるようになるという効果を奏する。
【図面の簡単な説明】
【図1】本発明の一実施例を示す画像処理装置の構成を示す断面図である。
【図2】図1に示したコントローラ部の構成を説明するブロック図である。
【図3】図2に示した画像信号制御部の詳細構成を説明するブロック図である。
【図4】図3に示したマーカー矩形領域処理部の構成を示すブロック図である。
【図5】図3に示したマーカー矩形領域処理部の動作を説明するタイミングチャートである。
【図6】図4に示したマーカー外接矩形処理回路の構成を示す詳細ブロック図である。
【図7】図6に示したライン処理部の構成を説明するブロック図である。
【図8】図7の動作を説明するタイミングチャートである。
【図9】図7に示した論理演算部の動作を説明するタイミングチャートである。
【図10】図7に示した論理演算部の動作を説明するタイミングチャートである。
【図11】図7に示した論理演算部の動作を説明するタイミングチャートである。
【図12】本発明に係る画像処理装置におけるマーカー矩形処理を説明する模式図である。
【図13】本発明に係る画像処理装置におけるマーカー矩形処理を説明する模式図である。
【図14】図4に示した文字領域処理回路の精細な構成を示すブロック図である。
【図15】図14に示した文字幅検出回路の構成を説明するブロック図である。
【図16】図15の動作を説明するタイミングチャートである。
【図17】本発明に係る画像処理装置における文字領域の演算処理状態を説明するタイミングチャートである。
【図18】本発明に係る画像処理装置における文字情報連結処理状態を説明する模式図である。
【図19】図4に示した矩形領域設定回路の構成を説明する詳細ブロック図である。
【図20】本発明に係る画像処理装置における文字領域に任意の幅の矩形領域作成処理を説明するタイミングチャートである。
【図21】図19に示した矩形領域設定回路の動作を説明するタイミングチャートである。
【図22】本発明に係る画像処理装置における文字の中心とマーカー矩形の中心合せ処理動作を説明するタイミングチャートである。
【符号の説明】
53 マーカー外接矩形処理回路
54 外部メモリ
55 文字領域処理回路
56 外部メモリ
57 矩形領域設定回路
Claims (2)
- 設定された画像処理矩形領域に所定の画像処理を行う複数の画像処理手段を備えた画像処理装置において、
原稿色と異なる色でマーキングが付加された原稿を読み取る原稿読取手段と、
前記原稿読取手段から出力される画像情報を解析してマーカー外接矩形領域,該マーカー外接矩形領域内の文字原稿領域を生成する領域生成手段と、
前記領域生成手段により生成された文字原稿領域から設定すべき画像処理矩形領域までの任意の幅量を指定する指定手段と、
前記指定手段により指定された幅量に基づいて設定される画像処理矩形領域と、前記マーカマーカー外接矩形領域からそれぞれの領域の中心を一致させて最終的な画像処理矩形領域を設定する領域設定手段と、
を有することを特徴とする画像処理装置。 - 設定された画像処理矩形領域に所定の画像処理を行う複数の画像処理手段を備えた画像処理装置における画像処理方法において、
原稿色と異なる色でマーキングが付加された原稿を読み取り、
該読み取られる画像情報を解析してマーカー外接矩形領域,該マーカー外接矩形領域内の文字原稿領域を生成し、
該生成された文字原稿領域から設定すべき画像処理矩形領域までの任意の幅量を指定し、
該指定された幅量に基づいて設定される画像処理矩形領域と、前記マーカマーカー外接矩形領域からそれぞれの領域の中心を一致させて最終的な画像処理矩形領域を設定することを特徴とすることを特徴とする画像処理方法。
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