JP3560724B2 - 半導体集積回路装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は複数の配線層を有する半導体集積回路装置に関するものである。
【0002】
【従来の技術】
図8(a)に従来の半導体集積回路装置における2層の配線層の周辺部分の平面図を示し、図8(b)に同図(a)のA−A′線断面図を示す。なお、図8(a)においては層間絶縁膜の図示は省略している。図8において、10はn形もしくはp形のSi基板である。17はSi基板10の上に形成したSiO2 膜である。11はSi基板10の上にSiO2 膜を介して積層形成した下層の配線層である。13は下層の配線層11を覆うようにSi基板10の上に形成した層間絶縁膜である。12は層間絶縁膜13の上に積層形成した上層の配線層である。14は下層の配線層11の上の上層の配線層12と重ならない位置で層間絶縁膜13に形成されて上層の配線層12の下面の高さ、つまり層間絶縁膜13の上面の高さから下層の配線層11の上面まで堀り込まれた穴(コンタクトホール)である。15は穴14に埋め込まれることによって下層の配線層11から上層の配線層12の下面の高さ(図8(b)における層間絶縁膜13の上面と同じ高さ)まで延びた下層配線引き上げ用埋め込み導電体である。16は下層配線引き上げ用埋め込み導電体15に接続される状態に層間絶縁膜13の上に形成したプロービングパッドであり、上層の配線層12と同じマスクで形成され、上層の配線層12とは絶縁状態に配置される。
【0003】
図8に示した半導体集積回路装置は、例えば回路検査の際に、上層の配線層12の下にあって、そのままでは外部との間で電気的接続を行うことが困難な下層の配線層11と、外部との間の電気的接続を容易に行い、下層の配線層11に現れる信号(電圧、信号波形等)をプロービングするために、下層の配線層11を下層配線引き上げ用埋め込み導電体15で埋め込んだ穴14を用いて上層の配線層12の下面と同じ高さまで引き上げ、いわゆるプロービングパッド16を下層配線引き上げ用埋め込み導電体15に接続される状態に層間絶縁膜13上に、上層の配線層12と同じマスクで形成している。この場合、プロービングパッド16を形成する部分では、上層の配線層12がプロービングパッド16に当ることがないように、上層の配線層12を迂回させている。
【0004】
ここで、上層の配線層12の各配線の幅およびプロービングパッド16の幅をそれぞれLとし、配線ルール上、上層の配線層12の配線間に設けるべき隙間をSとした場合において、上層の配線層12の2本の配線間の直下に下層配線引き上げ用埋め込み導電体15が配置されていない部分では、上層の配線層12の2本の配線の隙間は当然Sであり、上層の配線層12の2本の配線間の直下に下層配線引き上げ用埋め込み導電体15が配置されている部分では、下層配線引き上げ用埋め込み導電体15の真上の上層の配線層12と同じ層にプロービングパッド16を形成するので、上層の配線層12の2本の配線の隙間は(2S+L)となる。例えば、S=Lとすれば、上層の配線層12の2本の配線の隙間は3Sとなり、プロービングパッド16を設けることにより、上層の配線層12の2本の配線の隙間が3倍に増加する。
【0005】
【発明が解決しようとする課題】
従来例の半導体集積回路装置では、下層の配線層11に対して上層の配線層12の形成後に容易に電気的接続を行うために、下層配線引き上げ用埋め込み導電体15を設けるとともに、下層配線引き上げ用埋め込み導電体15の真上の上層の配線層12と同じ層上、つまり層間絶縁膜13の上にプロービングパッド16を形成しているので、層間絶縁膜13の上に積層形成する上層の配線層12の2本の配線間の隙間がプロービングパッド16を迂回している部分において、本来必要な最小限の長さSとならず、上層の配線層12の2本の配線間にプロービングパッド16の配線が1本余分に形成されることになり、上層の配線層12の2本の配線間の隙間が長さ(2S+L)となってしまう。このように、プロービングパッド16を設ける結果、半導体集積回路装置は、チップ面積が大幅に増加するという問題点があった。
【0006】
したがって、この発明の目的は、下層の配線層に対して上層の配線層の形成後に容易に電気的接続を行うことができ、しかもチップ面積の増加を少なく抑えることができる半導体集積回路装置を提供することである。
【0007】
【課題を解決するための手段】
請求項1記載の半導体集積回路装置は、半導体基板と、この半導体基板上に絶縁膜で絶縁して積層形成した下層および上層の配線層と、下層の配線層上の上層の配線層と重ならない位置で絶縁膜に埋め込まれて下層の配線層から上層の配線層の下面の高さまで延びた下層配線引き上げ用埋め込み導電体とを備えている。
【0008】
請求項1記載の構成によれば、上層の配線層を形成し、この上層の配線層を絶縁膜で被覆した後、絶縁膜に上層の配線層の下面と同じ深さまでの浅い穴を開けるだけで、下層の配線層につながる下層配線引き上げ用埋め込み導電体を容易に露出させることができる。その結果、露出した下層配線引き上げ用埋め込み導電体に接続される上層導電体を絶縁膜の上に形成すれば、下層の配線層に対して上層の配線層の形成後に容易に電気的接続を行うことができる。例えば、上層導電体をプロービングパッドとして用いれば、回路検査のためのプロービングが可能となり、また上層導電体を下層配線引き上げ用埋め込み導電体相互間あるいは下層配線引き上げ用埋め込み導電体と上層の配線層の間を接続する配線として用いれば、下層の配線層の配線変更が可能となる。なお、上記の浅い穴を開けて下層配線引き上げ用埋め込み導電体を露出させるだけで、特に上層導電体を形成しなくても、プロービングによる測定は可能である。また、上記の浅い穴は、上層の配線層の下面より下の深さまでであってもよい。
【0009】
しかも、下層の配線層を引き上げるための下層配線引き上げ用埋め込み導電体が上層の配線層の下面の高さまでしか延びておらず、上層の配線層が積層形成される際に絶縁膜上には下層配線引き上げ用埋め込み導電体が突出していないので、上層の配線層と同じ層にプロービングパッド等を形成する場合に比べて、配線ルール上、上層の配線層の配線間の隙間を狭くすることができ、チップ面積の増加を少なく抑えることができる。
【0010】
請求項2記載の半導体集積回路装置は、半導体基板と、この半導体基板上に絶縁膜で絶縁して積層形成した下層,中間層および上層の配線層と、下層の配線層上の中間層および上層の配線層と重ならない位置で絶縁膜に埋め込まれて下層の配線層から上層の配線層の下面の高さまで延びた下層配線引き上げ用埋め込み導電体とを備えている。
【0011】
請求項2記載の構成によれば、上層の配線層を形成し、この上層の配線層を絶縁膜で被覆した後、絶縁膜に上層の配線層の下面と同じ深さまでの浅い穴を開けるだけで、下層の配線層につながる下層配線引き上げ用埋め込み導電体を容易に露出させることができ、露出した下層配線引き上げ用埋め込み導電体に接続される上層導電体を絶縁膜の上に形成すると、下層の配線層に対して上層の配線層の形成後に容易に電気的接続を行うことができる。例えば、上層導電体をプロービングパッドとして用いれば、回路検査のためのプロービングが可能となり、また上層導電体を下層配線引き上げ用埋め込み導電体相互間あるいは下層配線引き上げ用埋め込み導電体と上層の配線層の間を接続する配線として用いれば、下層の配線層の配線変更が可能となる。なお、上記の浅い穴を開けて下層配線引き上げ用埋め込み導電体を露出させるだけで、特に上層導電体を形成しなくても、プロービングによる測定は可能である。また、上記の浅い穴は、上層の配線層の下面より下の深さまでであってもよい。
【0012】
しかも、下層の配線層を引き上げるための下層配線引き上げ用埋め込み導電体が上層の配線層の下面の高さまでしか延びておらず、上層の配線層が積層形成される際に絶縁膜上には下層配線引き上げ用埋め込み導電体が突出していないので、上層の配線層と同じ層にプロービングパッド等を形成する場合に比べて、配線ルール上、上層の配線層の配線間の隙間を狭くすることができ、チップ面積の増加を少なく抑えることができる。
【0013】
請求項3記載の半導体集積回路装置は、半導体基板と、この半導体基板上に絶縁膜で絶縁して積層形成した下層および上層の配線層と、下層の配線層上の上層の配線層と重ならない位置で絶縁膜に埋め込まれて下層の配線層から上層の配線層の下面と下層の配線層の上面の間の高さまで延びた下層配線引き上げ用埋め込み導電体とを備えている。
【0014】
請求項3記載の構成によれば、上層の配線層を形成し、この上層の配線層を絶縁膜で被覆した後、絶縁膜に上層の配線層の下面と下層の配線層の上面の間の深さの浅い穴を開けるだけで、上層の配線層以外の配線層につながる下層配線引き上げ用埋め込み導電体を容易に露出させることができ、露出した下層配線引き上げ用埋め込み導電体に接続される上層導電体を絶縁膜の上に形成すると、下層の配線層に対して上層の配線層の形成後に容易に電気的接続を行うことができる。例えば、上層導電体をプロービングパッドとして用いれば、回路検査のためのプロービングが可能となり、また上層導電体を下層配線引き上げ用埋め込み導電体相互間あるいは下層配線引き上げ用埋め込み導電体と上層の配線層の間を接続する配線として用いれば、下層の配線層の配線変更が可能となる。なお、上記の浅い穴を開けて下層配線引き上げ用埋め込み導電体を露出させるだけで、特に上層導電体を形成しなくても、プロービングによる測定は可能である。
【0015】
しかも、下層の配線層を引き上げるための下層配線引き上げ用埋め込み導電体が上層の配線層の下面と下層の配線層の上面の間の高さまでしか延びておらず、上層の配線層が積層形成される際に絶縁膜で下層配線引き上げ用埋め込み導電体が被覆されているので、上層の配線層と同じ層にプロービングパッドを形成する場合に比べて、配線ルール上、上層の配線層の配線間の隙間を狭くすることができ、チップ面積の増加を少なく抑えることができる。さらに、下層配線引き上げ用埋め込み導電体と上層の配線層の短絡の心配がないので、下層配線引き上げ用埋め込み導電体の上に上層導電体と接続するための穴を開ける余裕があれば、下層配線引き上げ用埋め込み導電体と上層の配線層が部分的に重なってもよくなり、上層の配線層が積層形成される際に絶縁膜から下層配線引き上げ用埋め込み導電体が露出している場合に比べて上層の配線層の配線間の隙間をいっそう狭くすることができ、チップ面積の増加をさらに少なく抑えることができる。
【0016】
請求項4記載の半導体集積回路装置は、半導体基板と、この半導体基板上に絶縁膜で絶縁して積層形成した下層,中間層および上層の配線層と、下層の配線層上の中間層および上層の配線層と重ならない位置で絶縁膜に埋め込まれて下層の配線層から上層の配線層の下面と下層の配線層の上面の間の高さまで延びた下層配線引き上げ用埋め込み導電体とを備えている。
【0017】
請求項4記載の構成によれば、上層の配線層を形成し、この上層の配線層を絶縁膜で被覆した後、絶縁膜に上層の配線層の下面と下層の配線層の上面の間の深さの浅い穴を開けるだけで、上層の配線層以外の配線層につながる下層配線引き上げ用埋め込み導電体を容易に露出させることができ、露出した下層配線引き上げ用埋め込み導電体に接続される上層導電体を絶縁膜の上に形成すると、下層の配線層に対して上層の配線層の形成後に容易に電気的接続を行うことができる。例えば、上層導電体をプロービングパッドとして用いれば、回路検査のためのプロービングが可能となり、また上層導電体を下層配線引き上げ用埋め込み導電体相互間あるいは下層配線引き上げ用埋め込み導電体と上層の配線層の間を接続する配線として用いれば、下層の配線層の配線変更が可能となる。なお、上記の浅い穴を開けて下層配線引き上げ用埋め込み導電体を露出させるだけで、特に上層導電体を形成しなくても、プロービングによる測定は可能である。
【0018】
しかも、下層の配線層を引き上げるための下層配線引き上げ用埋め込み導電体が上層の配線層の下面と下層の配線層の上面の間の高さまでしか延びておらず、上層の配線層が積層形成される際に絶縁膜で下層配線引き上げ用埋め込み導電体が被覆されているので、上層の配線層と同じ層にプロービングパッドを形成する場合に比べて、配線ルール上、上層の配線層の配線間の隙間を狭くすることができ、チップ面積の増加を少なく抑えることができる。さらに、下層配線引き上げ用埋め込み導電体と上層の配線層の短絡の心配がないので、下層配線引き上げ用埋め込み導電体の上に上層導電体と接続するための穴を開ける余裕があれば、下層配線引き上げ用埋め込み導電体と上層の配線層が部分的に重なってもよくなり、上層の配線層が積層形成される際に絶縁膜から下層配線引き上げ用埋め込み導電体が露出している場合に比べて上層の配線層の配線間の隙間をいっそう狭くすることができ、チップ面積の増加をさらに少なく抑えることができる。
【0019】
請求項5記載の半導体集積回路装置は、請求項1,請求項2,請求項3または請求項4記載の半導体集積回路装置において、絶縁膜を上層の配線層の上層まで設け、絶縁膜を通して下層配線引き上げ用埋め込み導電体に接続される上層導電体を絶縁膜の上に設けている。
請求項5記載の構成によれば、上層の配線層の形成後における下層の配線層に対する電気的接続を上層導電体を通して容易に行うことができる。また、上層の配線層を被覆する絶縁膜の上に上層導電体を形成するので、上層の配線層の形成と上層導電体の形成とが別工程となり、上層の配線層と同じ層にプロービングパッド等を形成する場合に比べて、配線ルール上、上層導電体の形成のために上層の配線層を大きく迂回させることは不要となり、上層導電体と下層配線引き上げ用埋め込み導電体とを接続するための穴を形成できる分だけ広げるだけでよくなり、上層導電体を形成する場合に、チップ面積の増加を少なく抑えることができる。
【0020】
請求項6記載の半導体集積回路装置は、請求項1,請求項2,請求項3または請求項4記載の半導体集積回路装置において、下層配線引き上げ用埋め込み導電体が複数個あり、絶縁膜を上層の配線層の上層まで設け、絶縁膜を通して複数個の下層配線引き上げ用埋め込み導電体のうちの一部に接続される上層導電体を絶縁膜の上に設け、複数個の下層配線引き上げ用埋め込み導電体のうちの残りを絶縁膜に埋まった状態としている。
【0021】
請求項6記載の構成によれば、上層の配線層の形成後における上層の配線層以外の配線層に対する電気的接続を上層導電体を通して容易に行うことができる。また、上層の配線層を被覆する絶縁膜の上に上層導電体を形成するので、上層の配線層の形成と上層導電体の形成とが別工程となり、上層の配線層と同じ層にプロービングパッド等を形成する場合に比べて、配線ルール上、上層導電体の形成のために上層の配線層を大きく迂回させることは不要となり、上層導電体と下層配線引き上げ用埋め込み導電体とを接続するための穴を形成できる分だけ広げるだけでよくなり、上層導電体を形成する場合に、チップ面積の増加を少なく抑えることができる。
【0022】
【発明の実施の形態】
以下、この発明の実施の形態を図1から図4までを参照しながら説明する。
図1(a)にこの発明の第1の実施の形態の半導体集積回路装置における2層の配線層の周辺部分の平面図を示し、図1(b)に同図(a)のB−B′線断面図を示す。なお、図1(a)においては層間絶縁膜の図示は省略している。図1において、20は半導体基板としてのn形もしくはp形のSi基板である。19はSi基板20の上に形成したSiO2 膜である。21はSi基板20の上にSiO2 膜19を介して積層形成した例えばAlからなる下層の配線層である。23は下層の配線層21を覆うようにSi基板20の上に形成した例えばSiO2 膜からなる層間絶縁膜である。22は層間絶縁膜23の上に積層形成した例えばAlからなる上層の配線層である。24は下層の配線層21の上の上層の配線層22と重ならない位置で層間絶縁膜23に形成されて上層の配線層22の下面の高さ、つまり層間絶縁膜23の上面の高さから下層の配線層21の上面まで堀り込まれた穴(コンタクトホール)である。25は例えば集束イオンビーム装置(Focused Ion Beam ;FIB装置)を用いて穴24に埋め込まれることによって下層の配線層21から上層の配線層22の下面の高さ(図1(b)における層間絶縁膜23の上面と同じ高さ)まで延びた例えばW,Mo,Pt,C等からなる下層配線引き上げ用埋め込み導電体(埋め込み導電体)である。なお、下層配線引き上げ用埋め込み導電体25は、金属の全面堆積と全面エッチバックとを組み合わせて形成することも可能である。
【0023】
図1に示した半導体集積回路装置は、例えば回路検査の際に、上層の配線層22の下にあって、上層の配線層22の形成後には電気的接続を行うことが困難な下層の配線層21に対する電気的接続を容易に行い、下層の配線層21に現れる信号(電圧、信号波形等)をプロービング(測定)し、または下層の配線層21の配線変更を行うことを目的として、穴24に埋め込まれた下層配線引き上げ用埋め込み導電体25を用いて、下層の配線層21を上層の配線層22の下面と同じ高さまで引き上げ、上層の配線層22を層間絶縁膜(図示せず)で被覆した後、層間絶縁膜に下層配線引き上げ用埋め込み導電体25の直上位置で下層配線引き上げ用埋め込み導電体25に至る浅い穴を開け、この層間絶縁膜の穴を通して下層配線引き上げ用埋め込み導電体25に接続される上層導電体(図示せず)を層間絶縁膜に形成する。この場合、上層導電体をプロービングパッドとして使用すれば、下層の配線層21の電圧、信号波形等を測定でき、配線として使用すれば、下層の配線層21の配線変更を行うことができる。上層導電体を形成する部分では、上層の配線層22が上層導電体に当ることがないように、上層の配線層22を小さく迂回させている。
【0024】
ここで、上層の配線層22の各配線の幅をLとし、配線ルール上、上層の配線層22の配線間に設けるべき隙間をSとした場合において、上層の配線層22の2本の配線間の直下に下層配線引き上げ用埋め込み導電体25が設けられていない部分では、上層の配線層22の2本の配線の隙間は当然Sであり、上層の配線層22の2本の配線間の直下に下層配線引き上げ用埋め込み導電体25が設けられている部分でも、上層導電体が上層の配線層22と同じ層には形成されず、上層の配線層22の形成時には上層導電体はないので、上層の配線層22の2本の配線の隙間は例えば図8においてパッド16を形成する必要がないので、パッド16の幅Lを省略することができ、その結果配線層の隙間は2Sとすることができ、従来例(3倍)と比べて狭くすることができる。つまり、従来例では、上層の配線層22の2本の配線間の隙間が3Sとなっていたため、配線間の隙間の縮小率は2/3、配線ピッチの縮小率は、3/4となる。これにより、チップ面積の増加を少なく抑えつつプロービングまたは配線変更のための上層導電体を形成することができ、回路解析または配線変更が容易となる。
【0025】
なお、上層の配線層22の2本の配線間の直下に下層配線引き上げ用埋め込み導電体25が設けられている部分における上層の配線層22の2本の配線の隙間をSではなく2Sとしているのは、下層配線引き上げ用埋め込み導電体25が露出した層間絶縁膜23上に上層の配線層22を形成する場合に、上層の配線層22と下層配線引き上げ用埋め込み導電体25とを短絡させないための余裕をもたせるためである。上記の穴24の中心から上層の配線層22の2本の配線までの距離がそれぞれほぼSに等しくなっている。
【0026】
つぎに、図2(a),(b),(c),(d)を参照しながら、図1の半導体集積回路装置を形成する工程について説明する。まず、図2(a)に示すように、Si基板20にSiO2 膜19を形成した後Al膜を堆積してパターニングすることにより下層の配線層21を形成し、その上に層間絶縁膜23としてSiO2 膜を堆積し、さらに層間絶縁膜23に穴24を開ける。
【0027】
つぎに、図2(b)に示すように、例えばFIB(Focused Ion Beam)法またはCVD(Chemical Vapor Deposion )法等によって穴24を埋め込むように、W,Mo,Pt,C等の導電体29を堆積させる。
つぎに、図2(c)に示すように、導電体29をエッチバックして穴24の内部にのみ下層配線引き上げ用埋め込み導電体25を残す。
【0028】
つぎに、図2(d)に示すように、層間絶縁膜23上に、下層配線引き上げ用埋め込み導電体25の形成部位を避けて上層の配線層22を形成する。この場合、上層の配線層22は、下層配線引き上げ用埋め込み導電体25には接続されない。
つぎに、図3(a),(b),(c)を参照しながら、図1の下層配線引き上げ用埋め込み導電体25の上にプロービング用あるいは配線用として用いられる上層導電体を形成する工程について説明する。まず、図1に示された状態の半導体集積回路装置に対して、図3(a)に示すように、上層の配線層22を被覆するように層間絶縁膜27を堆積し、図3(b)に示すように、下層配線引き上げ用埋め込み導電体25の真上の位置で層間絶縁膜27に穴28を開け、この穴28に向かって、集束イオンビーム装置により例えばW,Mo,Pt,C等にGa等のイオンビームを照射することによりより矢印XのようにW,Mo,Pt,C等を堆積し、これによって図3(c)に示すように、穴28を上記の導電体で埋めることにより、上層導電体26を形成する。なお、層間絶縁膜27は、通常の半導体集積回路装置の最上層に使用されているプラズマナイトライド(p−SiN)等やポリイミド膜等であっても、何ら差し支えない。
【0029】
この実施の形態によれば、上層の配線層22を形成し、この上層の配線層22を層間絶縁膜27で被覆した後、層間絶縁膜27に上層の配線層22の下面と同じ深さまでの浅い穴を開けるだけで、下層の配線層21につながる下層配線引き上げ用埋め込み導電体25を容易に露出させることができ、露出した下層配線引き上げ用埋め込み導電体25に接続される上層導電体26を層間絶縁膜27の上に形成すると、下層の配線層21に対して上層の配線層22の形成後に容易に電気的接続を行うことができる。例えば、上層導電体26をプロービングパッドとして用いれば、回路検査のためのプロービングが可能となり、また上層導電体26を下層配線引き上げ用埋め込み導電体25相互間あるいは下層配線引き上げ用埋め込み導電体25と上層の配線層22の間を接続する配線として用いれば、下層の配線層21の配線変更が可能となる。なお、上記の浅い穴を開けて下層配線引き上げ用埋め込み導電体25を露出させるだけで、特に上層導電体を形成しなくても、プロービングによる測定は可能である。また、上記の浅い穴は、上層の配線層の下面より下の深さまでであってもよい。
【0030】
しかも、下層の配線層21を引き上げるための下層配線引き上げ用埋め込み導電体25が上層の配線層22の下面の高さまでしか延びておらず、上層の配線層22が積層形成される際に層間絶縁膜23上には下層配線引き上げ用埋め込み導電体25が突出していないので、上層の配線層22と同じ層にプロービングパッドを形成する従来例に比べて、配線ルール上、上層の配線層22の配線間の隙間を狭くすることができ、チップ面積の増加を少なく抑えることができる。
【0031】
また、上層の配線層22を被覆する層間絶縁膜27の上に上層導電体26を形成するので、上層の配線層22の形成と上層導電体26の形成とが別工程となり、上層の配線層22と同じ層にプロービングパッドを形成する従来例のように、配線ルール上、上層導電体26に対して上層の配線層22を大きく迂回させることは不要となり、上層導電体26と下層配線引き上げ用埋め込み導電体25とを接続するための穴28を形成できる分だけ広げるだけでよくなり、上層導電体26を形成する場合に、チップ面積の増加を少なく抑えることができる。
【0032】
上記第1の実施の形態では、配線層が2層の場合の例を示したが、この発明は、2層だけでなく、3層以上の多層の配線層を形成する半導体集積回路装置にも適用できるのはいうまでもないことである。図4は配線層が4層の場合の半導体集積回路装置の例を示すものであり、基本的には図1に示したものと同じである。
【0033】
図4において、30は半導体基板としてのn形もしくはp形のSi基板である。51はSi基板30の上に形成したSiO2 膜である。31はSi基板30上にSiO2 膜を介して形成した例えばAlからなる第1の配線層であり、その膜厚は例えば厚さ0.5μmであり、線幅は例えば1.0μmである。32は第1の配線層31上に堆積したSiO2 膜等の層間絶縁膜であり、その膜厚は第1の配線層31の上部で0.8μmで、それ以外の部分では1.3μmである。33は層間絶縁膜32上に形成した例えばAlからなる第2の配線層であり、その膜厚は例えば厚さ0.5μmであり、線幅は例えば1.0μmである。34は第2の配線層33上に堆積したSiO2 膜等の層間絶縁膜であり、その膜厚は第1の配線層31の上部で0.8μmで、それ以外の部分では1.3μmである。35は層間絶縁膜34上に形成した例えばAlからなる第3の配線層であり、その膜厚は例えば厚さ0.5μmであり、線幅は例えば1.0μmである。36は第3の配線層35上に堆積したSiO2 膜等の層間絶縁膜であり、その膜厚は第1の配線層31の上部で0.8μmで、それ以外の部分では1.3μmである。37は層間絶縁膜36上に形成した第4の配線層であり、その膜厚は例えば厚さ0.5μmであり、線幅は例えば1.0μmである。38は第4の配線層37上に堆積したSiO2 膜等の層間絶縁膜であり、その膜厚は第1の配線層31の上部で0.8μmで、それ以外の部分では1.3μmである。39は第1の配線層31を第4の配線層37の形成位置まで引き上げるために層間絶縁膜32,34,36に形成した穴(コンタクトホール)であり、その内径は例えば0.5μmである。40は穴39に埋め込まれたW,Mo,Pt,C等の下層配線引き上げ用埋め込み導電体である。41は第2の配線層33を第4の配線層37の形成位置まで引き上げるために層間絶縁膜34,36に形成した穴(コンタクトホール)であり、その内径は例えば0.5μmである。42は穴41に埋め込まれたW,Mo,Pt,C等の下層配線引き上げ用埋め込み導電体である。43は第3の配線層35を第4の配線層37の形成位置まで引き上げるために層間絶縁膜36に形成した穴(コンタクトホール)であり、その内径は例えば0.5μmである。44は穴43に埋め込まれたW,Mo,Pt,C等の下層配線引き上げ用埋め込み導電体である。45,46,47は下層配線引き上げ用埋め込み導電体40,42,44に接続されるように、層間絶縁膜38の穴48,49,50に埋め込まれた状態に層間絶縁膜38の上に形成した上層導電体であり、この図ではプロービングパッドとして使用される。穴48,49,50の内径は例えば1.0μmである。
【0034】
上記において、下層配線引き上げ用埋め込み導電体40を基準にして考えると、第1の配線層31が下層の配線層となり、第4の配線層37が上層の配線層となり、第2および第3の配線層33,35が中間層の配線層となる。また、下層配線引き上げ用埋め込み導電体42を基準にして考えると、第2の配線層33が下層の配線層となり、第4の配線層37が上層の配線層となり、第3の配線層35が中間層の配線層となる。また、下層配線引き上げ用埋め込み導電体44を基準にして考えると、第3の配線層35が下層の配線層となり、第4の配線層37が上層の配線層となり、中間層の配線層は存在しないことになる。
【0035】
つぎに、この発明の第2の実施の形態を図5を参照しながら説明する。
この第2の実施の形態では、図5に示すように、下層配線引き上げ用埋め込み導電体25の上面を上層の配線層22の下面と下層の配線層21の上面の間の高さとして、層間絶縁膜23の下に下層配線引き上げ用埋め込み導電体25が隠れるようにしたものであり、 先の第1の実施の形態とは、下層配線引き上げ用埋め込み導電体25の上面が層間絶縁膜23の上面つまり、上層の配線層22の下面と同じではない点で異なり、その他の構成は図1の実施の形態と同じである。
【0036】
つぎに、図6(a),(b),(c),(d),(e)を参照しながら、図5の半導体集積回路装置を形成する工程について説明する。まず、図6(a)に示すように、Si基板20にSiO2 膜19を形成した後Al膜を堆積してパターニングすることにより下層の配線層21を形成し、その上に層間絶縁膜23としてSiO2 膜を堆積し、さらに層間絶縁膜23に穴24を開ける。
【0037】
つぎに、図6(b)に示すように、例えばFIB法またはCVD法等によって穴24を埋め込むように、W,Mo,Pt,C等の導電体29を堆積させる。
つぎに、図6(c)に示すよう、導電体29をエッチバックして穴24の内部にのみ下層配線引き上げ用埋め込み導電体25を残す。なお、同図(c)のエッチバック工程のときに、下層配線引き上げ用埋め込み導電体25が多めに削られたり、あるい自然に少し下層配線引き上げ用埋め込み導電体25の表面が層間絶縁膜23の表面に比べて自然に凹んでいる(リセス)ことが多い。
【0038】
つぎに、図6(d)に示すように、層間絶縁膜23Aを薄く堆積して下層配線引き上げ用埋め込み導電体25の上面を被覆する。
つぎに、図6(e)に示すように、層間絶縁膜23A上に、下層配線引き上げ用埋め込み導電体25の形成部位を避けて上層の配線層22を形成する。この場合、上層の配線層22は、下層配線引き上げ用埋め込み導電体25には接続されない。なお、配線層22の上にさらに絶縁膜を形成する場合には、層間絶縁膜23Aを堆積することを省略することもできる。
【0039】
なお、下層配線引き上げ用埋め込み導電体25は層間絶縁膜23Aで被覆されているので、上層の配線層22が下層配線引き上げ用埋め込み導電体25とが短絡することはなく、図7に示すように、それらを部分的に重ねて配置することが可能である。
このように構成すると、上層導電体を設けることにより、第1の実施の形態と同様に、上層の配線層22の形成後に下層の配線層21に対する電気的接続を容易に行うことができる。
【0040】
しかも、下層の配線層21をを引き上げるための下層配線引き上げ用埋め込み導電体25が上層の配線層22の下面と下層の配線層21の上面の間の高さまでしか延びておらず、上層の配線層22が積層形成される際に層間絶縁膜23で下層配線引き上げ用埋め込み導電体25が被覆されているので、上層の配線層22と同じ層にプロービングパッドを形成する従来例に比べて、設計ルール上上層の配線層22の配線間の隙間を狭くすることができ、チップ面積の増加を抑えることができる。
【0041】
さらに、下層配線引き上げ用埋め込み導電体25と上層の配線層22の短絡の心配がないので、下層配線引き上げ用埋め込み導電体25の上に上層導電体と下層配線引き上げ用埋め込み導電体25とを接続するための穴を開ける余裕があれば、図7に示すように、下層配線引き上げ用埋め込み導電体25と上層の配線層22が部分的に重なってもよくなり、上層の配線層22が積層形成される際に層間絶縁膜23から下層配線引き上げ用埋め込み導電体25が露出している場合に比べて上層の配線層22の配線間の隙間をいっそう狭くすることができ、チップ面積の増加をさらに少なく抑えることができる。
【0042】
なお、上記第2の実施の形態では、配線層が2層のものについて説明したが、これに限らず、図4のように中間層の配線層を有する場合においても、下層配線引き上げ用埋め込み導電体40,42,44の上面を上層の配線層37の下面より低くしてもよいことをいうまでもないことであり、下層配線引き上げ用埋め込み導電体40,42,44の高さはそれぞれ下層の配線層31,33,35の上面より高ければよいが、特に、下層配線引き上げ用埋め込み導電体40,42については、中間層である第3の配線層35の上面よりは高くすることが望ましい。
【0043】
なお、上記各実施の形態において、下層の配線を引き上げるための下層配線引き上げ用埋め込み導電体の全てに接続されるように上層導電体を設ける必要はなく、プロービングあるいは配線変更を行う対象となるものにのみ上層導電体を設ければよい。また、測定だけなら、穴を開けるだけで、上層導電体の形成は省略してもよい。
【0044】
【発明の効果】
請求項1または請求項2記載の半導体集積回路装置によれば、下層の配線層を引き上げるための下層配線引き上げ用埋め込み導電体が上層の配線の下面の高さまでしか延びておらず、上層の配線が積層形成される際に絶縁膜上には下層配線引き上げ用埋め込み導電体が突出していないので、上層の配線と同じ層にプロービングパッドを形成する場合に比べて、配線ルール上、上層の配線の配線間の隙間を狭くすることができ、この結果、上層の配線の形成後に下層の配線層に対する電気的接続を容易に行うことができ、しかもチップ面積の増加を少なく抑えることができる。また、上層の配線を形成しなくても、測定は可能である。
【0045】
請求項3または請求項4記載の半導体集積回路装置によれば、下層の配線層を引き上げるための下層配線引き上げ用埋め込み導電体が上層の配線の下面と上層の配線より一つ下の配線層の上面の間の高さまでしか延びておらず、上層の配線が積層形成される際に絶縁膜で下層配線引き上げ用埋め込み導電体が被覆されているので、上層の配線と同じ層にプロービングパッドを形成する場合に比べて、配線ルール上、上層の配線の配線間の隙間を狭くすることができ、上層の配線の形成後に下層の配線層に対する電気的接続を容易に行うことができ、しかもチップ面積の増加を少なく抑えることができる。また、上層の配線を形成しなくても、測定は可能である。さらに、下層配線引き上げ用埋め込み導電体と上層の配線の短絡の心配がないので、下層配線引き上げ用埋め込み導電体の上にプロービングパッド等の下層配線引き上げ用埋め込み導電体に対する接続手段を形成するための穴を開ける余裕があれば、下層配線引き上げ用埋め込み導電体と上層の配線が部分的に重なってもよくなり、上層の配線が積層形成される際に絶縁膜から下層配線引き上げ用埋め込み導電体が露出している場合に比べて上層の配線の配線間の隙間をいっそう狭くすることができ、チップ面積の増加をさらに少なく抑えることができる。
【0046】
請求項5記載の半導体集積回路装置によれば、上層の配線を被覆する絶縁膜の上に上層導電体を形成するので、上層の配線の形成とプロービングパッドの形成とが別工程となり、上層の配線と同じ層にプロービングパッドを形成する場合のように、配線ルール上、プロービングパッドに対して上層の配線を大きく迂回させることは不要となり、プロービングパッドと下層配線引き上げ用埋め込み導電体とを接続するための穴を形成できる分だけ広げるだけでよくなり、チップ面積の増加を少なく抑えることができる。
【0047】
請求項6記載の半導体集積回路装置は、上層の配線を被覆する絶縁膜の上に上層導電体を形成するので、上層の配線の形成とプロービングパッドの形成とが別工程となり、上層の配線と同じ層にプロービングパッドを形成する場合のように、配線ルール上、プロービングパッドに対して上層の配線を大きく迂回させることは不要となり、プロービングパッドと下層配線引き上げ用埋め込み導電体とを接続するための穴を形成できる分だけ広げるだけでよくなり、チップ面積の増加を少なく抑えることができる。
【図面の簡単な説明】
【図1】(a)はこの発明の第1の実施の形態における半導体集積回路装置の概略平面図、(b)は(a)のB−B′線断面図である。
【図2】この発明の第1の実施の形態において、半導体集積回路装置の製造工程を示す工程順断面図である。
【図3】この発明の第1の実施の形態において、プロービングパッドの形成工程を示す工程順断面図である。
【図4】この発明の第1の実施の形態における多層の配線層を有する場合の半導体集積回路装置の断面図である。
【図5】この発明の第1の実施の形態における半導体集積回路装置の要部断面図である。
【図6】この発明の第2の実施の形態において、半導体集積回路装置の製造工程を示す工程順断面図である。
【図7】この発明の第2の実施の形態における半導体集積回路装置の変形例の断面図である。
【図8】(a)は従来例における半導体集積回路装置の概略平面図、(b)は(a)のA−A′断面図である。
【符号の説明】
11 下層の配線層
12 上層の配線層
13 層間絶縁膜
14 穴
15 下層配線引き上げ用埋め込み導電体
16 プロービングパッド
20 Si基板
21 下層の配線層
22 上層の配線層
23 層間絶縁膜
24 穴
25 下層配線引き上げ用埋め込み導電体
26 上層導電体
Claims (6)
- 半導体基板と、この半導体基板上に絶縁膜で絶縁して積層形成した下層および上層の配線層と、前記下層の配線層上の前記上層の配線層と重ならない位置で前記絶縁膜に埋め込まれて前記下層の配線層から前記上層の配線層の下面の高さまで延びた下層配線引き上げ用埋め込み導電体とを備えた半導体集積回路装置。
- 半導体基板と、この半導体基板上に絶縁膜で絶縁して積層形成した下層,中間層および上層の配線層と、前記下層の配線層上の前記中間層および上層の配線層と重ならない位置で前記絶縁膜に埋め込まれて前記下層の配線層から前記上層の配線層の下面の高さまで延びた下層配線引き上げ用埋め込み導電体とを備えた半導体集積回路装置。
- 半導体基板と、この半導体基板上に絶縁膜で絶縁して積層形成した下層および上層の配線層と、前記下層の配線層上の前記上層の配線層と重ならない位置で前記絶縁膜に埋め込まれて前記下層の配線層から前記上層の配線層の下面と前記下層の配線層の上面の間の高さまで延びた下層配線引き上げ用埋め込み導電体とを備えた半導体集積回路装置。
- 半導体基板と、この半導体基板上に絶縁膜で絶縁して積層形成した下層,中間層および上層の配線層と、前記下層の配線層上の前記中間層および上層の配線層と重ならない位置で前記絶縁膜に埋め込まれて前記下層の配線層から前記上層の配線層の下面と前記下層の配線層の上面の間の高さまで延びた下層配線引き上げ用埋め込み導電体とを備えた半導体集積回路装置。
- 絶縁膜を上層の配線層の上層まで設け、前記絶縁膜を通して下層配線引き上げ用埋め込み導電体に接続される上層導電体を絶縁膜の上に設けた請求項1,請求項2,請求項3または請求項4記載の半導体集積回路装置。
- 導電体が複数個あり、絶縁膜を上層の配線層の上層まで設け、前記絶縁膜を通して複数個の下層配線引き上げ用埋め込み導電体のうちの一部に接続される上層導電体を絶縁膜の上に設け、前記複数個の下層配線引き上げ用埋め込み導電体のうちの残りを前記絶縁膜に埋まった状態とした請求項1,請求項2,請求項3または請求項4記載の半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07260696A JP3560724B2 (ja) | 1996-03-27 | 1996-03-27 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07260696A JP3560724B2 (ja) | 1996-03-27 | 1996-03-27 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09260382A JPH09260382A (ja) | 1997-10-03 |
JP3560724B2 true JP3560724B2 (ja) | 2004-09-02 |
Family
ID=13494229
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP07260696A Expired - Fee Related JP3560724B2 (ja) | 1996-03-27 | 1996-03-27 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3560724B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3199012B2 (ja) * | 1998-01-26 | 2001-08-13 | 日本電気株式会社 | 半導体装置の評価方法 |
KR20040007154A (ko) * | 2002-07-16 | 2004-01-24 | 주식회사 하이닉스반도체 | 에프에이 모듈 제조방법 |
-
1996
- 1996-03-27 JP JP07260696A patent/JP3560724B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH09260382A (ja) | 1997-10-03 |
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