JP3505514B2 - 電源回路 - Google Patents
電源回路Info
- Publication number
- JP3505514B2 JP3505514B2 JP2001050315A JP2001050315A JP3505514B2 JP 3505514 B2 JP3505514 B2 JP 3505514B2 JP 2001050315 A JP2001050315 A JP 2001050315A JP 2001050315 A JP2001050315 A JP 2001050315A JP 3505514 B2 JP3505514 B2 JP 3505514B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- discharge
- power supply
- duty
- power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Plasma Technology (AREA)
- Physical Vapour Deposition (AREA)
- Dc-Dc Converters (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、スパッタリング装
置用電源回路に係り、特に、真空の製膜装置内の放電負
荷に主電源を供給するためのスパッタリング装置用電源
に求められる様々な機能を、複雑にならない主回路構成
で達成することが可能な電源回路に関する。 【０００２】 【従来の技術】製膜装置に主電源を供給するための、グ
ロー放電を利用したスパッタリング装置用電源回路が知
られている。 【０００３】このスパッタリング装置用電源回路におい
て制御すべきグロー放電には、図１に示すように、前期
グロー、正規グロー、異常グローの形態がある。前期グ
ローは負性抵抗であるので、この領域で放電を制御する
ためには、図２に示すように、放電管１０に電力を供給
する直流電源１２と直列に高抵抗１４を挿入する必要が
ある。抵抗値と出力電圧を適当に調整することで、放電
形態は、前期グローから正規グローに遷移する。正規グ
ローでは、電流を増加させても放電電圧が一定である。
更に電流を増加すると異常グローとなるが、この領域で
は、電流を増加させると放電電圧も増加する。放電を更
に増加させると、不安定な負性抵抗特性である遷移領域
を経て、アーク放電に移行する。 【０００４】従って、運転に際しては、正常時は、放電
を開始する、いわゆる着火運転を前記グロー領域或いは
正規グロー領域で行い、正規グローと異常グローの境界
点、あるいは少し異常グローに入ったところで着火運転
から定常運転への運転モード切替を行い、更に、定電
圧、定電流、定電力のいずれかで、放電域が異常グロー
領域の定常運転を行う。 【０００５】一方、定常運転時に出力電圧（電力又は電
流）の不安定動作が検出された異常時には、出力を即時
遮断する。 【０００６】このようなグロー放電を用いたスパッタリ
ング用電源においては、次のような機能が要求される。 【０００７】（１）放電開始時は、定常運転時の最大電
圧の２倍程度を出力でき、その時の出力インピーダンス
は大であること。 【０００８】（２）電源の効率を考えると、定常運転時
の出力インピーダンスは極力小さいこと。 【０００９】（３）異常時（例えば負荷アーク時）の放
出エネルギーを極力小さくすること。 【００１０】このように、安定にグロー放電を制御する
ためには、直流電源１２には、電圧値と出力抵抗値の両
方を制御する機能が要求され、特に、放電開始時は出力
インピーダンスが大、通常運転時は出力インピーダンス
が小であることが要求される。 【００１１】 【発明が解決しようとする課題】しかしながら、従来の
スパッタリング装置用電源においては、出力電圧の可変
機能はあるが、出力抵抗の可変機能は有していなかっ
た。 【００１２】一方、異常放電時に放出するエネルギー
は、スイッチング電源の２次側にあるＬＣフィルタに蓄
えられるエネルギー（１／２ＬＩ2と１／２ＣＶ2を足し
合わせたもの）に等しい。蓄積エネルギーの観点から、
ＬＣ積を極力小さくしたいが、出力リップル（電圧、電
流、電力）を小さくする目的から、ＬＣ積を余り小さく
できない。そのため、蓄えられているエネルギーを、負
荷以外の道に逃す別の方法を採らなければならず、例え
ば、出力端子間に短絡スイッチを設けることが行われて
いるが、構成が複雑化するという問題点を有する。 【００１３】又、例えば、特許第２７３３４５４号に
は、負荷における異常放電の発生時に、負荷に逆極性電
圧パルスを印加して、異常放電状態のプラズマ自身の蓄
積エネルギーと、直流電源から供給されるエネルギーを
短時間で放出して、異常放電初期に発生した少数派アー
クが多数派アークに成長する以前に、異常放電を抑制す
ることが記載されている。 【００１４】又、特開平８−１６７５００には、負荷に
供給される高周波電力の反射電力を検出し、その検出信
号を微分し、微分信号強度に基づいてアーク放電の発生
を検出し、アーク放電が発生した場合、パルス信号を発
生させ、このパルス信号に基づくパルス高周波電力を負
荷に供給して、アーク放電の発生後にアーク放電を速や
かに抑制し、アーク放電の消去後は、直ちにプラズマ装
置の運転を可能とすることが記載されている。 【００１５】又、特開平８−２７７４６８には、異常放
電時の出力電圧の変化を検出したとき、あるいは、負荷
電流が予め設定された過電流検出レベルを超えたとき、
それに応答して出力を急速に絞ることにより、真空装置
の一時的な異常放電の場合でも、長時間の遮断がなく、
真空装置のスパッタリング又はエッチングなどの動作
を、殆ど無駄時間なしに行えるようにすることが記載さ
れている。 【００１６】しかしながら、いずれにしても、構成が複
雑化するという問題点を有していた。 【００１７】本発明は、前記従来の問題点を解決するべ
くなされたもので、スパッタリング装置用電源に求めら
れる様々な機能を、複雑にならない主回路構成で達成す
ることを課題とする。 【００１８】 【課題を解決するための手段】本発明は、スパッタリン
グ装置に主電源を供給するための、グロー放電を利用し
た電源回路において、負荷に直流を供給するための、複
数の２次側整流器と、該２次側整流器のそれぞれに電力
を供給するための、放電開始時は最大デューティで、通
常運転時は５０％デューティ、且つ、位相差９０°で、
出力遮断時は０％デューティで動作するようにされた、
複数のデューティ制御用スイッチング素子と、該デュー
ティ制御用スイッチング素子に供給される電力を制御す
ることによって出力を制御するための、オン時間及びオ
ン抵抗が可変とされた出力制御用スイッチング素子とを
備え、前記出力制御用スイッチング素子を電界効果型ト
ランジスタ又は絶縁ゲートバイポーラトランジスタによ
り構成し、放電開始時は、そのゲートソース電圧を小さ
くすることによって、そのオン抵抗を大きくして、電源
の出力インピーダンスを高抵抗とすることにより、前記
課題を解決したものである。 【００１９】 更に、デューティ制御用スイッチング素
子のオン抵抗も同時に制御可能である。 【００２０】 【発明の実施の形態】以下、図面を参照して、本発明の
実施形態を詳細に説明する。 【００２１】本実施形態は、図３に示す如く、例えばス
パッタリング用製膜装置である放電負荷２０に主電源を
供給するための、グロー放電を利用したスパッタリング
装置用直流電源回路１８において、放電負荷２０に供給
される電力の出力リップルを小さくするための２次側イ
ンダクタンスＬ２及びコイルＣ２と、該２次側インダク
タンスＬ２及びコイルＣ２に直流を供給するための、複
数（図では２組）の２次側整流器Ｄ３、Ｄ４と、トラン
スＴ１、Ｔ２を介して、該２次側整流器Ｄ３、Ｄ４のそ
れぞれに電力を供給するための、放電開始時は最大デュ
ーティで、定常運転時は５０％デューティ、且つ、位相
差９０°で、出力遮断時は０％デューティで動作するよ
うにされた、複数のデューティ制御用スイッチング素子
としてのＨ型ブリッジＱ２、Ｑ３と、該Ｈ型ブリッジＱ
２、Ｑ３の入側に設けられた、１次側インダクタンスＬ
１及び１次側コイルＣ１と、該１次側インダクタンスＬ
１及びコイルＣ１の入側に設けられた整流器Ｄ２と、該
整流器Ｄ２の入側に設けられた、前記Ｈ型ブリッジＱ
２、Ｑ３に供給される電力を制御することによって出力
を制御するための、オン時間及びオン抵抗を可変とされ
た出力制御用スイッチング素子としての電界効果型トラ
ンジスタ（ＦＥＴ）Ｑ１と、該出力制御用スイッチング
素子Ｑ１の入側に設けられた１次側整流器Ｄ１と、該１
次側整流器Ｄ１に交流電力を供給する交流電源１６とを
備えたものである。なお、スイッチング素子Ｑ１として
は、ＦＥＴの代わりに、ＭＯＳ ＦＥＴとバイポーラト
ランジスタを組合せて１チップとした絶縁ゲートバイポ
ーラトランジスタ（Insulated Gate Bipolar Transi
stor：ＩＧＢＴ）を用いても良い。 【００２２】ここで、前記２次側整流器Ｄ３、Ｄ４の下
流側の直流にリップル成分がないときは、２次側インダ
クタンスＬ２及びコイルＣ２は共に不要であり、蓄積エ
ネルギーは零となる。 【００２３】一般の電源のように、デューティ制御用ス
イッチング素子Ｑ２、Ｑ３をパルス幅変調（ＰＷＭ）で
運転し、且つ、それぞれ位相に９０°の差を設けた場合
には、デューティが５０％の時に限って、上記条件が成
立する。従って、本実施形態では、定常運転時は、常に
この状態とする。そして、出力の制御は、デューティ制
御用スイッチング素子Ｑ２、Ｑ３ではなく、上流側の出
力制御用スイッチング素子Ｑ１で行う。このことで、理
論的には、２次側インダクタンスＬ２及びコイルＣ２が
不要となる。 【００２４】スイッチング素子Ｑ２、Ｑ３のデューティ
が５０％と異なるのは、デューティを最大にして出力を
高電圧にし、放電を開始する場合と、０％として、出力
を遮断する場合である。これにより、異常放電時の放出
エネルギーを小さくすることができる。 【００２５】一方、出刀制御用スイッチング素子Ｑ１の
役割りは、オン時間を可変にすることで、スイッチング
素子Ｑ２、Ｑ３にかかる電圧を可変にし、スイッチング
素子Ｑ２、Ｑ３に接続されたトランスの出力電圧を可変
にして電源出力を可変にすることと、オン抵抗を制御
し、電源の出力インピーダンスを制御することである。 【００２６】前記スイッチング素子Ｑ１として用いるＦ
ＥＴの出力特性の一例を図４に示す。該スイッチング素
子Ｑ１の動作点は、この実線上のどこか一点にある。図
の左上ほど電流が大きく、電圧は小さいので、オン抵抗
が小さい領域となる。逆に右下に向かうほど、オン抵抗
が大きくなる領域である。放電開始時は、この右下の領
域とし、ゲートソース電圧を小さくしてやる。このよう
にゲート電圧を小さくすると、電源の出力インピーダン
スは大きい領域で動作させることとなるが、放電開始前
は、その出力インピーダンスと比較して放電負荷２０の
インピーダンスが桁違いに大きいので、出力電圧はスイ
ッチング素子Ｑ１のオン時間（デューティ）にのみ依存
する。従って、電源を高電圧、高抵抗の状態とすること
ができる。 【００２７】以下、本実施形態の運転手順を説明する。 【００２８】先ず、正常時の着火時は、インピーダンス
を大きくするために、スイッチング素子Ｑ１のＦＥＴゲ
ート電圧を小さくし、電圧は定常運転より高くするた
め、スイッチング素子Ｑ２、Ｑ３を最大デューティで動
作させ、例えば出力電圧１６００Ｖ、出力インピーダン
ス２０ｋΩで放電を開始する。すると、放電は、例えば
１６００Ｖ、０Ａと、０Ｖ、８０ｍＡを結ぶ直線上で落
ち着く。仮に放電電圧３００Ｖであると、出力電流は６
５ｍＡであり、出力電力は１９．５Ｗである。この時、
放電域は正規グロー領域（又は前期グロー領域）であ
る。 【００２９】次いで、スイッチング素子Ｑ１のＦＥＴゲ
ート電圧を大きくして、インピーダンスを下げると共
に、スイッチング素子Ｑ２、Ｑ３を、５０％デューテ
ィ、上下スイッチング素子（Ｈ型ブリッジ）の位相差を
９０°とし、出力電圧３００Ｖ、出力インピーダンスを
最小な状態に切り換えて、運転モードを着火運転から定
常運転モードに切り換える。この時、放電域は、正規グ
ローと異常グローの境界、あるいは、少し異常グローに
入ったところになる。 【００３０】次いで、定電圧、定電流、定電力のいずれ
かで定常運転する。この時、放電域は異常グロー領域と
なる。 【００３１】一方、定常運転時に出力電圧（電力又は電
流）の不安定動作が検出された異常時には、スイッチン
グ素子Ｑ２、Ｑ３のデューティを０％として、出力を即
時遮断する。 【００３２】なお、前記実施形態においては、出力制御
用スイッチング素子Ｑ１がＦＥＴとされ、デューティ制
御用スイッチング素子Ｑ２、Ｑ３がＨ型ブリッジとされ
ていたが、これらの構成は、これに限定されない。 【００３３】又、前記実施形態においては、本発明が、
製膜装置に主電源を供給するためのスパッタリング装置
用電源に適用されていたが、本発明の適用対象は、これ
に限定されず、他のイオン源用電源にも同様に適用でき
ることは明らかである。 【００３４】 【発明の効果】本発明によれば、スパッタリング装置用
電源に求められる機能を、複雑にならない主回路構成で
達成させることが可能となる。
置用電源回路に係り、特に、真空の製膜装置内の放電負
荷に主電源を供給するためのスパッタリング装置用電源
に求められる様々な機能を、複雑にならない主回路構成
で達成することが可能な電源回路に関する。 【０００２】 【従来の技術】製膜装置に主電源を供給するための、グ
ロー放電を利用したスパッタリング装置用電源回路が知
られている。 【０００３】このスパッタリング装置用電源回路におい
て制御すべきグロー放電には、図１に示すように、前期
グロー、正規グロー、異常グローの形態がある。前期グ
ローは負性抵抗であるので、この領域で放電を制御する
ためには、図２に示すように、放電管１０に電力を供給
する直流電源１２と直列に高抵抗１４を挿入する必要が
ある。抵抗値と出力電圧を適当に調整することで、放電
形態は、前期グローから正規グローに遷移する。正規グ
ローでは、電流を増加させても放電電圧が一定である。
更に電流を増加すると異常グローとなるが、この領域で
は、電流を増加させると放電電圧も増加する。放電を更
に増加させると、不安定な負性抵抗特性である遷移領域
を経て、アーク放電に移行する。 【０００４】従って、運転に際しては、正常時は、放電
を開始する、いわゆる着火運転を前記グロー領域或いは
正規グロー領域で行い、正規グローと異常グローの境界
点、あるいは少し異常グローに入ったところで着火運転
から定常運転への運転モード切替を行い、更に、定電
圧、定電流、定電力のいずれかで、放電域が異常グロー
領域の定常運転を行う。 【０００５】一方、定常運転時に出力電圧（電力又は電
流）の不安定動作が検出された異常時には、出力を即時
遮断する。 【０００６】このようなグロー放電を用いたスパッタリ
ング用電源においては、次のような機能が要求される。 【０００７】（１）放電開始時は、定常運転時の最大電
圧の２倍程度を出力でき、その時の出力インピーダンス
は大であること。 【０００８】（２）電源の効率を考えると、定常運転時
の出力インピーダンスは極力小さいこと。 【０００９】（３）異常時（例えば負荷アーク時）の放
出エネルギーを極力小さくすること。 【００１０】このように、安定にグロー放電を制御する
ためには、直流電源１２には、電圧値と出力抵抗値の両
方を制御する機能が要求され、特に、放電開始時は出力
インピーダンスが大、通常運転時は出力インピーダンス
が小であることが要求される。 【００１１】 【発明が解決しようとする課題】しかしながら、従来の
スパッタリング装置用電源においては、出力電圧の可変
機能はあるが、出力抵抗の可変機能は有していなかっ
た。 【００１２】一方、異常放電時に放出するエネルギー
は、スイッチング電源の２次側にあるＬＣフィルタに蓄
えられるエネルギー（１／２ＬＩ2と１／２ＣＶ2を足し
合わせたもの）に等しい。蓄積エネルギーの観点から、
ＬＣ積を極力小さくしたいが、出力リップル（電圧、電
流、電力）を小さくする目的から、ＬＣ積を余り小さく
できない。そのため、蓄えられているエネルギーを、負
荷以外の道に逃す別の方法を採らなければならず、例え
ば、出力端子間に短絡スイッチを設けることが行われて
いるが、構成が複雑化するという問題点を有する。 【００１３】又、例えば、特許第２７３３４５４号に
は、負荷における異常放電の発生時に、負荷に逆極性電
圧パルスを印加して、異常放電状態のプラズマ自身の蓄
積エネルギーと、直流電源から供給されるエネルギーを
短時間で放出して、異常放電初期に発生した少数派アー
クが多数派アークに成長する以前に、異常放電を抑制す
ることが記載されている。 【００１４】又、特開平８−１６７５００には、負荷に
供給される高周波電力の反射電力を検出し、その検出信
号を微分し、微分信号強度に基づいてアーク放電の発生
を検出し、アーク放電が発生した場合、パルス信号を発
生させ、このパルス信号に基づくパルス高周波電力を負
荷に供給して、アーク放電の発生後にアーク放電を速や
かに抑制し、アーク放電の消去後は、直ちにプラズマ装
置の運転を可能とすることが記載されている。 【００１５】又、特開平８−２７７４６８には、異常放
電時の出力電圧の変化を検出したとき、あるいは、負荷
電流が予め設定された過電流検出レベルを超えたとき、
それに応答して出力を急速に絞ることにより、真空装置
の一時的な異常放電の場合でも、長時間の遮断がなく、
真空装置のスパッタリング又はエッチングなどの動作
を、殆ど無駄時間なしに行えるようにすることが記載さ
れている。 【００１６】しかしながら、いずれにしても、構成が複
雑化するという問題点を有していた。 【００１７】本発明は、前記従来の問題点を解決するべ
くなされたもので、スパッタリング装置用電源に求めら
れる様々な機能を、複雑にならない主回路構成で達成す
ることを課題とする。 【００１８】 【課題を解決するための手段】本発明は、スパッタリン
グ装置に主電源を供給するための、グロー放電を利用し
た電源回路において、負荷に直流を供給するための、複
数の２次側整流器と、該２次側整流器のそれぞれに電力
を供給するための、放電開始時は最大デューティで、通
常運転時は５０％デューティ、且つ、位相差９０°で、
出力遮断時は０％デューティで動作するようにされた、
複数のデューティ制御用スイッチング素子と、該デュー
ティ制御用スイッチング素子に供給される電力を制御す
ることによって出力を制御するための、オン時間及びオ
ン抵抗が可変とされた出力制御用スイッチング素子とを
備え、前記出力制御用スイッチング素子を電界効果型ト
ランジスタ又は絶縁ゲートバイポーラトランジスタによ
り構成し、放電開始時は、そのゲートソース電圧を小さ
くすることによって、そのオン抵抗を大きくして、電源
の出力インピーダンスを高抵抗とすることにより、前記
課題を解決したものである。 【００１９】 更に、デューティ制御用スイッチング素
子のオン抵抗も同時に制御可能である。 【００２０】 【発明の実施の形態】以下、図面を参照して、本発明の
実施形態を詳細に説明する。 【００２１】本実施形態は、図３に示す如く、例えばス
パッタリング用製膜装置である放電負荷２０に主電源を
供給するための、グロー放電を利用したスパッタリング
装置用直流電源回路１８において、放電負荷２０に供給
される電力の出力リップルを小さくするための２次側イ
ンダクタンスＬ２及びコイルＣ２と、該２次側インダク
タンスＬ２及びコイルＣ２に直流を供給するための、複
数（図では２組）の２次側整流器Ｄ３、Ｄ４と、トラン
スＴ１、Ｔ２を介して、該２次側整流器Ｄ３、Ｄ４のそ
れぞれに電力を供給するための、放電開始時は最大デュ
ーティで、定常運転時は５０％デューティ、且つ、位相
差９０°で、出力遮断時は０％デューティで動作するよ
うにされた、複数のデューティ制御用スイッチング素子
としてのＨ型ブリッジＱ２、Ｑ３と、該Ｈ型ブリッジＱ
２、Ｑ３の入側に設けられた、１次側インダクタンスＬ
１及び１次側コイルＣ１と、該１次側インダクタンスＬ
１及びコイルＣ１の入側に設けられた整流器Ｄ２と、該
整流器Ｄ２の入側に設けられた、前記Ｈ型ブリッジＱ
２、Ｑ３に供給される電力を制御することによって出力
を制御するための、オン時間及びオン抵抗を可変とされ
た出力制御用スイッチング素子としての電界効果型トラ
ンジスタ（ＦＥＴ）Ｑ１と、該出力制御用スイッチング
素子Ｑ１の入側に設けられた１次側整流器Ｄ１と、該１
次側整流器Ｄ１に交流電力を供給する交流電源１６とを
備えたものである。なお、スイッチング素子Ｑ１として
は、ＦＥＴの代わりに、ＭＯＳ ＦＥＴとバイポーラト
ランジスタを組合せて１チップとした絶縁ゲートバイポ
ーラトランジスタ（Insulated Gate Bipolar Transi
stor：ＩＧＢＴ）を用いても良い。 【００２２】ここで、前記２次側整流器Ｄ３、Ｄ４の下
流側の直流にリップル成分がないときは、２次側インダ
クタンスＬ２及びコイルＣ２は共に不要であり、蓄積エ
ネルギーは零となる。 【００２３】一般の電源のように、デューティ制御用ス
イッチング素子Ｑ２、Ｑ３をパルス幅変調（ＰＷＭ）で
運転し、且つ、それぞれ位相に９０°の差を設けた場合
には、デューティが５０％の時に限って、上記条件が成
立する。従って、本実施形態では、定常運転時は、常に
この状態とする。そして、出力の制御は、デューティ制
御用スイッチング素子Ｑ２、Ｑ３ではなく、上流側の出
力制御用スイッチング素子Ｑ１で行う。このことで、理
論的には、２次側インダクタンスＬ２及びコイルＣ２が
不要となる。 【００２４】スイッチング素子Ｑ２、Ｑ３のデューティ
が５０％と異なるのは、デューティを最大にして出力を
高電圧にし、放電を開始する場合と、０％として、出力
を遮断する場合である。これにより、異常放電時の放出
エネルギーを小さくすることができる。 【００２５】一方、出刀制御用スイッチング素子Ｑ１の
役割りは、オン時間を可変にすることで、スイッチング
素子Ｑ２、Ｑ３にかかる電圧を可変にし、スイッチング
素子Ｑ２、Ｑ３に接続されたトランスの出力電圧を可変
にして電源出力を可変にすることと、オン抵抗を制御
し、電源の出力インピーダンスを制御することである。 【００２６】前記スイッチング素子Ｑ１として用いるＦ
ＥＴの出力特性の一例を図４に示す。該スイッチング素
子Ｑ１の動作点は、この実線上のどこか一点にある。図
の左上ほど電流が大きく、電圧は小さいので、オン抵抗
が小さい領域となる。逆に右下に向かうほど、オン抵抗
が大きくなる領域である。放電開始時は、この右下の領
域とし、ゲートソース電圧を小さくしてやる。このよう
にゲート電圧を小さくすると、電源の出力インピーダン
スは大きい領域で動作させることとなるが、放電開始前
は、その出力インピーダンスと比較して放電負荷２０の
インピーダンスが桁違いに大きいので、出力電圧はスイ
ッチング素子Ｑ１のオン時間（デューティ）にのみ依存
する。従って、電源を高電圧、高抵抗の状態とすること
ができる。 【００２７】以下、本実施形態の運転手順を説明する。 【００２８】先ず、正常時の着火時は、インピーダンス
を大きくするために、スイッチング素子Ｑ１のＦＥＴゲ
ート電圧を小さくし、電圧は定常運転より高くするた
め、スイッチング素子Ｑ２、Ｑ３を最大デューティで動
作させ、例えば出力電圧１６００Ｖ、出力インピーダン
ス２０ｋΩで放電を開始する。すると、放電は、例えば
１６００Ｖ、０Ａと、０Ｖ、８０ｍＡを結ぶ直線上で落
ち着く。仮に放電電圧３００Ｖであると、出力電流は６
５ｍＡであり、出力電力は１９．５Ｗである。この時、
放電域は正規グロー領域（又は前期グロー領域）であ
る。 【００２９】次いで、スイッチング素子Ｑ１のＦＥＴゲ
ート電圧を大きくして、インピーダンスを下げると共
に、スイッチング素子Ｑ２、Ｑ３を、５０％デューテ
ィ、上下スイッチング素子（Ｈ型ブリッジ）の位相差を
９０°とし、出力電圧３００Ｖ、出力インピーダンスを
最小な状態に切り換えて、運転モードを着火運転から定
常運転モードに切り換える。この時、放電域は、正規グ
ローと異常グローの境界、あるいは、少し異常グローに
入ったところになる。 【００３０】次いで、定電圧、定電流、定電力のいずれ
かで定常運転する。この時、放電域は異常グロー領域と
なる。 【００３１】一方、定常運転時に出力電圧（電力又は電
流）の不安定動作が検出された異常時には、スイッチン
グ素子Ｑ２、Ｑ３のデューティを０％として、出力を即
時遮断する。 【００３２】なお、前記実施形態においては、出力制御
用スイッチング素子Ｑ１がＦＥＴとされ、デューティ制
御用スイッチング素子Ｑ２、Ｑ３がＨ型ブリッジとされ
ていたが、これらの構成は、これに限定されない。 【００３３】又、前記実施形態においては、本発明が、
製膜装置に主電源を供給するためのスパッタリング装置
用電源に適用されていたが、本発明の適用対象は、これ
に限定されず、他のイオン源用電源にも同様に適用でき
ることは明らかである。 【００３４】 【発明の効果】本発明によれば、スパッタリング装置用
電源に求められる機能を、複雑にならない主回路構成で
達成させることが可能となる。
【図面の簡単な説明】
【図１】本発明の原理を説明するための、グロー放電の
電圧−電流特性の一例を示す線図 【図２】同じく、グロー放電の特性を示す線図 【図３】本発明に係るスパッタリング装置用電源回路の
実施形態の構成を示す回路図 【図４】前記実施形態で出力制御用スイッチング素子と
して用いられている電界効果型トランジスタの出力特性
の例を示す線図 【符号の説明】 １６…交流電源 １８…スパッタリング装置用直流電源 ２０…放電負荷 Ｄ１、Ｄ２、Ｄ３、Ｄ４…整流器 Ｌ１、Ｌ２…インダクタンス Ｃ１、Ｃ２…コイル Ｑ１…電界効果型トランジスタ（出力制御用スイッチン
グ素子） Ｑ２、Ｑ３…Ｈブリッジ（デューティ制御用スイッチン
グ素子）
電圧−電流特性の一例を示す線図 【図２】同じく、グロー放電の特性を示す線図 【図３】本発明に係るスパッタリング装置用電源回路の
実施形態の構成を示す回路図 【図４】前記実施形態で出力制御用スイッチング素子と
して用いられている電界効果型トランジスタの出力特性
の例を示す線図 【符号の説明】 １６…交流電源 １８…スパッタリング装置用直流電源 ２０…放電負荷 Ｄ１、Ｄ２、Ｄ３、Ｄ４…整流器 Ｌ１、Ｌ２…インダクタンス Ｃ１、Ｃ２…コイル Ｑ１…電界効果型トランジスタ（出力制御用スイッチン
グ素子） Ｑ２、Ｑ３…Ｈブリッジ（デューティ制御用スイッチン
グ素子）
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H02M 3/28
C23C 14/34
H05H 1/24
Claims (1)
- (57)【特許請求の範囲】 【請求項１】スパッタリング装置に主電源を供給するた
めの、グロー放電を利用した電源回路において、 負荷に直流を供給するための、複数の２次側整流器と、 該２次側整流器のそれぞれに電力を供給するための、放
電開始時は最大デューティで、通常運転時は５０％デュ
ーティ、且つ、位相差９０°で、出力遮断時は０％デュ
ーティで動作するようにされた、複数のデューティ制御
用スイッチング素子と、 該デューティ制御用スイッチング素子に供給される電力
を制御することによって出力を制御するための、オン時
間及びオン抵抗が可変とされた出力制御用スイッチング
素子とを備え、前記出力制御用スイッチング素子が電界
効果型トランジスタ又は絶縁ゲートバイポーラトランジ
スタによって構成され、放電開始時は、そのゲートソー
ス電圧を小さくすることによって、そのオン抵抗を大き
くして、電源の出力インピーダンスを高抵抗とすること
を特徴とする電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001050315A JP3505514B2 (ja) | 2001-02-26 | 2001-02-26 | 電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001050315A JP3505514B2 (ja) | 2001-02-26 | 2001-02-26 | 電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002252977A JP2002252977A (ja) | 2002-09-06 |
| JP3505514B2 true JP3505514B2 (ja) | 2004-03-08 |
Family
ID=18911293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001050315A Expired - Fee Related JP3505514B2 (ja) | 2001-02-26 | 2001-02-26 | 電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3505514B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4391465B2 (ja) * | 2005-10-24 | 2009-12-24 | 日本リライアンス株式会社 | 交流電源装置およびその装置におけるアーク抑制方法 |
| JP4418424B2 (ja) * | 2005-11-21 | 2010-02-17 | 日本リライアンス株式会社 | 交流電源装置およびその装置におけるアーク抑制方法 |
| JP5711447B2 (ja) * | 2009-02-18 | 2015-04-30 | キヤノン株式会社 | 電源装置及び画像形成装置 |
| KR101095387B1 (ko) * | 2009-05-14 | 2011-12-16 | 주식회사 다원시스 | 화학 기상 증착 장치용 전원 장치 |
| CN106230304A (zh) * | 2016-09-20 | 2016-12-14 | 中国工程物理研究院流体物理研究所 | 一种用于可移动环境的高压电源及产生方法 |
-
2001
- 2001-02-26 JP JP2001050315A patent/JP3505514B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002252977A (ja) | 2002-09-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6618274B2 (en) | Synchronous rectifier controller to eliminate reverse current flow in a DC/DC converter output | |
| EP0712546B1 (en) | Pulse width modulated dc-to-dc boost converter | |
| US6483722B2 (en) | DC/DC converter and control method thereof | |
| US5488554A (en) | Low-loss clamp circuit | |
| EP0518300A1 (en) | Power supply circuit | |
| US6373732B1 (en) | Apparatus and method for parallel synchronous power converters | |
| JP3505514B2 (ja) | 電源回路 | |
| AU2006232207B2 (en) | Solid state switching circuit | |
| JP2001145371A (ja) | スパッタ用電源 | |
| US10945322B1 (en) | Lighting circuit and method for negative feedback control recovery in overload conditions | |
| JP3263751B2 (ja) | スイッチング電源 | |
| JP4949285B2 (ja) | プラズマ放電装置 | |
| JP2001335928A (ja) | スパッタリング装置 | |
| JP3548753B2 (ja) | グロー放電負荷用電源の制御装置および方法 | |
| JPH0767335A (ja) | スイッチング電源装置 | |
| JP3373194B2 (ja) | スイッチング電源装置 | |
| JPH0320046Y2 (ja) | ||
| JPH01136562A (ja) | インバータ装置の保護回路 | |
| JP2004215417A (ja) | Ｄｃ／ｄｃコンバータ | |
| JPWO2003015479A1 (ja) | 放電灯点灯回路及びその制御方法 | |
| JP2009284636A (ja) | スイッチング電源装置 | |
| JPH07222461A (ja) | インバータ回路 | |
| JPH11220883A (ja) | 突入電流防止機能を有する整流回路及びオンボード電源装置 | |
| JPH08336280A (ja) | カレントモード制御コンバータ | |
| JPH066973A (ja) | 零電圧スイッチング型共振コンバータ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20031209 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20031215 |
|
| LAPS | Cancellation because of no payment of annual fees |