JP3497990B2 - ディスプレイ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、デジタル信号処理
装置全般に係り、特に、コンピュータ端末などに用いら
れて、パーソナルコンピュータ（以下、ＰＣという）や
ワークステーションなどとの通信機能を有するディスプ
レイ装置に関する。
装置全般に係り、特に、コンピュータ端末などに用いら
れて、パーソナルコンピュータ（以下、ＰＣという）や
ワークステーションなどとの通信機能を有するディスプ
レイ装置に関する。
【０００２】
【従来の技術】特開平７−３０２０６８号公報には、コ
ンピュータとの通信機能を備えたディスプレイシステム
におけるディスプレイ装置が明示されている。
ンピュータとの通信機能を備えたディスプレイシステム
におけるディスプレイ装置が明示されている。
【０００３】このディスプレイ装置には、持久記憶装置
としてのメモリが装着されており、このメモリには、デ
ィスプレイ装置での「視覚出力の高さ，幅及び輝度」に
関する制御コードが予め記憶されている。また、かかる
メモリ装置には、ディスプレイ装置の仕様をコンピュー
タが識別できるための識別コードも予め記憶されてお
り、ディスプレイシステムで必要に応じて、それらの情
報を読み出し、インターフェースを介する通信によって
コンピュータに送られる。このコンピュータは、この情
報を認識し、この情報に基づいてディスプレイ装置を制
御したり、どのような周辺装置が接続されているかを認
識したりすることを可能としている。
としてのメモリが装着されており、このメモリには、デ
ィスプレイ装置での「視覚出力の高さ，幅及び輝度」に
関する制御コードが予め記憶されている。また、かかる
メモリ装置には、ディスプレイ装置の仕様をコンピュー
タが識別できるための識別コードも予め記憶されてお
り、ディスプレイシステムで必要に応じて、それらの情
報を読み出し、インターフェースを介する通信によって
コンピュータに送られる。このコンピュータは、この情
報を認識し、この情報に基づいてディスプレイ装置を制
御したり、どのような周辺装置が接続されているかを認
識したりすることを可能としている。
【０００４】かかる機能を備えることにより、このディ
スプレイシステムでは、水平，垂直表示位置や表示サイ
ズといったディスプレイ装置の使用の際に使用者が行な
っていた面倒な画面調整を省略することができるように
している。
スプレイシステムでは、水平，垂直表示位置や表示サイ
ズといったディスプレイ装置の使用の際に使用者が行な
っていた面倒な画面調整を省略することができるように
している。
【０００５】
【発明が解決しようとする課題】ところで、上記従来技
術において、上記のような制御コードや識別コードなど
のデータを記憶するメモリとして、ディスプレイ装置の
外部、即ち、ＰＣから直接書き換え可能なデバイスを用
い、例えば、製品の出荷直前に上記のようなデータを記
憶したり、あるいは出荷後のディスプレイ装置の機能の
追加や変更のために、上記のようなデータを追加した
り、変更したりすることができるようにすることが考え
られる。しかし、このような場合、かかるメモリは直接
ＰＣと接続されるのであるから、このＰＣでユーザが誤
ってかかるメモリの書込み操作を行なってしまうことも
あり得、このようなことがあると、不用意に上記メモリ
のデータが書き換えられてしまう可能性がある。
術において、上記のような制御コードや識別コードなど
のデータを記憶するメモリとして、ディスプレイ装置の
外部、即ち、ＰＣから直接書き換え可能なデバイスを用
い、例えば、製品の出荷直前に上記のようなデータを記
憶したり、あるいは出荷後のディスプレイ装置の機能の
追加や変更のために、上記のようなデータを追加した
り、変更したりすることができるようにすることが考え
られる。しかし、このような場合、かかるメモリは直接
ＰＣと接続されるのであるから、このＰＣでユーザが誤
ってかかるメモリの書込み操作を行なってしまうことも
あり得、このようなことがあると、不用意に上記メモリ
のデータが書き換えられてしまう可能性がある。
【０００６】また、ＰＣ側の電源を投入したままディス
プレイ装置の電源を切断すると、ＰＣとの通信インター
フェースを介して信号電流がディスプレイ装置に引き抜
かれ、同一のインターフェースに接続されている周辺機
器間の通信を不能にしたり、ＰＣ側のインターフェース
のドライブ回路に障害を与える恐れもあった。
プレイ装置の電源を切断すると、ＰＣとの通信インター
フェースを介して信号電流がディスプレイ装置に引き抜
かれ、同一のインターフェースに接続されている周辺機
器間の通信を不能にしたり、ＰＣ側のインターフェース
のドライブ回路に障害を与える恐れもあった。
【０００７】本発明の目的は、かかる問題を解消し、メ
モリ装置でのデータの不用意な書換えを防止することが
できるようにしたディスプレイ装置を提供することにあ
る。
モリ装置でのデータの不用意な書換えを防止することが
できるようにしたディスプレイ装置を提供することにあ
る。
【０００８】本発明の他の目的は、電源が遮断されて
も、同一インターフェースに接続されている周辺機器間
の通信を可能とし、ＰＣ側のインターフェースのドライ
プ回路への影響を防止することができるようにしたディ
スプレイ装置を提供することにある。
も、同一インターフェースに接続されている周辺機器間
の通信を可能とし、ＰＣ側のインターフェースのドライ
プ回路への影響を防止することができるようにしたディ
スプレイ装置を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、Ｒ，Ｇ，Ｂのビデオ信号が入力されるビ
デオ処理回路と、該ビデオ処理回路の出力信号に基づい
て表示を行なう表示デバイスと、該ビデオ信号とともに
入力される同期信号に基づいて該表示デバイスを駆動す
るドライブ回路と、該ビデオ処理回路及び該ドライブ回
路を制御するＣＰＵと、外部のコンピュータから直接ア
クセス可能なメモリ回路とを有し、これに、該メモリ回
路の書込禁止／許可を制御する書き換え防止手段手段を
設ける。
に、本発明は、Ｒ，Ｇ，Ｂのビデオ信号が入力されるビ
デオ処理回路と、該ビデオ処理回路の出力信号に基づい
て表示を行なう表示デバイスと、該ビデオ信号とともに
入力される同期信号に基づいて該表示デバイスを駆動す
るドライブ回路と、該ビデオ処理回路及び該ドライブ回
路を制御するＣＰＵと、外部のコンピュータから直接ア
クセス可能なメモリ回路とを有し、これに、該メモリ回
路の書込禁止／許可を制御する書き換え防止手段手段を
設ける。
【００１０】上記他の目的を達成するために、本発明
は、Ｒ，Ｇ，Ｂのビデオ信号が入力されるビデオ処理回
路と、該ビデオ処理回路の出力信号に基づいて表示を行
なう表示デバイスと、該ビデオ信号とともに入力された
同期信号に基づいて該表示デバイスを駆動するドライブ
回路と、該ビデオ処理回路及び該ドライブ回路を制御
し、さらに、外部のＰＣとの映像信号及び同期信号の通
信とは異なるインターフェースを有するＣＰＵとを備
え、これに、該ＣＰＵと外部のＰＣとの間の該インター
フェースの経路に該ＣＰＵの電源のオン／オフに連動し
て開閉するスイッチ回路を設けたものである。
は、Ｒ，Ｇ，Ｂのビデオ信号が入力されるビデオ処理回
路と、該ビデオ処理回路の出力信号に基づいて表示を行
なう表示デバイスと、該ビデオ信号とともに入力された
同期信号に基づいて該表示デバイスを駆動するドライブ
回路と、該ビデオ処理回路及び該ドライブ回路を制御
し、さらに、外部のＰＣとの映像信号及び同期信号の通
信とは異なるインターフェースを有するＣＰＵとを備
え、これに、該ＣＰＵと外部のＰＣとの間の該インター
フェースの経路に該ＣＰＵの電源のオン／オフに連動し
て開閉するスイッチ回路を設けたものである。
【００１１】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１は本発明によるディスプレイ装置
の第１の実施形態を示すブロック図であって、１はＰ
Ｃ、２はこの実施形態のディスプレイ装置、３は通信イ
ンターフェース、４は同期処理回路、５はＣＰＵ、６は
ドライブ回路、７はビデオ処理回路、８は表示デバイ
ス、９は誤書き換え防止回路、１０はメモリ、１１は制
御データメモリである。
用いて説明する。図１は本発明によるディスプレイ装置
の第１の実施形態を示すブロック図であって、１はＰ
Ｃ、２はこの実施形態のディスプレイ装置、３は通信イ
ンターフェース、４は同期処理回路、５はＣＰＵ、６は
ドライブ回路、７はビデオ処理回路、８は表示デバイ
ス、９は誤書き換え防止回路、１０はメモリ、１１は制
御データメモリである。
【００１２】同図において、ディスプレイ装置２では、
ＰＣ１からＲ，Ｇ，Ｂの映像信号ＰＳと複合同期信号Ｃ
Ｓとが供給され、同期処理回路４により、映像信号ＰＳ
と水平同期信号ＨＳ，垂直同期信号ＶＳとに分離され
る。映像信号ＰＳはビデオ処理回路７に供給され、水平
同期信号ＨＳと垂直同期信号ＶＳとはＣＰＵ５及びドラ
イブ回路６に供給される。
ＰＣ１からＲ，Ｇ，Ｂの映像信号ＰＳと複合同期信号Ｃ
Ｓとが供給され、同期処理回路４により、映像信号ＰＳ
と水平同期信号ＨＳ，垂直同期信号ＶＳとに分離され
る。映像信号ＰＳはビデオ処理回路７に供給され、水平
同期信号ＨＳと垂直同期信号ＶＳとはＣＰＵ５及びドラ
イブ回路６に供給される。
【００１３】なお、ＰＣ１が水平同期信号ＨＳ及び垂直
同期信号ＶＳを映像信号ＰＳから予め分離された形で出
力する場合には、同期処理回路４は、これら同期信号Ｈ
Ｓ，ＶＳの極性情報を検出してＣＰＵ５に供給するよう
にしてもよい。
同期信号ＶＳを映像信号ＰＳから予め分離された形で出
力する場合には、同期処理回路４は、これら同期信号Ｈ
Ｓ，ＶＳの極性情報を検出してＣＰＵ５に供給するよう
にしてもよい。
【００１４】ＣＰＵ５は、同期処理回路４から供給され
る水平同期信号ＨＳ，垂直同期信号ＶＳの周波数や上記
の極性情報から入力信号を特定し、映像信号ＰＳによる
表示画面の明るさや色，表示サイズ，表示位置，歪みな
どの制御データを制御データメモリ１１から呼び出し、
ビデオ処理回路７及びドライブ回路６を制御する。
る水平同期信号ＨＳ，垂直同期信号ＶＳの周波数や上記
の極性情報から入力信号を特定し、映像信号ＰＳによる
表示画面の明るさや色，表示サイズ，表示位置，歪みな
どの制御データを制御データメモリ１１から呼び出し、
ビデオ処理回路７及びドライブ回路６を制御する。
【００１５】なお、ここでは、制御データメモリ１１を
ＣＰＵ５とは別体のものとして示しているが、これに限
られるのもではなく、例えば、この制御データメモリ１
１としてＣＰＵ５の内蔵ＲＯＭを用いてもよい。また、
メモリ１０の容量を拡張し、その一部を制御データメモ
リ１１としてもよい。
ＣＰＵ５とは別体のものとして示しているが、これに限
られるのもではなく、例えば、この制御データメモリ１
１としてＣＰＵ５の内蔵ＲＯＭを用いてもよい。また、
メモリ１０の容量を拡張し、その一部を制御データメモ
リ１１としてもよい。
【００１６】同期処理回路４から出力されるＲ，Ｇ，Ｂ
の映像信号ＰＳは、ビデオ処理回路７において、ＣＰＵ
５からの制御情報に基づいて増幅やレベルシフトなどの
信号処理が施こされて表示デバイス８に供給される。ま
た、この表示デバイス８は、同期処理回路４から上記同
期信号ＨＳ，ＶＳが、また、ＣＰＵ５から制御情報が夫
々供給されるドライブ回路６によって駆動されるととも
に、表示サイズや歪みなどが制御される。
の映像信号ＰＳは、ビデオ処理回路７において、ＣＰＵ
５からの制御情報に基づいて増幅やレベルシフトなどの
信号処理が施こされて表示デバイス８に供給される。ま
た、この表示デバイス８は、同期処理回路４から上記同
期信号ＨＳ，ＶＳが、また、ＣＰＵ５から制御情報が夫
々供給されるドライブ回路６によって駆動されるととも
に、表示サイズや歪みなどが制御される。
【００１７】このように各部が動作することにより、入
力される映像信号ＰＳによる画像（映像や文字など）が
表示デバイス８上に表示される。表示デバイス８として
は、ＣＲＴ方式でも、液晶方式でも、また、プラズマ方
式でもよく、映像や文字などが表示できるデバイスであ
ればよい。
力される映像信号ＰＳによる画像（映像や文字など）が
表示デバイス８上に表示される。表示デバイス８として
は、ＣＲＴ方式でも、液晶方式でも、また、プラズマ方
式でもよく、映像や文字などが表示できるデバイスであ
ればよい。
【００１８】メモリ１０としては書換え可能なデバイス
が用いられ、これには、ディスプレイ装置２のメーカや
機種などの名称、対応している信号周波数などのディス
プレイの仕様情報が記録されており、必要に応じてこの
記録情報の一部あるいは全部を通信インターフェース３
を介してＰＣ１に送信することができる。ここで、通信
インターフェース３は、シリアル伝送方式であっても、
パラレル伝送方式であっても、クロック同期伝送方式で
も、また、差動伝送方式であってもよいが、ここでは、
クロック同期式のシリアル通信インターフェースである
ものとして説明する。
が用いられ、これには、ディスプレイ装置２のメーカや
機種などの名称、対応している信号周波数などのディス
プレイの仕様情報が記録されており、必要に応じてこの
記録情報の一部あるいは全部を通信インターフェース３
を介してＰＣ１に送信することができる。ここで、通信
インターフェース３は、シリアル伝送方式であっても、
パラレル伝送方式であっても、クロック同期伝送方式で
も、また、差動伝送方式であってもよいが、ここでは、
クロック同期式のシリアル通信インターフェースである
ものとして説明する。
【００１９】各部が上記のように動作することにより、
ＰＣ１はディスプレイ装置２が表示可能な最高解像度で
映像信号ＰＳを出力し、ユーザの手を煩わせることな
く、自動的に最適条件で画像表示をおこなうことを可能
になる。さらに、ディスプレイ装置２には、ＰＣ１が誤
ってメモリ１０のデータを書き換えることがないよう
に、誤書き換え防止回路９が設けられている。
ＰＣ１はディスプレイ装置２が表示可能な最高解像度で
映像信号ＰＳを出力し、ユーザの手を煩わせることな
く、自動的に最適条件で画像表示をおこなうことを可能
になる。さらに、ディスプレイ装置２には、ＰＣ１が誤
ってメモリ１０のデータを書き換えることがないよう
に、誤書き換え防止回路９が設けられている。
【００２０】図２はかかる誤書き換え防止回路９の一具
体例を示すブロック図であって、９ａはトランジスタ、
９ｂ〜９ｄは抵抗、１２，１３は電源であり、図１に対
応する部分には同一符号を付けている。
体例を示すブロック図であって、９ａはトランジスタ、
９ｂ〜９ｄは抵抗、１２，１３は電源であり、図１に対
応する部分には同一符号を付けている。
【００２１】同図において、メモリ１０としては、その
内部のメモリアレイへの書込みを禁止／許可する制御端
子ＷＰを有するタイプのデバイスを使用する。このメモ
リ１０の制御端子ＷＰの制御仕様はデバイスによって異
なるが、ここでは、“Ｌ”（ローレベル）で書込みが禁
止されるものとする。
内部のメモリアレイへの書込みを禁止／許可する制御端
子ＷＰを有するタイプのデバイスを使用する。このメモ
リ１０の制御端子ＷＰの制御仕様はデバイスによって異
なるが、ここでは、“Ｌ”（ローレベル）で書込みが禁
止されるものとする。
【００２２】また、ここでは、ＣＰＵ５の制御端子ＷＥ
からメモリ１０の書込禁止／許可を制御する信号（書込
禁止／許可（ＷＥ）信号）が出力されるものとする。メ
モリ１０とＣＰＵ５との電源電圧が等しい場合には、メ
モリ１０の制御端子ＷＰをＣＰＵ５のＷＥ信号で直接制
御してもよいが、ここでは、メモリ１０とＣＰＵ５との
電源電圧が互いに異なるものとする。従って、メモリ１
０には電源１２から電源電圧Ｅ1が、ＣＰＵ５には電源
１３から電源電圧Ｅ2が夫々供給されるものであって、
これら電源電圧Ｅ1，Ｅ2は異なり、ここでは、Ｅ1＜Ｅ2
とする。
からメモリ１０の書込禁止／許可を制御する信号（書込
禁止／許可（ＷＥ）信号）が出力されるものとする。メ
モリ１０とＣＰＵ５との電源電圧が等しい場合には、メ
モリ１０の制御端子ＷＰをＣＰＵ５のＷＥ信号で直接制
御してもよいが、ここでは、メモリ１０とＣＰＵ５との
電源電圧が互いに異なるものとする。従って、メモリ１
０には電源１２から電源電圧Ｅ1が、ＣＰＵ５には電源
１３から電源電圧Ｅ2が夫々供給されるものであって、
これら電源電圧Ｅ1，Ｅ2は異なり、ここでは、Ｅ1＜Ｅ2
とする。
【００２３】なお、誤書き換え防止回路９はトランジス
タ９ａと抵抗９ｂ〜９ｄとで構成されているが、また、
これらはレベルシフト回路を形成している。即ち、誤書
き換え防止回路９はレベルシフト回路で構成されてい
る。
タ９ａと抵抗９ｂ〜９ｄとで構成されているが、また、
これらはレベルシフト回路を形成している。即ち、誤書
き換え防止回路９はレベルシフト回路で構成されてい
る。
【００２４】以下、この具体例の動作を説明する。
【００２５】この具体例では、ＰＣ１（図１）からのデ
ータ書込み要求コマンドによってメモリ１０の書込みが
許可され、また、ＰＣ１からのデータ書込み終了を意味
するコマンドにより、メモリ１０のデータ書込みが禁止
されるものである。ここで、このデータ書込み要求やデ
ータ書込み終了のコマンドは、例えば、ユーザが行なう
ことがないＰＣ１での特殊な操作をしたり、あるいはＰ
Ｃ１に特殊な装置を接続してこの装置を操作したりなど
してＰＣ１から出力されるものであり、ユーザの操作に
よっては発生されないものとする。
ータ書込み要求コマンドによってメモリ１０の書込みが
許可され、また、ＰＣ１からのデータ書込み終了を意味
するコマンドにより、メモリ１０のデータ書込みが禁止
されるものである。ここで、このデータ書込み要求やデ
ータ書込み終了のコマンドは、例えば、ユーザが行なう
ことがないＰＣ１での特殊な操作をしたり、あるいはＰ
Ｃ１に特殊な装置を接続してこの装置を操作したりなど
してＰＣ１から出力されるものであり、ユーザの操作に
よっては発生されないものとする。
【００２６】ＰＣ１から通信インターフェース３を介し
てメモリ１０へのかかる書込み要求コマンドが供給され
ると、ＣＰＵ５はこれを受信し、制御端子ＷＥから
“Ｈ”（ハイレベル）のＷＥ（書込禁止／許可）信号を
出力する。誤書き換え防止回路９では、この“Ｈ”のＷ
Ｅ信号が抵抗９ｃと抵抗９ｄとで分圧されてメモリ１０
に供給可能な電圧レベルまでレベルダウンされ、抵抗９
ｂとトランジスタ９ａで構成されるエミッタフォロワ回
路でバッファリングされてメモリ１０の制御端子ＷＰに
供給される。メモリ１０は、制御端子ＷＰに“Ｈ”の信
号が印加されることにより、書込み許可状態となり、イ
ンターフェース３を介して供給されるデータの書込みが
可能となる。
てメモリ１０へのかかる書込み要求コマンドが供給され
ると、ＣＰＵ５はこれを受信し、制御端子ＷＥから
“Ｈ”（ハイレベル）のＷＥ（書込禁止／許可）信号を
出力する。誤書き換え防止回路９では、この“Ｈ”のＷ
Ｅ信号が抵抗９ｃと抵抗９ｄとで分圧されてメモリ１０
に供給可能な電圧レベルまでレベルダウンされ、抵抗９
ｂとトランジスタ９ａで構成されるエミッタフォロワ回
路でバッファリングされてメモリ１０の制御端子ＷＰに
供給される。メモリ１０は、制御端子ＷＰに“Ｈ”の信
号が印加されることにより、書込み許可状態となり、イ
ンターフェース３を介して供給されるデータの書込みが
可能となる。
【００２７】このようにして、メモリ１０でのデータの
書込みが終了すると、インターフェース３を介してＣＰ
Ｕ５にデータ書込み終了を意味する上記のコマンドが送
信される。これにより、ＣＰＵ５は、メモリ１０へのデ
ータ書込みを禁止すべく、制御端子ＷＥから“Ｌ”のＷ
Ｅ信号を出力する。そこで、誤書き換え防止回路９で
は、このＷＥ信号を上記のように処理してメモリ１０の
制御端子ＷＰに供給する。これにより、この制御端子Ｗ
Ｐには“Ｌ”の信号が供給され、メモリ１０は書込み禁
止状態に設定される。
書込みが終了すると、インターフェース３を介してＣＰ
Ｕ５にデータ書込み終了を意味する上記のコマンドが送
信される。これにより、ＣＰＵ５は、メモリ１０へのデ
ータ書込みを禁止すべく、制御端子ＷＥから“Ｌ”のＷ
Ｅ信号を出力する。そこで、誤書き換え防止回路９で
は、このＷＥ信号を上記のように処理してメモリ１０の
制御端子ＷＰに供給する。これにより、この制御端子Ｗ
Ｐには“Ｌ”の信号が供給され、メモリ１０は書込み禁
止状態に設定される。
【００２８】このようにして、メモリ１０でのデータ書
込みが可能となるし、また、このメモリ１０の内部デー
タの不用意な書換えを防止することが可能となる。
込みが可能となるし、また、このメモリ１０の内部デー
タの不用意な書換えを防止することが可能となる。
【００２９】なお、ＣＰＵ５の初期状態で常にメモリ１
０を書込み禁止状態に設定されるようにしてもよい。こ
の場合には、データの書込み終了とともにディスプレイ
装置２の電源を一旦切断し、その後直ちに電源を再投入
するパワーオン・リセットを自動的に行なわせることに
より、メモリ１０は、データの書込み終了とともに、Ｃ
ＰＵ５が必ず初期状態となって書込み禁止状態に設定さ
れる。
０を書込み禁止状態に設定されるようにしてもよい。こ
の場合には、データの書込み終了とともにディスプレイ
装置２の電源を一旦切断し、その後直ちに電源を再投入
するパワーオン・リセットを自動的に行なわせることに
より、メモリ１０は、データの書込み終了とともに、Ｃ
ＰＵ５が必ず初期状態となって書込み禁止状態に設定さ
れる。
【００３０】ここで、メモリ１０の制御端子ＷＰの入力
インピーダンスが抵抗抵抗９ｃ，９ｄよりも充分大きい
場合には、抵抗９ｂとトランジスタ９ａとで構成される
エミッタフォロワを省略してもよい。その際、トランジ
スタ９ａのベース・エミッタ間電圧ＶBEによる電圧降下
分を考慮して、抵抗抵抗９ｃ，９ｄの分圧比を調整する
必要がある。
インピーダンスが抵抗抵抗９ｃ，９ｄよりも充分大きい
場合には、抵抗９ｂとトランジスタ９ａとで構成される
エミッタフォロワを省略してもよい。その際、トランジ
スタ９ａのベース・エミッタ間電圧ＶBEによる電圧降下
分を考慮して、抵抗抵抗９ｃ，９ｄの分圧比を調整する
必要がある。
【００３１】なお、この実施形態では、ＣＰＵ５がメモ
リ１０への書込みを許可する切っ掛けとして、ＰＣ１か
ら通信インターフェース３を介して受信したメモリ１０
への書込み要求コマンドにより、メモリ１０の書込みが
許可されるものとしたが、これに限られるものではな
く、例えば、回路基板内部などのユーザが容易に制御で
きない個所にメモリ１０の書込みを許可するスイッチを
設け、工場での初期調整時にこのスイッチを操作するよ
うにしてもよいし、また、ディスプレイ装置２の操作キ
ーの組み合わせを利用するようにしてもよいし（例え
ば、ブライトキーとコントラストキーを同時に押したこ
とを切っ掛けにする）、電源投入時からある一定時間内
に特定の操作キーを押したことを切っ掛けとしてもよい
し、さらに、ディスプレイ装置２の上記通信インターフ
ェース３とは異なる通信インターフェースを経由してメ
モリ１０への書込み要求コマンドまたは書き込むべきデ
ータを送信し、ＣＰＵ５を介して書き込むようにしても
よい。
リ１０への書込みを許可する切っ掛けとして、ＰＣ１か
ら通信インターフェース３を介して受信したメモリ１０
への書込み要求コマンドにより、メモリ１０の書込みが
許可されるものとしたが、これに限られるものではな
く、例えば、回路基板内部などのユーザが容易に制御で
きない個所にメモリ１０の書込みを許可するスイッチを
設け、工場での初期調整時にこのスイッチを操作するよ
うにしてもよいし、また、ディスプレイ装置２の操作キ
ーの組み合わせを利用するようにしてもよいし（例え
ば、ブライトキーとコントラストキーを同時に押したこ
とを切っ掛けにする）、電源投入時からある一定時間内
に特定の操作キーを押したことを切っ掛けとしてもよい
し、さらに、ディスプレイ装置２の上記通信インターフ
ェース３とは異なる通信インターフェースを経由してメ
モリ１０への書込み要求コマンドまたは書き込むべきデ
ータを送信し、ＣＰＵ５を介して書き込むようにしても
よい。
【００３２】図３は本発明によるディスプレイ装置の第
２の実施形態での誤書き換え防止回路９の一具体例を示
す構成図であって、９ｅはＡＮＤゲートであり、図２に
対応する部分には同一符号を付けている。
２の実施形態での誤書き換え防止回路９の一具体例を示
す構成図であって、９ｅはＡＮＤゲートであり、図２に
対応する部分には同一符号を付けている。
【００３３】図２に示した誤書き換え防止回路９は、内
部のメモリアレイへの書込みを禁止／許可する専用の制
御端子ＷＰを有するメモリ１０に対して使用したもので
あったが、図３に示す誤書き換え防止回路９は、その制
御端子ＷＰを他の信号にも共用するようにしたメモリ１
０を用いる場合のものである。ここでは、メモリ１０の
制御端子ＷＰが、例えば、垂直同期信号ＶＳの入力端子
にも共用したものとする。
部のメモリアレイへの書込みを禁止／許可する専用の制
御端子ＷＰを有するメモリ１０に対して使用したもので
あったが、図３に示す誤書き換え防止回路９は、その制
御端子ＷＰを他の信号にも共用するようにしたメモリ１
０を用いる場合のものである。ここでは、メモリ１０の
制御端子ＷＰが、例えば、垂直同期信号ＶＳの入力端子
にも共用したものとする。
【００３４】この場合のディスプレイ装置（即ち、第２
の実施形態）は、図１に示すディスプレイ装置２と同様
の構成をなすものであるが、垂直同期信号ＶＳに同期し
てデータ伝送を行なう第１の通信モードと、通信インタ
ーフェース３から供給されたクロックに同期させてデー
タ伝送を行なう第２の通信モードとの２つの通信モード
に対応したものであり、図３に示すメモリ１０はかかる
第２の実施形態に用いられるものであって、この第２の
実施形態は、通信モードが第１の通信モードか、第２の
通信モードかに応じて、このメモリ１０をデータ書込み
許可あるいはデータ書込み禁止状態とするものである。
の実施形態）は、図１に示すディスプレイ装置２と同様
の構成をなすものであるが、垂直同期信号ＶＳに同期し
てデータ伝送を行なう第１の通信モードと、通信インタ
ーフェース３から供給されたクロックに同期させてデー
タ伝送を行なう第２の通信モードとの２つの通信モード
に対応したものであり、図３に示すメモリ１０はかかる
第２の実施形態に用いられるものであって、この第２の
実施形態は、通信モードが第１の通信モードか、第２の
通信モードかに応じて、このメモリ１０をデータ書込み
許可あるいはデータ書込み禁止状態とするものである。
【００３５】このメモリ１０は、上記第１の通信モード
時、制御端子ＷＰを垂直同期信号ＶＳの入力端子として
使用し、上記第２の通信モード時、図２に示したメモリ
１０と同様、その内部へのデータ書込みを禁止／許可す
る制御信号ＷＥの制御端子ＷＰとして使用する。従っ
て、かかる第１，第２の通信モードに対応するには、Ｐ
Ｃ１の通信モードに応じて、ＰＣ１が第１の通信モード
にあるとき、メモリ１０の制御端子ＷＰに垂直同期信号
ＶＳを入力し、第２の通信モードにあるとき、この制御
端子ＷＰを“Ｌ”にする必要がある。
時、制御端子ＷＰを垂直同期信号ＶＳの入力端子として
使用し、上記第２の通信モード時、図２に示したメモリ
１０と同様、その内部へのデータ書込みを禁止／許可す
る制御信号ＷＥの制御端子ＷＰとして使用する。従っ
て、かかる第１，第２の通信モードに対応するには、Ｐ
Ｃ１の通信モードに応じて、ＰＣ１が第１の通信モード
にあるとき、メモリ１０の制御端子ＷＰに垂直同期信号
ＶＳを入力し、第２の通信モードにあるとき、この制御
端子ＷＰを“Ｌ”にする必要がある。
【００３６】そこで、ＣＰＵ５がＰＣ１の通信モードを
監視し、この制御端子ＷＥからのＷＥ信号によって直接
メモリ１０の制御端子ＷＰを上記のように制御してもよ
いが、ここでは、上記のように、この場合のディスプレ
イ装置を上記２通りの通信モードに対応させるため、Ｐ
Ｃ１の通信モードに応じてメモリ１０の制御端子ＷＰを
制御する誤書き換え防止回路を使用するものとしてい
る。
監視し、この制御端子ＷＥからのＷＥ信号によって直接
メモリ１０の制御端子ＷＰを上記のように制御してもよ
いが、ここでは、上記のように、この場合のディスプレ
イ装置を上記２通りの通信モードに対応させるため、Ｐ
Ｃ１の通信モードに応じてメモリ１０の制御端子ＷＰを
制御する誤書き換え防止回路を使用するものとしてい
る。
【００３７】図３において、誤書き換え防止回路９がか
かる誤書き換え防止回路であって、２入力１出力のＡＮ
Ｄゲート９ｅでもって構成されており、一方の入力は垂
直同期信号ＶＳ、他方の入力はＣＰＵ５からの制御信号
ＷＥであって、出力はメモリ１０の制御端子ＷＰに接続
されている。
かる誤書き換え防止回路であって、２入力１出力のＡＮ
Ｄゲート９ｅでもって構成されており、一方の入力は垂
直同期信号ＶＳ、他方の入力はＣＰＵ５からの制御信号
ＷＥであって、出力はメモリ１０の制御端子ＷＰに接続
されている。
【００３８】ＣＰＵ５はＰＣ１（図１）の通信モードを
監視しており、第１の通信モードである場合には、制御
端子ＷＥからＷＥ信号を“Ｈ”にする。この結果、誤書
き換え防止回路９のＡＮＤゲート９ｅの出力は垂直同期
信号ＶＳとなり、これがメモリ１０にその制御端子ＷＰ
から供給される。メモリ１０では、この供給される垂直
同期信号ＶＳに同期してデータの書込み，読出しを行な
うことができる。
監視しており、第１の通信モードである場合には、制御
端子ＷＥからＷＥ信号を“Ｈ”にする。この結果、誤書
き換え防止回路９のＡＮＤゲート９ｅの出力は垂直同期
信号ＶＳとなり、これがメモリ１０にその制御端子ＷＰ
から供給される。メモリ１０では、この供給される垂直
同期信号ＶＳに同期してデータの書込み，読出しを行な
うことができる。
【００３９】一方、ＰＣ１の通信モードが第２の通信モ
ードに移行したことをＣＰＵ５が検出すると、そのＷＥ
信号は“Ｌ”となり、ＡＮＤゲート９ｅの出力信号も
“Ｌ”に固定される。このため、メモリ１０は書込み禁
止の状態に設定される。
ードに移行したことをＣＰＵ５が検出すると、そのＷＥ
信号は“Ｌ”となり、ＡＮＤゲート９ｅの出力信号も
“Ｌ”に固定される。このため、メモリ１０は書込み禁
止の状態に設定される。
【００４０】この第２の実施形態では、通常、第２の通
信モードが設定されており、メモリ１０での不用意なデ
ータの書込みができないようになっており、メモリ１０
でのデータ書込みを行なう場合には、上記第１の実施形
態のように、ユーザが行なうことができない手法でもっ
て第１の通信モードを設定できるようにする。
信モードが設定されており、メモリ１０での不用意なデ
ータの書込みができないようになっており、メモリ１０
でのデータ書込みを行なう場合には、上記第１の実施形
態のように、ユーザが行なうことができない手法でもっ
て第１の通信モードを設定できるようにする。
【００４１】以上のようにして、この場合のディスプレ
イ装置は、２つの通信モードに対応して、メモリ１０で
のデータの書込み禁止／許可を設定することができる。
イ装置は、２つの通信モードに対応して、メモリ１０で
のデータの書込み禁止／許可を設定することができる。
【００４２】なお、ここでは、誤書き換え防止回路９に
ＡＮＤゲート９ｅを使用したが、これに限られるもので
はなく、例えば、一方の入力を垂直同期信号ＶＳとし、
他方の入力を“Ｌ”の固定信号とした２入力１出力のス
イッチを用い、このスイッチを上記の通信モードに応じ
て、ＣＰＵ５の制御により、切換え制御するようにして
もよいし、トランジスタスイッチを使用してもよいし、
さらに、複数のゲートを使用してもよい。即ち、通信モ
ードに応じて垂直同期信号ＶＳと“Ｌ”の信号とを選択
してメモリ１０の制御端子ＷＰに供給できるようなもの
であれば、誤書き換え防止回路９をどのように構成した
としてもよい。
ＡＮＤゲート９ｅを使用したが、これに限られるもので
はなく、例えば、一方の入力を垂直同期信号ＶＳとし、
他方の入力を“Ｌ”の固定信号とした２入力１出力のス
イッチを用い、このスイッチを上記の通信モードに応じ
て、ＣＰＵ５の制御により、切換え制御するようにして
もよいし、トランジスタスイッチを使用してもよいし、
さらに、複数のゲートを使用してもよい。即ち、通信モ
ードに応じて垂直同期信号ＶＳと“Ｌ”の信号とを選択
してメモリ１０の制御端子ＷＰに供給できるようなもの
であれば、誤書き換え防止回路９をどのように構成した
としてもよい。
【００４３】図４は本発明によるディスプレイ装置の第
３の実施形態の要部を示すブロック図であって、９ｆ，
９ｇは抵抗、１４ａ，１４ｂはダイオードであり、図
１，図２に対応する部分には同一符号を付けている。
３の実施形態の要部を示すブロック図であって、９ｆ，
９ｇは抵抗、１４ａ，１４ｂはダイオードであり、図
１，図２に対応する部分には同一符号を付けている。
【００４４】同図において、この第３の実施形態は、誤
書き換え防止回路９が、ＰＣ１からの＋５Ｖ程度の電源
電圧の有無に応じて、メモリ１０の制御端子ＷＰを制御
するようにしたものである。
書き換え防止回路９が、ＰＣ１からの＋５Ｖ程度の電源
電圧の有無に応じて、メモリ１０の制御端子ＷＰを制御
するようにしたものである。
【００４５】ディスプレイ装置との通信機能を有するＰ
Ｃとしては、同一のインターフェースに接続された周辺
機器用の電源電圧として、＋５Ｖ程度の電圧を供給する
仕様のものがある。この第３の実施形態では、かかるＰ
Ｃを用いて、誤書き換え防止回路９が、かかるＰＣ１の
＋５Ｖ程度の電源電圧供給の有無を検出することによ
り、ＰＣ１のディスプレイ装置２との通信機能の有無を
判定し、メモリ１０の制御端子ＷＰを制御するようにし
たものである。
Ｃとしては、同一のインターフェースに接続された周辺
機器用の電源電圧として、＋５Ｖ程度の電圧を供給する
仕様のものがある。この第３の実施形態では、かかるＰ
Ｃを用いて、誤書き換え防止回路９が、かかるＰＣ１の
＋５Ｖ程度の電源電圧供給の有無を検出することによ
り、ＰＣ１のディスプレイ装置２との通信機能の有無を
判定し、メモリ１０の制御端子ＷＰを制御するようにし
たものである。
【００４６】ここで、誤書き換え防止回路９は抵抗９
ｆ，９ｇとトランジスタ９ａとから構成されており、Ｐ
Ｃ１からの＋５Ｖ程度の電源電圧を抵抗９ｇを介してト
ランジスタ９ａのベースに印加し、このトランジスタ９
ａのコレクタ出力をメモリ１０の制御端子ＷＰに供給す
る所謂、インバータ回路をなしている。また、ＰＣ１の
＋５Ｖの電源電圧出力端子が順方向のダイオード１４ａ
を介して、また、電源１２が順方向のダイオード１４ｂ
を介して夫々抵抗９ｆの同じ端子に接続されており、こ
の抵抗９ｆの他方の端子がトランジスタ９ａのコレクタ
に接続されている。そして、このコレクタがメモリ１０
の制御端子ＷＰに接続されている。なお、この電源１２
の電源電圧Ｅ1（但し、Ｅ1＞＋５Ｖ程度）は、また、ダ
イオード１４ｂを介してメモリ１０の電源端子ＶDDにも
供給される。
ｆ，９ｇとトランジスタ９ａとから構成されており、Ｐ
Ｃ１からの＋５Ｖ程度の電源電圧を抵抗９ｇを介してト
ランジスタ９ａのベースに印加し、このトランジスタ９
ａのコレクタ出力をメモリ１０の制御端子ＷＰに供給す
る所謂、インバータ回路をなしている。また、ＰＣ１の
＋５Ｖの電源電圧出力端子が順方向のダイオード１４ａ
を介して、また、電源１２が順方向のダイオード１４ｂ
を介して夫々抵抗９ｆの同じ端子に接続されており、こ
の抵抗９ｆの他方の端子がトランジスタ９ａのコレクタ
に接続されている。そして、このコレクタがメモリ１０
の制御端子ＷＰに接続されている。なお、この電源１２
の電源電圧Ｅ1（但し、Ｅ1＞＋５Ｖ程度）は、また、ダ
イオード１４ｂを介してメモリ１０の電源端子ＶDDにも
供給される。
【００４７】かかる構成の誤書き換え防止回路９におい
て、ＰＣ１から＋５Ｖ程度の電源電圧が供給されていな
いときには、トランジスタ９ａがオフすることにより、
電源１２からの電源電圧Ｅ1でもってトランジスタ９ａ
のコレクタ出力が“Ｈ”となり、メモリ１０へのデータ
書込みが可能である。また、ＰＣ１から＋５Ｖ程度の電
源電圧が供給されているときには、トランジスタ９ａが
オンしてそのコレクタ出力は“Ｌ”となり、メモリ１０
へのデータ書込みが禁止状態となる。従って、ＰＣ１の
＋５Ｖ程度の電源電圧の供給の有無により、メモリ１０
へのデータの書込み禁止／許可を制御することができ
る。
て、ＰＣ１から＋５Ｖ程度の電源電圧が供給されていな
いときには、トランジスタ９ａがオフすることにより、
電源１２からの電源電圧Ｅ1でもってトランジスタ９ａ
のコレクタ出力が“Ｈ”となり、メモリ１０へのデータ
書込みが可能である。また、ＰＣ１から＋５Ｖ程度の電
源電圧が供給されているときには、トランジスタ９ａが
オンしてそのコレクタ出力は“Ｌ”となり、メモリ１０
へのデータ書込みが禁止状態となる。従って、ＰＣ１の
＋５Ｖ程度の電源電圧の供給の有無により、メモリ１０
へのデータの書込み禁止／許可を制御することができ
る。
【００４８】なお、ディスプレイ装置２の電源が切断さ
れてメモリ１０に電源電圧Ｅ1が供給されていない場合
でも、ＰＣ１から＋５Ｖ程度の電源電圧が供給されてい
るときには、この電源電圧がダイオード１４ａを介して
メモリ１０の電源端子ＶDDに供給されるから、メモリ１
０はデータ読出し可能状態となっている。しかし、トラ
ンジスタ９ａはオンしているので、メモリ１０はデータ
の書込み禁止状態にある。従って、ＰＣ１は、ディスプ
レイ装置２に電源が投入されていなくとも、メモリ１０
に通信インターフェース３を介して接続されているの
で、メモリ１０からデータの読出しを行なうことがで
き、このことから、常に、どのようなデバイスが接続さ
れているかを認識することができる。
れてメモリ１０に電源電圧Ｅ1が供給されていない場合
でも、ＰＣ１から＋５Ｖ程度の電源電圧が供給されてい
るときには、この電源電圧がダイオード１４ａを介して
メモリ１０の電源端子ＶDDに供給されるから、メモリ１
０はデータ読出し可能状態となっている。しかし、トラ
ンジスタ９ａはオンしているので、メモリ１０はデータ
の書込み禁止状態にある。従って、ＰＣ１は、ディスプ
レイ装置２に電源が投入されていなくとも、メモリ１０
に通信インターフェース３を介して接続されているの
で、メモリ１０からデータの読出しを行なうことがで
き、このことから、常に、どのようなデバイスが接続さ
れているかを認識することができる。
【００４９】図５は本発明によるディスプレイ装置の第
４の実施形態を示すブロック図であって、１５はスイッ
チ回路であり、図１に対応する部分には同一符号を付け
て重複する説明を省略する。
４の実施形態を示すブロック図であって、１５はスイッ
チ回路であり、図１に対応する部分には同一符号を付け
て重複する説明を省略する。
【００５０】同図において、この第４の実施形態は、Ｃ
ＰＵ５の前段にスイッチ回路１５を設けたものであり、
それ以外の構成は図１に示した実施形態と同様である。
ＰＵ５の前段にスイッチ回路１５を設けたものであり、
それ以外の構成は図１に示した実施形態と同様である。
【００５１】スイッチ回路１５は、ディスプレイ装置２
に電源が投入されているか否かに応じて制御されるもの
であって、ディスプレイ装置２に電源が投入されている
ときには、通信インターフェース３をＣＰＵ５に接続し
てＰＣ１，ＣＰＵ５間の通信を可能とし、ディスプレイ
装置２の電源が切断されたときには、通信インターフェ
ース３をＣＰＵ５から電気的に切り離す。
に電源が投入されているか否かに応じて制御されるもの
であって、ディスプレイ装置２に電源が投入されている
ときには、通信インターフェース３をＣＰＵ５に接続し
てＰＣ１，ＣＰＵ５間の通信を可能とし、ディスプレイ
装置２の電源が切断されたときには、通信インターフェ
ース３をＣＰＵ５から電気的に切り離す。
【００５２】このようにして、ディスプレイ装置２の電
源が切断されているときには、ＣＰＵ５が通信インター
フェース３から信号電流を引き抜いたり、ＰＣ１のイン
ターフェース駆動回路に障害を与えたりすることはな
い。
源が切断されているときには、ＣＰＵ５が通信インター
フェース３から信号電流を引き抜いたり、ＰＣ１のイン
ターフェース駆動回路に障害を与えたりすることはな
い。
【００５３】図６は図５におけるスイッチ回路１５の一
具体例を示す構成図であって、１６ａ，１６ｂはＭＯＳ
−ＦＥＴ、１７はクロックライン、１８はデータライン
であり、図５に対応する部分には同一符号を付けてい
る。
具体例を示す構成図であって、１６ａ，１６ｂはＭＯＳ
−ＦＥＴ、１７はクロックライン、１８はデータライン
であり、図５に対応する部分には同一符号を付けてい
る。
【００５４】同図において、スイッチ回路１５は２個の
ｎチャンネルのＭＯＳ−ＦＥＴ１６ａ，１６ｂで構成し
ており、夫々ＰＣ１側にドレイン端子Ｄが、ＣＰＵ５側
にソース端子Ｓが、ゲート端子ＧにＣＰＵ５の電源１３
が夫々接続されている。
ｎチャンネルのＭＯＳ−ＦＥＴ１６ａ，１６ｂで構成し
ており、夫々ＰＣ１側にドレイン端子Ｄが、ＣＰＵ５側
にソース端子Ｓが、ゲート端子ＧにＣＰＵ５の電源１３
が夫々接続されている。
【００５５】かかる構成のスイッチ回路１５において、
スイッチ回路１５にＣＰＵ５の電源１３から電源電圧Ｅ
2が供給されているときには、即ち、ディスプレイ装置
２に電源が投入されているときには、ＭＯＳ−ＦＥＴ１
６ａ，１６ｂのゲートにこの電圧電圧Ｅ2が印加される
ため、これらＭＯＳ−ＦＥＴ１６ａ，１６ｂのドレイン
−ソース間がローインピーダンスとなり、ＰＣ１（図
５）からの通信インターフェース３のクロックライン１
７，データライン１８が夫々ＣＰＵ５のクロック端子，
データ端子に接続された状態となり、ＰＣ１とＣＰＵ５
との間の通信が可能となる。
スイッチ回路１５にＣＰＵ５の電源１３から電源電圧Ｅ
2が供給されているときには、即ち、ディスプレイ装置
２に電源が投入されているときには、ＭＯＳ−ＦＥＴ１
６ａ，１６ｂのゲートにこの電圧電圧Ｅ2が印加される
ため、これらＭＯＳ−ＦＥＴ１６ａ，１６ｂのドレイン
−ソース間がローインピーダンスとなり、ＰＣ１（図
５）からの通信インターフェース３のクロックライン１
７，データライン１８が夫々ＣＰＵ５のクロック端子，
データ端子に接続された状態となり、ＰＣ１とＣＰＵ５
との間の通信が可能となる。
【００５６】また、ディスプレイ装置２の電源が切断さ
れると、ＭＯＳ−ＦＥＴ１６ａ，１６ｂのゲートに電源
電圧が印加されなくなるため、これらＭＯＳ−ＦＥＴ１
６ａ，１６ｂのドレイン−ソース間がハイインピーダン
スとなり、クロックライン１７とデータライン１８とが
ＣＰＵ５のクロック端子，データ端子から夫々電気的に
切断された状態となる。従って、ディスプレイ装置２の
電源を切断しても、ＣＰＵ５がクロックライン１７やデ
ータライン１８から信号電流を引き抜いたり、ＰＣ１の
インターフェース駆動回路に障害を与えることはない。
れると、ＭＯＳ−ＦＥＴ１６ａ，１６ｂのゲートに電源
電圧が印加されなくなるため、これらＭＯＳ−ＦＥＴ１
６ａ，１６ｂのドレイン−ソース間がハイインピーダン
スとなり、クロックライン１７とデータライン１８とが
ＣＰＵ５のクロック端子，データ端子から夫々電気的に
切断された状態となる。従って、ディスプレイ装置２の
電源を切断しても、ＣＰＵ５がクロックライン１７やデ
ータライン１８から信号電流を引き抜いたり、ＰＣ１の
インターフェース駆動回路に障害を与えることはない。
【００５７】なお、この実施形態では、スイッチ回路１
５として、ｎチャンネルＭＯＳ−ＦＥＴを用いたが、こ
れに限られるものではなく、フォトＭＯＳやフォトカプ
ラ，機械式リレーなど、通信インターフェース３からＣ
ＰＵ５のクロックライン１７，データライン１８を電気
的に切断できるものであればよい。
５として、ｎチャンネルＭＯＳ−ＦＥＴを用いたが、こ
れに限られるものではなく、フォトＭＯＳやフォトカプ
ラ，機械式リレーなど、通信インターフェース３からＣ
ＰＵ５のクロックライン１７，データライン１８を電気
的に切断できるものであればよい。
【００５８】図７は図５におけるスイッチ回路１５の他
の具体例を示す構成図であって、１９はアナログスイッ
チ、２０ａ〜２０ｄはクランプダイオード、２１ａ〜２
１ｄはスイッチ素子、２２はバイパスコンデンサであ
り、図６に対応する部分には同一符号を付けている。
の具体例を示す構成図であって、１９はアナログスイッ
チ、２０ａ〜２０ｄはクランプダイオード、２１ａ〜２
１ｄはスイッチ素子、２２はバイパスコンデンサであ
り、図６に対応する部分には同一符号を付けている。
【００５９】同図において、ここでは、スイッチ回路１
９として、例えば、ＨＤ１４０６６Ｂなどのアナログス
イッチ１９を用いている。
９として、例えば、ＨＤ１４０６６Ｂなどのアナログス
イッチ１９を用いている。
【００６０】このアナログスイッチ１９は、同一パッケ
ージに４個のスイッチ素子２１ａ〜２１ｄが組み込まれ
ており、そのうちの２個（ここでは、スイッチ素子２１
ｃ，２１ｄ）をクロックライン１７，データライン１８
とＣＰＵ５のクロック端子，データ端子との接続、遮断
に用いる。なお、残りの２つのスイッチ素子（この場
合、スイッチ素子２１ａ，２１ｂ）を水平同期信号Ｈ
Ｓ，垂直同期信号ＶＳの通信に用いることができる。
ージに４個のスイッチ素子２１ａ〜２１ｄが組み込まれ
ており、そのうちの２個（ここでは、スイッチ素子２１
ｃ，２１ｄ）をクロックライン１７，データライン１８
とＣＰＵ５のクロック端子，データ端子との接続、遮断
に用いる。なお、残りの２つのスイッチ素子（この場
合、スイッチ素子２１ａ，２１ｂ）を水平同期信号Ｈ
Ｓ，垂直同期信号ＶＳの通信に用いることができる。
【００６１】ディスプレイ装置２(図５)に電源が投入さ
れていて電源１２から電源電圧Ｅ1が供給されていると
きには、スイッチ素子２１ａ〜２１ｄがオンしており、
これにより、クロックライン１７，データライン１８が
夫々ＣＰＵ５のクロック端子，データ端子に接続され、
ＰＣ１とＣＰＵ５との通信が可能となる。この場合、ク
ロックライン１７，データライン１８のクロック，デー
タはクランプダイオード２０ｃ，２０ｄによって夫々電
源電圧Ｅ1 にクランプされ、レベル変動が除かれてＩＣ
からなるＣＰＵ５の入力部が保護される。
れていて電源１２から電源電圧Ｅ1が供給されていると
きには、スイッチ素子２１ａ〜２１ｄがオンしており、
これにより、クロックライン１７，データライン１８が
夫々ＣＰＵ５のクロック端子，データ端子に接続され、
ＰＣ１とＣＰＵ５との通信が可能となる。この場合、ク
ロックライン１７，データライン１８のクロック，デー
タはクランプダイオード２０ｃ，２０ｄによって夫々電
源電圧Ｅ1 にクランプされ、レベル変動が除かれてＩＣ
からなるＣＰＵ５の入力部が保護される。
【００６２】ディスプレイ装置２の電源が遮断されて電
源１２から電源電圧Ｅ1が供給されなくなると、スイッ
チ素子２１ａ〜２１ｄがオフし、これにより、クロック
ライン１７，データライン１８が夫々ＣＰＵ５のクロッ
ク端子，データ端子から電気的に切断される。これによ
り、図６に示した具体例と同様の効果が得られる。な
お、この場合、スイッチ素子２１ａ，２１ｂが上記同期
信号ＨＳ，ＶＳに使用されていれば、これら同期信号Ｈ
Ｓ，ＶＳも同時に遮断される。
源１２から電源電圧Ｅ1が供給されなくなると、スイッ
チ素子２１ａ〜２１ｄがオフし、これにより、クロック
ライン１７，データライン１８が夫々ＣＰＵ５のクロッ
ク端子，データ端子から電気的に切断される。これによ
り、図６に示した具体例と同様の効果が得られる。な
お、この場合、スイッチ素子２１ａ，２１ｂが上記同期
信号ＨＳ，ＶＳに使用されていれば、これら同期信号Ｈ
Ｓ，ＶＳも同時に遮断される。
【００６３】ここで、メモリ１０の電源端子ＶDDには、
電源１２を接続しただけのものとしてもよいが、ＰＣ１
側のインターフェース駆動回路の信号電流に充分余裕が
ある場合には、電源電圧Ｅ1を供給する電源１２をバイ
パスコンデンサ２２を介して接地し、この電源１２とバ
イパスコンデンサ２２との間をメモリ１０の電源端子Ｖ
DDに接続する構成としてもよい。これによると、電源１
２から電源電圧Ｅ2が供給されなくとも、ＰＣ１から通
信インターフェース３やクランプダイオード２０ｃ，２
０ｄを介してこのバイパスコンデンサ２２を充電させる
ことができ、その充電電圧でメモリ１０を動作させるこ
とも可能である。勿論、ディスプレイ装置２に電源が投
入されているときには、電源１２からメモリ１０の電源
端子ＶDDに電源電圧Ｅ1 が供給される。
電源１２を接続しただけのものとしてもよいが、ＰＣ１
側のインターフェース駆動回路の信号電流に充分余裕が
ある場合には、電源電圧Ｅ1を供給する電源１２をバイ
パスコンデンサ２２を介して接地し、この電源１２とバ
イパスコンデンサ２２との間をメモリ１０の電源端子Ｖ
DDに接続する構成としてもよい。これによると、電源１
２から電源電圧Ｅ2が供給されなくとも、ＰＣ１から通
信インターフェース３やクランプダイオード２０ｃ，２
０ｄを介してこのバイパスコンデンサ２２を充電させる
ことができ、その充電電圧でメモリ１０を動作させるこ
とも可能である。勿論、ディスプレイ装置２に電源が投
入されているときには、電源１２からメモリ１０の電源
端子ＶDDに電源電圧Ｅ1 が供給される。
【００６４】このようにして、この具体例では、ディス
プレイ装置２の電源１３が切断されても、ＰＣ１はメモ
リ１０からデータを読み取ることが可能である。
プレイ装置２の電源１３が切断されても、ＰＣ１はメモ
リ１０からデータを読み取ることが可能である。
【００６５】なお、ディスプレイ装置２に電源が投入さ
れないとき、ここでは図示していないが、メモリ１０の
図４で示すような制御端子ＷＰを抵抗を介してアース電
位に接続することにより（即ち、“Ｌ”入力とすること
により）、メモリ１０からのデータ書込みを禁止させる
ようにし、これにより、メモリ１０の記憶内容を保護す
ることができる。このことは、図６に示した具体例につ
いても同様である。
れないとき、ここでは図示していないが、メモリ１０の
図４で示すような制御端子ＷＰを抵抗を介してアース電
位に接続することにより（即ち、“Ｌ”入力とすること
により）、メモリ１０からのデータ書込みを禁止させる
ようにし、これにより、メモリ１０の記憶内容を保護す
ることができる。このことは、図６に示した具体例につ
いても同様である。
【００６６】以上、本発明の実施形態について説明した
が、本発明は以上の実施形態のみに限定されるものでは
なく、上記夫々の実施形態を適宜組み合わせるようにす
ることもできる。また、表示デバイス８としては、ＣＲ
Ｔに限られるものではなく、液晶やプラズマといったマ
トリクスタイプであってもよい。
が、本発明は以上の実施形態のみに限定されるものでは
なく、上記夫々の実施形態を適宜組み合わせるようにす
ることもできる。また、表示デバイス８としては、ＣＲ
Ｔに限られるものではなく、液晶やプラズマといったマ
トリクスタイプであってもよい。
【００６７】
【発明の効果】以上説明したように、本発明によれば、
メモリのデータの誤書換えを防止できる。
メモリのデータの誤書換えを防止できる。
【００６８】また、本発明によると、電源が切断されて
も、同じインターフェースに接続されている他の周辺機
器間の通信を不能にすることもないし、ＰＣのインター
フェースドライブ回路への障害を防止することを可能と
する。
も、同じインターフェースに接続されている他の周辺機
器間の通信を不能にすることもないし、ＰＣのインター
フェースドライブ回路への障害を防止することを可能と
する。
【００６９】さらに、本発明によると、電源が切断され
ても、ＰＣからのメモリのデータ読出しを可能とし、デ
ィスプレイの仕様情報を読み出すことができる。
ても、ＰＣからのメモリのデータ読出しを可能とし、デ
ィスプレイの仕様情報を読み出すことができる。
【図１】本発明によるディスプレイ装置の第１の実施形
態を示すブロック図である。
態を示すブロック図である。
【図２】図１における誤書き換え防止回路の一具体例を
示すブロック図である。
示すブロック図である。
【図３】本発明によるディスプレイ装置の第２の実施形
態での誤書き換え防止回路の一具体例を示す構成図であ
る。
態での誤書き換え防止回路の一具体例を示す構成図であ
る。
【図４】本発明によるディスプレイ装置の第３の実施形
態の要部を示す構成図である。
態の要部を示す構成図である。
【図５】本発明によるディスプレイ装置の第４の実施形
態を示すブロック図である。
態を示すブロック図である。
【図６】図５におけるスイッチ回路の一具体例を示す構
成図である。
成図である。
【図７】図５におけるスイッチ回路の他の具体例を示す
構成図である。
構成図である。
１ ＰＣ
２ ディスプレイ装置
３ 通信インターフェース
４ 同期処理回路
５ ＣＰＵ
６ ドライブ回路
７ ビデオ処理回路
８ 表示デバイス
９ 誤書き換え防止回路
１０ メモリ回路
１１ 制御データメモリ
１２，１３ 電源
１５ スイッチ回路
１７ クロックライン
１８ データライン
１９ アナログスイッチ
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(72)発明者 菊池 和文
神奈川県横浜市戸塚区吉田町292番地
株式会社 日立製作所 映像情報メディ
ア事業部内
(56)参考文献 特開 平６−236339（ＪＰ，Ａ)
特開 昭61−91745（ＪＰ，Ａ)
特開 平９−128330（ＪＰ，Ａ)
特開 平10−74072（ＪＰ，Ａ)
特開 平11−15425（ＪＰ，Ａ)
特許3358481（ＪＰ，Ｂ２)
国際公開99／26131（ＷＯ，Ａ１)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G09G 1/00 - 5/40
G06F 3/14
Claims (5)
- 【請求項１】 ディスプレイ装置において、 Ｒ，Ｇ，Ｂのビデオ信号が入力されるビデオ処理回路
と、 該ビデオ処理回路の出力信号に基づいて表示を行なう表
示デバイスと、 該ビデオ信号とともに入力される同期信号に基づいて該
表示デバイスを駆動するドライブ回路と、 該ビデオ処理回路と該ドライブ回路とを制御するＣＰＵ
と、 外部コンピュータから直接アクセス可能であって、ディ
スプレイの仕様情報を記憶するメモリ回路と、 該メモリ回路での書込み禁止／許可の制御を行なう書き
換え防止手段とを有し、 該書き換え防止手段は、該ＣＰＵから出力される該メモ
リ回路の書込禁止／許可信号と入力される該同期信号と
に基づいて、該メモリ回路の書込禁止／許可の制御を行
なう ことを特徴とするディスプレイ装置。 - 【請求項２】 ディスプレイ装置において、 Ｒ，Ｇ，Ｂのビデオ信号が入力されるビデオ処理回路
と、 該ビデオ処理回路の出力信号に基づいて表示を行なう表
示デバイスと、 該ビデオ信号とともに入力される同期信号に基づいて該
表示デバイスを駆動するドライブ回路と、 該ビデオ処理回路と該ドライブ回路とを制御するＣＰＵ
と、 外部コンピュータから直接アクセス可能であって、ディ
スプレイの仕様情報を記憶するメモリ回路と、 該メモリ回路での書込み禁止／許可の制御を行なう書き
換え防止手段とを有し、 該書き換え防止手段は、該ビデオ信号及び該同期信号を
出力するコンピュータまたは映像信号出力源から供給さ
れる電源電圧の有無に応じて、該メモリ回路の書込禁止
／許可を制御する ことを特徴とするディスプレイ装置。 - 【請求項３】 請求項２において、 前記書き換え防止手段は、前記コンピュータまたは前記
映像信号出力源から電源電圧が供給されたとき、前記メ
モリ回路の書込みを禁止することを特徴とするディスプ
レイ装置。 - 【請求項４】 請求項１において、前記メモリ回路は、前記コンピュータからの信号が入力
される信号入力端子を備え、 さらに、前記メモリ回路の該信号入力端子と前記メモリ
回路の電源入力端子との間に設けられた、該信号入力端
子から該電源入力端子の方向に電流をバイパスするバイ
パス手段と、前記メモリ回路の該電源入力端子とグラン
ド端子との間に接続されたコンデンサとを有し、 該バイパス手段を介して電流を該コンデンサに充電さ
せ、該コンデンサの充電電圧により前記メモリ回路を動
作可能にする ことを特徴とするディスプレイ装置。 - 【請求項５】 請求項４において、前記バイパスする手段はダイオードである ことを特徴と
するディスプレイ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15143698A JP3497990B2 (ja) | 1998-06-01 | 1998-06-01 | ディスプレイ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15143698A JP3497990B2 (ja) | 1998-06-01 | 1998-06-01 | ディスプレイ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11344962A JPH11344962A (ja) | 1999-12-14 |
| JP3497990B2 true JP3497990B2 (ja) | 2004-02-16 |
Family
ID=15518578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15143698A Expired - Fee Related JP3497990B2 (ja) | 1998-06-01 | 1998-06-01 | ディスプレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3497990B2 (ja) |
Families Citing this family (6)
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|---|---|---|---|---|
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| JP2008271290A (ja) * | 2007-04-23 | 2008-11-06 | Alps Electric Co Ltd | テレビジョンチューナモジュール |
| US20140085278A1 (en) * | 2011-05-12 | 2014-03-27 | Sharp Kabushiki Kaisha | Display device |
| CN103150989B (zh) * | 2013-02-28 | 2015-10-07 | 富顺光电科技股份有限公司 | 一种led同步显示控制系统 |
| US10431173B2 (en) | 2017-10-26 | 2019-10-01 | HKC Corporation Limited | Display apparatus, and circuit and method for driving display apparatus |
| CN107871482B (zh) * | 2017-10-26 | 2019-04-05 | 惠科股份有限公司 | 显示装置及其驱动电路与驱动方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3358481B2 (ja) | 1997-01-29 | 2002-12-16 | 株式会社日立製作所 | ディスプレイ装置 |
-
1998
- 1998-06-01 JP JP15143698A patent/JP3497990B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP3358481B2 (ja) | 1997-01-29 | 2002-12-16 | 株式会社日立製作所 | ディスプレイ装置 |
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| JPH11344962A (ja) | 1999-12-14 |
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