JP3478662B2 - 液晶表示装置の駆動回路 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【発明が属する技術分野】本発明は、インターレース信
号及びノンインターレース信号のいずれの映像信号も表
示可能な液晶表示装置に関する。 【０００２】 【従来の技術】一般に用いられている映像信号には、Ｎ
ＴＳＣやＰＡＬといったインターレース信号と、ＶＧ
Ａ、ＳＶＧＡといったノンインターレース信号がある。 【０００３】図２にインターレース信号の走査線の模式
図を示す。図中Ｏ_n は奇数行のｎ番目の行を示し、Ｅ_n
は偶数行のｎ番目の行を示す。インターレース走査にお
いては、奇数フィールドにおいて奇数行のみを飛び越し
走査した後、飛び越された偶数行を偶数フィールドで走
査し、３０Ｈｚ（ＮＴＳＣ）もしくは２５Ｈｚ（ＰＡ
Ｌ）で１枚の映像（１フレーム）を完成させる。このた
め、１水平走査期間は６３．５μｓ（ＮＴＳＣ）もしく
は６４μｓ（ＰＡＬ）となる。 【０００４】図３にノンインターレース信号の走査線の
模式図を示す。図中Ｆ_n はｎ番目の行を示す。ノンイン
ターレース走査においては、各フィールドにおいて全て
の行を上から下へ線順次に走査し１枚の映像を完成させ
る。フレーム周波数は約５０〜６０Ｈｚである。このた
め、１水平走査期間はインターレース信号の半分の３０
μｓ程度となる。 【０００５】従来、同一の液晶パネル上に、ＮＴＳＣや
ＰＡＬといったインターレース信号と、ＶＧＡなどのノ
ンインターレース信号の両者を表示可能とした液晶表示
装置として、フレームメモリを用いたものがあった。図
４にこの構成のブロック図を示す。図中、１ａは第一の
映像信号の入力端子であり、インターレース信号である
ＮＴＳＣのＴＶ信号を入力する。２は第一の映像信号の
信号処理部としてコンポジット信号をＲＧＢ色信号に変
換するデコーダ部である。１ｂ−１〜１ｂ−３は第二の
映像信号であり、ノンインターレース信号であるＶＧＡ
信号の入力端子（Ｒ、Ｇ、Ｂ）である。５３はＡ／Ｄ変
換部であり、５４はフレームメモリ部、５５はＤ／Ａ変
換部である。５６は第二の映像信号の位相調整部であ
り、アナログディレイやサンプルホールド回路で構成さ
れる。５７は液晶の画素の色配列に合わせて信号線に送
る色を切り換える色切り換え回路である。５８は第一の
映像信号と第二の映像信号のいずれかを選択する選択回
路である。４は信号を所定の期間毎に順次正転・反転に
切り換え液晶駆動用信号とする反転制御・信号増幅部、
５はメモリ制御と反転制御、及び液晶パネル駆動用のパ
ルスを形成するロジック部である。６は液晶パネルを示
し、該液晶パネル内において７は水平方向の走査手段で
ある水平シフトレジスタ（ＨＳＲ）、８は垂直方向の走
査手段である垂直シフトレジスタ（ＶＳＲ）、９は画素
部である上記構成において、インターレース信号の入力
時には、１入力端子１ａに入力された信号がデコーダ部
２でカラーデコードされた後、フレームメモリ部５４に
より線順次走査信号に変換され、液晶パネル６が１フィ
ールド毎に書き換えられる。 【０００６】また、ノンインターレース信号の入力時に
は、入力端子１ｂ−１〜１ｂ〜３に入力された信号が、
色切り換え回路５７、選択回路５８を経て、線順次走査
信号のまま液晶パネル６を１フィールド毎に書き換え
る。 【０００７】即ち、インターレース信号は、一旦フレー
ムメモリ部５４に書き込み、偶数フィールドと奇数フィ
ールドの飛び越し走査信号を交互に読み出して線順次走
査信号に変換した後、ノンインターレース信号と同じ信
号処理系を通して液晶を駆動し、ノンインターレース信
号は、上記フレームメモリ部５４を介さずに信号処理系
を通して液晶を駆動するのである。 【０００８】 【発明が解決しようとする課題】上記の通り、フレーム
メモリを用いることにより、同じ液晶表示装置において
インターレース信号とノンインターレース信号のいずれ
の映像信号でも表示を行なうことができる。しかしなが
ら、フレームメモリ自体が高価であること、また、デジ
タル化された映像信号を扱うためのＡ／Ｄ変換部やＤ／
Ａ変換部などによりシステムが大規模化し、高コストで
消費電力も大きく、小型化しにくいという問題があっ
た。これらの問題は、特にＨＭＤ（ヘッドマウントディ
スプレイ）などの超小型、電池駆動の応用製品への搭載
において顕著な問題となる。 【０００９】さらに、ノンインターレース信号の処理系
においては、メモリを介さないために、メモリを介した
系と後段の信号処理系を共有化するためにはいくつかの
回路が必要となる。例えば、従来の装置では液晶パネル
の水平走査シフトレジスタの転送時間を１／３にするた
めに、水平方向のＲ、Ｇ、Ｂの３画素を同時に選択して
いるが、この時水平の表示位置を合わせて解像度を得る
ために、各信号の位相を調整する回路（遅延素子やサン
プルホールド回路、図４における位相調整部）が必要と
なる。一方、メモリを介するインターレース信号処理系
では、メモリ書き込みもしくは読み出しタイミングによ
り位相調整を行なうため、当該回路は不要である。 【００１０】また、同一の信号線に１行毎に異なる色の
画素が配列された液晶パネルの場合、１画素行走査する
毎に、映像信号線に供給される色を切り換える回路（図
４における色切り換え回路）が必要とされるが、この場
合も、インターレース信号処理系では、読み出すメモリ
列を切り換えることで供給される色が切り換えられるた
め、不要である。 【００１１】さらに、メモリを介するインターレース信
号処理系では、走査シフトレジスタの走査方向や走査周
波数の変換、走査開始タイミングの調整などで容易に表
示画面の左右反転表示、拡大、縮小、水平表示位置の調
整を行なうことができるのに対して、メモリを介さない
ノンインターレース信号処理系では、同一の特殊表示機
能を実現できないという問題があった。 【００１２】本発明はこれらの問題点を解決し、小型で
低消費電力であり、映像信号の種類に関わらず特殊表示
が可能な液晶表示装置を提供することにある。 【００１３】 【課題を解決するための手段】本発明は、第一及び第二
のメモリ手段と、入力された映像信号をサンプリングし
て該第一のメモリ手段へ書き込む第一の書き込み手段
と、前記入力された映像信号をサンプリングして該第二
のメモリ手段へ書き込む第二の書き込み手段と、を有す
る液晶表示装置の駆動回路において、前記第一の書き込
み手段による書き込みと前記第二の書き込み手段による
書き込みが、前記入力された映像信号がインターレース
信号の場合には、該インターレース信号の同一の水平走
査期間に行われ、前記入力された映像信号がノンインタ
ーレース信号の場合には、該ノンインターレース信号の
一水平走査期間毎に交互に行われるように、前記第一の
書き込み手段と第二の書き込み手段の動作を切り換える
切り換え手段と、前記第一及び第二のメモリ手段に書き
込まれた信号を前記液晶表示装置に出力するために、該
第一及び第二のメモリ手段から交互に読み出す読み出し
手段と、を有し、 前記入力された映像信号がインターレ
ース信号の場合には、前記読み出し手段より読み出され
た線順次走査信号を、液晶パネルの各画素行に順次出力
して線順次によるフィールド走査を行い、続くフィール
ド走査では、出力する液晶パネルの画素行を一行ずらし
てフィールド走査を行い、 前記入力された映像信号がノ
ンインターレース信号の場合には、前記読み出し手段よ
り読み出された線順次走査信号を、液晶パネルの各画素
行に順次出力して線順次によるフィールド走査を行うこ
とを特徴とする。 【００１４】 【００１５】本発明は、上記構成を採ることにより、垂
直走査方法の異なるインターレース信号とノンインター
レース信号に対応してメモリ動作を行ない、同一の液晶
パネルを駆動し得るようにした液晶表示装置及びその駆
動方法である。これにより、インターレース信号とノン
インターレース信号共にメモリが介在するため、位相調
整回路や色切り換え回路などのメモリ以降の回路が共通
化され、回路規模が縮小される。さらに、両者ともにメ
モリ動作させるため、ノンインターレース信号であって
も前記のような特殊表示が可能となった。 【００１６】 【発明の実施の形態】 ［実施形態１］図５に本発明第一の実施形態の液晶表示
装置の液晶パネルの画素配列を、図６に当該液晶パネル
の表示部の回路構成を示す。画素配置はモザイク型デル
タ配列であり、よって、図６の信号線１５には異なる色
の画素が接続されている。また、偶数行と奇数行とで同
色の画素の水平方向の位置を半周期（１．５画素）ずら
して配置しているため、各色の信号に対するタイミング
は偶数行と奇数行で変えてサンプリングを行なう。 【００１７】図６において、７は水平シフトレジスタ
（ＨＳＲ）、８は垂直シフトレジスタ（ＶＳＲ）、９は
画素部を示す。１０は薄膜トランジスタ（ＴＦＴ）、１
１は液晶、１２は保持容量、１３は対向電極、１４は映
像信号線、１５は信号線、１６は走査線、１７はサンプ
リングスイッチを示す。７１はＨＳＲのスタートパルス
（ＨＳＴ）、７２−１、７２−２はＨＳＲの二相クロッ
クパルス（Ｈ１、Ｈ２）、８１はＶＳＲのスタートパル
ス（ＶＳＴ）、８２−１、８２−２はＶＳＲの二相クロ
ックパルス（Ｖ１、Ｖ２）である。 【００１８】図１に、シリアルイン−シリアルアウト型
のラインメモリを用いた本実施形態のシステム構成図を
示す。図中、１ａは第一の映像信号の入力端子であり、
ここではインターレース信号であるＮＴＳＣのＴＶ信号
を入力する。２ａは第一の映像信号の信号処理部とし
て、コンポジット信号をＲＧＢ色信号に変換するデコー
ダ部である。１ｂ−１〜１ｂ−３は第二の映像信号であ
り、ノンインターレース信号であるＶＧＡ信号の入力端
子（Ｒ、Ｇ、Ｂ）である。３はアナログラインメモリ
部、４は信号を所定の期間毎に順次正転・反転に切り換
え液晶駆動用の信号とする反転制御：信号増幅部、５は
メモリ制御と反転制御、及び液晶パネル駆動用のパルス
を形成するロジック部である。６は液晶パネルを示し、
７〜９は図６と同じである。 【００１９】当該構成において、インターレース信号の
入力時には、入力端子１ａに入力された信号がデコーダ
部２でカラーデコードされた後、ラインメモリ部３によ
り線順次走査信号に変換され、液晶パネル６が６０Ｈｚ
で書き換えられる。 【００２０】また、ノンインターレース信号の入力時に
は、入力端子１ｂに入力された信号が、ラインメモリ部
３に一旦記憶された後、垂直走査周波数を変えずに出力
され、線順次走査信号のまま６の液晶パネルをフィール
ド毎に書き換える。ラインメモリ部３において、ＲＧＢ
各色毎にメモリを書き込むサンプリングのタイミングを
ずらせることにより位相調整を行ない、液晶パネル上の
画素の空間的配置にあわせた信号情報を得ている。 【００２１】図７に図６に示したアナログラインメモリ
部３のブロック図を示す。図中、１８はメモリ部の入力
段、１９−１は第一の書き込み手段としての第一の書き
込みシフトレジスタ（ＷＳＲ１）、１９−２は第二の書
き込み手段としての第二の書き込みシフトレジスタ（Ｗ
ＳＲ２）、２０−１はＷＳＲ１用のスタートパルス（Ｗ
ＳＴ１）、２０−２はＷＳＲ２用のスタートパルス、２
１−１はＷＳＲ１用の転送クロック（ＷＣＬＫ１）、２
１−２はＷＳＲ２用の転送クロック（ＷＣＬＫ２）、２
２はメモリ読み出しシフトレジスタ（ＲＳＲ）、２３は
ＲＳＲ用のスタートパルス（ＲＳＴ）、２４はＲＳＲ用
の転送クロック（ＲＣＬＫ）である。 【００２２】２５は液晶パネルの色配列に合わせて液晶
パネルの信号線に送る信号を切り換えるための切り換え
制御部、３３はサンプルホールド回路、３４はサンプル
ホールドパルスの入力端子、２６はメモリの出力段、２
７Ｒ、２７Ｇ、２７ＢはそれぞれＲＧＢ信号の入力端
子、２８Ａ、２８Ｂ、２８ＣはそれぞれＲとＧ、Ｇと
Ｂ、ＢとＲを液晶画面の偶数行と奇数行で切り換え制御
部２５のスイッチで切り換えて出力する出力端子であ
り、２９が切り換え制御信号の入力端子である。３０ａ
〜３０ｆはＲＧＢ各色２本ずつのメモリ列であり、二つ
の書き込みシフトレジスタＷＳＲ１、ＷＳＲ２の動作を
切り換えて、各色２本のメモリの使い方を変えることに
より、異なる２種類の信号（インターレース信号、ノン
インターレース信号）の表示を実現する。 【００２３】上記ＷＳＲ１、ＷＳＲ２及びメモリ列３０
ａ〜３０ｆ周辺の具体的な構成例を図８に示す。図中、
４３Ａ〜４３Ｃは図７における切り換え制御部２５とサ
ンプルホールド回路３３との間のメモリの出力線を示
す。また、３０ａ〜３０ｆの１〜ｎはそれぞれメモリ列
の１〜ｎビット目までを表わす。信号を読み出す時は入
力端子２９からの切り換え信号により、第一のメモリ３
０ａ、３０ｃ、３０ｅか、第二のメモリ３０ｂ、３０
ｄ、３０ｆを選択する。 【００２４】以下、メモリの書き込み手段の切り換えに
よるインターレース信号とノンインターレース信号の表
示動作について説明する。 【００２５】図９に、インターレース信号を表示する場
合の、水平走査期間における液晶及びメモリ駆動のタイ
ミングを示す。ＳＧ１Ｒは赤色の映像信号、ＳＧ１Ｇは
緑色の映像信号、ＳＧ１Ｂは青色の映像信号、ＳＧ２は
ＷＳＴ１、ＳＧ３はＷＳＴ２、ＳＧ４はＷＣＬＫ１、Ｓ
Ｇ５はＷＣＬＫ２、ＳＧ６はＲＳＴ、ＳＧ７はＲＣＬ
Ｋ、ＳＧ８は色選択切り換え信号、ＳＧ９Ａ〜ＳＧ９Ｃ
はメモリ部から出力される線順次走査信号に変換された
信号、ＳＧ１０はＨＳＴ、ＳＧ１１はＨ１、ＳＧ１２は
Ｈ２である。 【００２６】メモリ部に入力された各色の信号は、第一
及び第二の書き込みシフトレジスタを同時に同一期間駆
動することにより、液晶パネルの偶数行用と奇数行用の
二つのメモリ列に記憶される。この時、偶数行と奇数行
で同色の画素の水平方向の位置を半周期（１．５画素）
ずらせて配置しているため、ＷＳＴ１とＷＳＴ２を半周
期（１．５画素）ずらせて書き込みシフトレジスタ１９
−１，１９−２を駆動する。このようにして、倍密度で
サンプリングされた信号は、読み出し時には色切り換え
信号ＳＧ８により一つおきに取り出され、読み出しシフ
トレジスタ２２により１水平走査期間に２回連続して走
査され、液晶画面の画素配置に合うよう順番を並び変え
た偶数行、奇数行の二つのシリアル信号に直される。こ
うして、１水平走査期間に１行分の情報を持つインター
レース信号を倍速化して２行分の情報を擬似的に作り出
し、線順次走査信号への変換が行なわれる。 【００２７】表１にインターレース信号を表示する場合
の、液晶パネル上にフィールド毎に各行（２ｎ〜２ｎ＋
４）へ書き込まれる信号を示す。ここで、Ｏ_n （ｍ）及
びＯ_n'（ｍ）は、ｍフレーム目のインターレース信号の
奇数行のｎ番目の信号をパネルの偶数行と奇数行の画素
配列に合わせてそれぞれ異なるタイミングでサンプリン
グしたデータである。 【００２８】 【表１】 【００２９】画面の偶数行、奇数行とも共に１フィール
ド（６０Ｈｚ）毎に書き換えられることにより、動解像
度、フリッカの問題とも解決される。また、１フィール
ドで見ると垂直の解像度は原信号の半分になってしまう
が、次に１フィールドで１行ずらして表示することによ
り擬似的に垂直解像度を上げている。 【００３０】図１０にノンインターレース信号を表示す
る場合の、水平走査期間における液晶及びメモリ駆動の
タイミングを示す。図中ＳＧ１〜ＳＧ１２は図９と同じ
である。 【００３１】メモリ部に入力する信号の周波数はインタ
ーレース信号を表示する時の倍の速度のため、書き込み
シフトレジスタ１９−１，１９−２を１本ずつ異なる期
間に動かし、これにより液晶パネルの偶数行と奇数行用
の二つのメモリに順番に記憶する。読み出し時には、液
晶画面の画素配置に合うよう位相調整された偶数行、奇
数行の二つのシリアル信号として、読み出しシフトレジ
スタ２２により順番に読み出される。こうして、１水平
走査期間に２行分の情報を持つノンインターレース信号
はメモリを介して位相などのタイミングを調整された
後、２行分の情報を順番に読み出した線順次走査信号に
復元される。 【００３２】表２にノンインターレース信号を表示する
場合の液晶パネル上にフィールド毎に各行（ｎ〜ｎ＋
４）へ書き込まれる信号を示す。ここで、Ｆ_n （ｍ）及
びＦ_n'（ｍ）はｍフィールド目のノンインターレース信
号のｎ番目の信号をパネルの偶数行と奇数行の画素配列
に合わせてそれぞれ異なるタイミングでサンプリングし
たデータである。 【００３３】 【表２】 【００３４】ノンインターレース信号においては、垂直
解像度を落とすことなく、１フィールド毎に画面の書き
換えを行なうことができる。 【００３５】［実施形態２］図１１に本発明の第二の実
施形態におけるアナログラインメモリ部のブロック図を
示す。図中、１９は書き込みシフトレジスタ（ＷＳ
Ｒ）、２０はＷＳＲ用のスタートパルス（ＷＳＴ）、２
１はＷＳＲ用の転送クロック（ＷＣＬＫ）、５１、５２
はＷＳＲの出力制御端子（Ｇ１、Ｇ２）である。 【００３６】メモリ列３０ａ〜３０ｆはシフトレジスタ
ＷＳＲの出力をＧ１、Ｇ２により切り換えて、各色２本
のメモリの使い方を変えることにより、異なる２種類の
信号（インターレース信号、ノンインターレース信号）
の表示を実現する。 【００３７】上記ＷＳＲ１、ＷＳＲ２及びメモリ列３０
ａ〜３０ｆ周辺の具体的な構成例を図１２に示す。図
中、４３Ａ〜４３Ｃは図１１における切り換え制御部２
５とサンプルホールド回路３３との間のメモリの出力線
を示す。また、３０ａ〜３０ｆの１〜ｎはそれぞれメモ
リ列の１〜ｎビット目までを表わす。信号を読み出す時
は入力端子２９からの切り換え信号により、第一のメモ
リ３０ａ、３０ｃ、３０ｅか、第二のメモリ３０ｂ、３
０ｄ、３０ｆを選択する。 【００３８】以下、メモリの書き込み手段の切り換えに
よるインターレース信号とノンインターレース信号の表
示動作について説明する。 【００３９】図１３にインターレース信号を表示する場
合の水平走査期間における液晶及びメモリ駆動のタイミ
ングを示す。図中、ＳＧ１Ｒは赤色の映像信号、ＳＧ１
Ｇは緑色の映像信号、ＳＧ１Ｂは青色の映像信号、ＳＧ
２はＷＳＴ、ＳＧ４はＷＣＬＫ、ＳＧ６はＲＳＴ、ＳＧ
７はＲＣＬＫ、ＳＧ８は色選択切り換え信号、ＳＧ９Ａ
〜ＳＧ９Ｃはメモリ部から出力される線順次走査信号に
変換された信号、ＳＧ１０はＨＳＴ、ＳＧ１１はＨ１、
ＳＧ１２はＨ２である。ＳＧ１３、ＳＧ１４はＷＳＲ出
力の制御パルスＧ１、Ｇ２である。 【００４０】Ｇ１、Ｇ２とも１水平走査期間中オンとす
ることにより、書き込みシフトレジスタ１９の出力を２
本のメモリに同一期間供給する。これにより、メモリ部
に入力した各色の信号は、液晶パネルの偶数行と奇数行
用の二つのメモリに同時に記憶される。このとき、偶数
行と奇数行で同色の画素の水平方向の位置を半周期
（１．５画素）ずらせて配置しているため、半周期
（１．５画素）ずらせて書き込みシフトレジスタ１９の
出力を２本のメモリに与える。このようにして、倍密度
でサンプリングされた信号は、読み出し時には色切り換
え信号ＳＧ８により一つおきに取り出され、読み出しシ
フトレジスタ２２により１水平走査期間に２回連続して
走査され、液晶画面の画素配置に合うよう順番を並び変
えた偶数行、奇数行の二つのシリアル信号に直される。
こうして、１水平走査期間に１行分の情報を持つインタ
ーレース信号を倍速化して２行分の情報を擬似的に作り
出し、線順次走査信号への変換が行なわれる。 【００４１】図１４にノンインターレース信号を表示す
る場合の水平走査期間における液晶及びメモリ駆動のタ
イミングを示す。図中ＳＧ１〜ＳＧ１４は図１３と同じ
である。 【００４２】メモリ部に入力する信号の周波数はインタ
ーレース信号を表示する時の倍の速度のため、書き込み
シフトレジスタ１９のクロックもインターレース時の倍
の周波数で与える。液晶パネルの偶数行と奇数行用の二
つのメモリに順番に記憶するため、制御パルスＧ１、Ｇ
２を異なる１／２水平走査期間に与え、またスタートパ
ルスＷＳＴも１／２水平走査期間毎に与える。読み出し
時には、液晶画面の画素配置に合うよう位相調整された
偶数行、奇数行の二つのシリアル信号として、読み出し
シフトレジスタ２２により順番に読み出される。こうし
て、１水平走査期間に２行分の情報を持つノンインター
レース信号はメモリを介して位相などのタイミングを調
整された後、２行分の情報を順番に読み出した線順次走
査信号に復元される。 【００４３】 【発明の効果】以上説明したように、本発明によると、
インターレース信号とノンインターレース信号を装置の
規模を大幅に拡大することなく低消費電力で同一の液晶
パネルに表示することが可能であり、またノンインター
レース信号においてもインターレース信号と同様の特殊
表示が可能となった。

【図面の簡単な説明】 【図１】本発明の一実施形態の液晶表示装置のシステム
構成図である。 【図２】インターレース信号の走査線の模式図である。 【図３】ノンインターレース信号の走査線の模式図であ
る。 【図４】従来の液晶表示装置のシステム構成図である。 【図５】本発明の一実施形態の液晶パネルの画素配列例
である。 【図６】本発明の一実施形態の液晶パネルの表示部の回
路構成図である。 【図７】図１に示した回路構成におけるアナログライン
メモリ部のブロック図である。 【図８】図７のアナログラインメモリ部周辺の回路構成
例である。 【図９】本発明の一実施形態においてインターレース信
号を表示する場合の、水平走査期間における液晶及びメ
モリ駆動のタイミングを示す。 【図１０】本発明の一実施形態においてノンインターレ
ース信号を表示する場合の、水平走査期間における液晶
及びメモリ駆動のタイミングを示す。 【図１１】図１に示した回路構成における他のアナログ
ラインメモリ部のブロック図である。 【図１２】図１１のアナログラインメモリ部周辺の回路
構成例である。 【図１３】本発明の第二の実施形態においてインターレ
ース信号を表示する場合の、水平走査期間における液晶
及びメモリ駆動のタイミングを示す。 【図１４】本発明の第二の実施形態においてノンインタ
ーレース信号を表示する場合の、水平走査期間における
液晶及びメモリ駆動のタイミングを示す。 【符号の説明】 １ａ 第一の映像信号入力端子 １ｂ−１〜１ｂ−３ 第二の映像信号入力端子 ２ デコーダ部 ３ アナログラインメモリ部 ４ 反転制御・信号増幅部 ５ ロジック部 ６ 液晶パネル ７ 水平シフトレジスタ（ＨＳＲ） ８ 垂直シフトレジスタ（ＶＳＲ） ９ 画素部 １０ 薄膜トランジスタ（ＴＦＴ） １１ 液晶 １２ 保持容量 １３ 対向電極 １４ 映像信号線 １５ 信号線 １６ 走査線 １７ サンプリングスイッチ １８ メモリ部の入力段 １９ メモリ書き込みシフトレジスタ（ＷＳＲ） １９−１ 第一のメモリ書き込みシフトレジスタ（ＷＳ
Ｒ１） １９−２ 第二のメモリ書き込みシフトレジスタ（ＷＳ
Ｒ２） ２０ ＷＳＲ用スタートパルス（ＷＳＴ） ２０−１ ＷＳＲ１用スタートパルス（ＷＳＴ１） ２０−２ ＷＳＲ２用スタートパルス（ＷＳＴ２） ２１ ＷＳＲ用クロックパルス（ＷＣＬＫ） ２１−１ ＷＳＲ１用クロックパルス（ＷＣＬＫ１） ２１−２ ＷＳＲ２用クロックパルス（ＷＣＬＫ２） ２２ メモリ読み出しシフトレジスタ（ＲＳＲ） ２３ ＲＳＲ用スタートパルス（ＲＳＴ） ２４ ＲＳＲ用転送クロックパルス（ＲＣＬＫ） ２５ 切り換え制御部 ２６ メモリ出力段 ２７Ｒ、２７Ｇ、２７Ｂ ＲＧＢ信号入力端子 ２８Ａ〜２８Ｃ 出力端子 ２９ 切り換え制御信号入力端子 ３０ａ〜３０ｆ メモリ列 ３３ サンプルホールド回路 ３４ サンプルホールドパルスの入力端子 ４３Ａ〜４３Ｃ メモリ出力線 ５１、５２ 出力制御端子 ５３ Ａ／Ｄ変換部 ５４ フレームメモリ部 ５５ Ｄ／Ａ変換部 ５６ 位相調整部 ５７ 色切り換え回路 ５８ 選択回路 ７１ ＨＳＲ用スタートパルス（ＨＳＴ） ７２−１ ＨＳＲ用二相クロックパルス（Ｈ１） ７２−２ ＨＳＲ用二相クロックパルス（Ｈ２） ８１ ＶＳＲ用スタートパルス（ＶＳＴ） ８２−１ ＶＳＲ用二相クロックパルス（Ｖ１） ８２−２ ＶＳＲ用二相クロックパルス（Ｖ２）

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−54861（ＪＰ，Ａ) 特開 平５−61444（ＪＰ，Ａ) 特開 平３−18894（ＪＰ，Ａ) 特開 昭64−81996（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 3/36 G02F 1/133 H04N 5/66 - 5/74

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】 第一及び第二のメモリ手段と、入力され
   た映像信号をサンプリングして該第一のメモリ手段へ書
   き込む第一の書き込み手段と、前記入力された映像信号
   をサンプリングして該第二のメモリ手段へ書き込む第二
   の書き込み手段と、を有する液晶表示装置の駆動回路に
   おいて、 前記第一の書き込み手段による書き込みと前記第二の書
   き込み手段による書き込みが、前記入力された映像信号
   がインターレース信号の場合には、該インターレース信
   号の同一の水平走査期間に行われ、前記入力された映像
   信号がノンインターレース信号の場合には、該ノンイン
   ターレース信号の一水平走査期間毎に交互に行われるよ
   うに、前記第一の書き込み手段と第二の書き込み手段の
   動作を切り換える切り換え手段と、 前記第一及び第二のメモリ手段に書き込まれた信号を前
   記液晶表示装置に出力するために、該第一及び第二のメ
   モリ手段から交互に読み出す読み出し手段と、を有し、 前記入力された映像信号がインターレース信号の場合に
   は、前記読み出し手段より読み出された線順次走査信号
   を、液晶パネルの各画素行に順次出力して線順次による
   フィールド走査を行い、続くフィールド走査では、出力
   する液晶パネルの画素行を一行ずらしてフィールド走査
   を行い、 前記入力された映像信号がノンインターレース信号の場
   合には、前記読み出し手段より読み出された線順次走査
   信号を、液晶パネルの各画素行に順次出力して線順次に
   よるフィールド走査を行う ことを特徴とする液晶表示装
   置の駆動回路。