JP3437872B2 - 信号混在下での集積回路のテスト方法およびその装置 - Google Patents

信号混在下での集積回路のテスト方法およびその装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は信号が混在する環境のも
とで集積回路のテストを行う方法およびそのための装置
に関し、特に複数のプリント回路基板にマウントされた
複数の集積回路間の相互接続をテストし、さらに集積回
路間を相互接続する電気部品の値を測定するための方法
および装置に関する。
【０００２】
【従来の技術】プリント回路基板およびシステムレベル
における相互接続テストの必要性は、産業界において非
常に優先度の高い課題である。特に、ＩＣ設計から車体
補償および顧客サービスに到る数多くの相違する電子的
な応用段階を含みしたがって複数の分野でテストおよび
診断を必要とする自動車産業において、その必要性が高
い。ＩＣレベルでは、非常に多くの混信号デバイスのた
めのテストが必要である。自動車産業界における電子テ
ストおよび診断要求を満足させるために、テストを効率
よく行うための設計（ＤＥＴ）に対するリアルエステイ
ト（ピン数およびシリコンの両者）は、利益をコストに
見合うものにするため最小に保つ必要がある。
【０００３】自動車の補償期間が長期化するに従って、
より慎重なフィールドテストおよび診断能力が必要とな
り、さらに集積回路（ＩＣ）レベルから始まって制御シ
ステムにおける混信号基板上の個別部品および周辺のア
ナログデバイスに到るまでの階層的なテスト概念が必要
となっている。ＩＣ内により大きな可能性を集積しその
結果複雑性を埋没させると言う傾向が増すに伴って、基
板レベルでの“釘のベッド”を用いた現在の回路内テス
ト方法はその有効性を大きく失っている。したがってア
ナログテストバスを介した全レベルでの“仮想回路内”
テストの必要性が高まっている。
【０００４】ＩＣ、サブシステムおよびシステムレベル
でのＤＦＴ方法を実行するためには、ＩＣ、ＰＣ基板お
よびシステム内の極限的な場所におけるアナログドリフ
ト傾向テストのための手段を提供するような構成が必要
である。保証された適正データを得るためには、厳しい
動作条件を与えてデータパスを失敗させることが必要で
ある。適切なデータを製品の寿命をこえてプロセスの全
てのレベルまでフィードバックさせることにより、連続
した改良と、増加する複雑性の中でのプロジェクトの将
来的な要求が加速される。
【０００５】
【発明の要約】したがって本発明の目的は、信号が混在
する環境のもとで集積回路間の相互接続をテストするた
めの方法と装置を提供することにある。本発明の他の目
的は、プリント回路基板上にマウントされた別個のＩＣ
上のアナログ回路を相互接続するために、基板上に設け
られた受動部品を測定する方法であって、デジタル集積
回路に対する従来のテスト方法に用いられている境界走
査技術と両立する方法を提供することにある。
【０００６】本発明によれば各ＩＣは、１個またはそれ
以上の電子部品、例えば抵抗、容量あるいは導体を２個
のＩＣにおける中心のアナログ回路かまたはＩＣ上のテ
ストバスに選択的に接続するための、多重スイッチを有
している。この選択は適切な部品を接続するデジタルテ
スト信号をテストバスに提供することによって実行され
る。第１の実施例では各ＩＣは信号バスを含んでいる。
テストバスに接続した場合、プログラム可能な定電流が
その部品に供給され、その結果としてバスに発生する電
圧を用いて部品の値が特定される。第２の実施例では各
ＩＣは、多重スイッチのインピーダンス測定を可能にす
る一対のバスを含んでおり、これによって部品の値をよ
り正確に測定する。各ＩＣ上には、ピン間あるいはＩＣ
間の接続の完全性をデジタル的にテストするため、およ
びそのテスト結果を記憶するために、さらに他のスイッ
チおよび記憶素子が設けられている。
【０００７】
【実施例】図１は、多くの製造プラントにおいて使用さ
れているプリント回路基板をテストするための通常の回
路内テスタを示す。正および負の入力を有する演算増幅
器１０は回路の利得分だけ２入力間の差を増幅する。両
入力のインピーダンスは非常に高く、通常無限であると
みなされる。この演算増幅器はプリント回路基板上のア
ナログ部品の値を決定するために用いられる。
【０００８】標準の回路内テスタでは、電子機械スイッ
チによって前面終端部のマトリックスを構成し、これに
よって増幅器１０とプリント回路のノードパターンにマ
ッチするように設計された探査用アッセンブリとの間の
インターフェイスを取っている。（マトリックス内の）
スイッチＳ１およびＳ２は、テストすべき各アナログ部
品を増幅器１０のフィードバックパス内に組み込むため
にクローズされる。（マトリックス内の）Ｓ３およびＳ
４は抵抗Ｒ２およびＲ３を接地するためにクローズされ
る。定電圧源１２は抵抗Ｒ１を介してノード１に接続さ
れている。フィードバックパス内の未知の抵抗Ｒｘはノ
ード１において抵抗Ｒ１と共に電圧分配器を構成する。
アナログ−デジタル変換器１４は増幅器１０の出力電圧
（Ｖｏ）を測定する。正入力を基準電位（接地）に接続
することによって、負入力（ノード１）は、Ｒｘを介し
た増幅器強制電流によってこの２入力間の電位差が実質
的に０となるまで、仮想接地電位となる。例えば、もし
負の入力が正の方向に向かおうとすると、出力は２入力
間の電位差が実質的に０となるまで反対方向に増幅され
る。もしノード１が仮想接地の状態でありかつ抵抗Ｒ２
およびＲ３間の電位が０である場合、電源１２からの全
電流（Ｉｇ）はＲｘを通過する。増幅器１０、電圧源１
２および抵抗Ｒ１は定電流源を構成する。Ｉｇが既知で
Ｖｏが測定された場合、Ｒｘは算出可能である。増幅器
１０からの過剰電流（ＩａおよびＩｂ）は抵抗Ｒ４およ
びＲ５を通過するがしかしこの計算には影響を及ぼさな
い。
【０００９】図２を参照すると、図１に示す回路内テス
タの一部が、本発明に従って一対の混信号集積回路１６
および１８間の相互接続の完全性をテストするため、お
よび両ＩＣ間の抵抗Ｒ６〜Ｒ１１および容量Ｃ１〜Ｃ３
のような受動部品または導体１９を測定するために使用
されている。これらの部品はプリント回路基板上にマウ
ントされており、この基板はさらにＩＣ１６および１８
を支持している。ＩＣ１６および１８は図示しないデジ
タル回路と同様に中心的な、あるいは任務を帯びたアナ
ログ回路２０および２２を含んでいる。各ＩＣ１６およ
び１８にはそれぞれテストアクセス端子（ＴＡＰ）制御
回路２４および２６が設けられている。ＴＡＰ２４およ
び２６はテストクロック（ＴＣＫ）およびテストモード
選択（ＴＭＳ）入力を受信し、かつ図３に示すタイミン
グ出力ＵＰＤＡＴＥ・ＤＲおよびＣＬＯＣＫ・ＤＲを提
供してデータレジスタ２８を制御する。
【００１０】レジスタ２８はＩＣ１６中で８個のステー
ジ３０〜４４とＩＣ１８中で８個のステージ４６〜６０
を有している。レジスタ２８によってシフトされたデー
タはそれぞれが一対のスイッチを有する多重素子７０〜
１００を制御する。素子７０〜８４は前述の基板にマウ
ントされた受動部品を、アナログ回路２０の入出力導体
か、または一部がＩＣ１６に含まれるがしかしＩＣ１６
のピンを介してアクセス可能なテストバス１０２のいず
れかに選択的に接続する。同様に素子８６〜１００は、
部品を回路２２の入出力導体かあるいはテストバス１０
４のいずれかに選択的に接続する。素子７０〜１００の
スイッチ位置は、ＴＡＰ制御回路２４および２６の制御
下でテストデータ入力（ＴＤＩ）ラインを介してレジス
タ２８にシフトインされかつテストデータ出力（ＴＤ
Ｏ）ラインを介してシフトアウトされるテストベクトル
またはデータワードによって決定される。
【００１１】演算増幅器１０の負の入力端子におけるノ
ード１はテストバス１０２に接続され、さらに増幅器１
０の出力端子はテストバス１０４に接続される。素子７
０〜８４の内少なくとも１個および素子８６〜１００の
内の１個がテストモード位置に設定されている場合、発
生器１２からの定電流はクローズされたスイッチを通っ
て回路基板上の１個かそれ以上の受動部品に供給され
る。増幅器１０の出力端子に生じるアナログ電圧はＡ／
Ｄ変換器１４によって変換され、部品の値を決定するた
めにコンピュータ１２０に入力される。このコンピュー
タ１２０はまた、所定の電流レベルを設定するためにプ
ログラム可能な発生器１２を制御する。
【００１２】図３を参照すると、各多重素子７０〜１０
０はＤ型のフリップ・フロップ１１０〜１１６を含んで
いる。テストベクトルは、レジスタ２８と各多重素子中
のフリップ・フロップ１１０および１１２によってシフ
トされる。ある特定の時間において、４個の２値データ
対００、０１、１０および１１の内の１個がフリップ・
フロップ１１０および１１２のＱ出力に出現する。所定
のテストベクトルが連続してロードされると、ＵＰＤＡ
ＴＥ・ＤＲ信号はフリップ・フロップ１１０および１１
２のＱ出力データをそれぞれフリップ・フロップ１１４
および１１６にシフトさせる。フリップ・フロップのラ
ッチ出力は２個のＦＥＴスイッチのゲートをそれぞれ制
御し、それによって回路２０および２２への信号バスか
あるいはテストバス１０２および１０４のいずれかを選
択する。
【００１３】図２に示す基板上テストＩＣと図１に示す
外部の回路内テスタとの間には非常に大きな相違点があ
る。この相違点は例えば、次に示すようなものである。
１）基板上テストのための演算増幅器は正電位および負
電位のための２個の電源によって駆動されない。その代
わりに、車両用のバッテリ（＋Ｖ）から誘導される保護
電圧源によってこの両者がまかなわれる。２）演算増幅
器への正の入力、刺激および電圧測定回路は電圧＋Ｖ／
２に基準設定される。３）回路内テスタにおけるスイッ
チマトリックス、探査アッセンブリ、相互接続用の配線
およびこれに関連の制御用ソフトウエアは、単純なＩＣ
集積法に対してはもはや必要ではなく、その結果将来の
テスタにおけるコストを低減することができる。
【００１４】さて次に図４を参照すると、本発明の第２
の実施例が示されている。この実施例では、入力および
出力ライン１３０および１３２をそれぞれ有するアナロ
グバスが、プリント回路基板上にマウントされた複数の
ＩＣ１３４および１３４Ａの内部に延びている。各ＩＣ
上にさらに別のバスを設けることによって図２の実施例
に対して別のピンが必要となるが、しかしこれを相殺す
る利点、すなわち多重スイッチのインピーダンスが大き
い場合でもその部品を正確に測定できると言う利点が生
じる。シリコンのリアルエステイトを保持するために、
これらの多重スイッチをＩＣ上に位置させそれによって
シリコンの使用量を少なくする必要があるが、そのため
には必然的にスイッチのインピーダンス値が大きくな
る。
【００１５】電流源１４０はバス１３０に接続され、電
圧検出器１４２はバス１３２に接続される。あるいは電
源１４０を定電圧源とすると検出器１４２は電流検出器
である。ＩＣ１３４は導体１４４および１４６を有し、
これらはバス１３０および１３２にそれぞれ接続されか
つ複数のスイッチに接続されている。既に述べたように
これらのスイッチは、テストアクセス端子（ＴＡＰ）１
４８におけるテスト回路の制御にしたがってクローズあ
るいはオープンとなるように活性化される。この技術分
野で周知のように制御回路は境界走査レジスタ（図示せ
ず）を含みさらにスイッチ制御のための命令を供給する
標準的なインターフェイスを含んでいる。図示の都合上
図４において各ＩＣは４個のスイッチグループ１５２〜
１５８および１５２Ａ〜１５８Ａをそれぞれ有するよう
に示されている。説明の簡素化のためにグループ１５６
についてのみその詳細を説明する。
【００１６】スイッチグループ１５６はスイッチ１６０
〜１６８を含んでいる。Ｒは各スイッチの内部インピー
ダンスを示す。スイッチ１６０はアナログ回路１５０と
ＩＣ１３４の入力ピンに接続された導体１７０とを接続
しあるいは切り離すように活性化される。テストモード
が選択されている場合スイッチ１６０はオープンの状態
である。このスイッチはアナログ回路１５０内に含まれ
ていてもよい。例えばスイッチ１６０によって実行され
る機能は、回路１５０の一部を構成する演算増幅器の出
力駆動回路をオフとすることによっても達成される。こ
の場合、ＩＣの設計者は境界走査テストワードから適当
な制御レベルを構成する必要がある。スイッチ１６４お
よび１６６は導体１４４および１４６をそれぞれ介して
導体１７０をバス１３０および１３２に接続する。スイ
ッチ１６６および１６８はＩＣ駆動電圧と接地とにそれ
ぞれ接続されており、信号が混在する環境下でＩＥＥＥ
規準１１４９．１ＥＸＴＥＳＴを起動するために設けら
れている。ＥＸＴＥＳＴはデジタル集積回路をテストす
るための接続性テスト手順を示す。ＥＸＴＥＳＴの詳細
およびその背景情報は、ＩＥＥＥによって１９９０年５
月２１日に発行されたＩＥＥＥ標準テストアクセスポー
トおよび境界走査構造から得ることが出来る。
【００１７】図４には示していないが、このＩＣがアナ
ログと同様にデジタル回路を含んでいることは容易に理
解される。スイッチ１６６および１６８を制御すること
によって、例えばアナログ回路に接続されたＩＣピンと
デジタル回路に接続されたＩＣピン間のクロスファミリ
間短絡の検出が可能となる。スイッチを選択的にクロー
ズして＋Ｖあるいはアースに接続することにより、デジ
タル信号の‘１’または‘０’が生成され、これらは各
スイッチグループに関連するステージＤＲを含むデータ
レジスタによって検出される。
【００１８】ＩＣ１３４および１３４Ａにおいてスイッ
チグループのうちの適当なスイッチを選択的にクローズ
することによって、部品Ｚ１は定電流源１４０に接続さ
れ、この部品のインピーダンスを決定するための適切な
測定が検出器１４２によってなされる。例えば部品Ｚ
１、ＩＣ１３４におけるスイッチグループ１５６および
ＩＣ１３４Ａにおけるスイッチグループ１５４Ａを考え
ると、Ｚ１の一端を電流源１４０に接続するためにはス
イッチ１６４をクローズし、Ｚ１の他端を接地するため
にはスイッチ１７８Ａをクローズする。電圧検出器１４
２をＺ１の左側に接続し、スイッチ１６２をクローズ
し、電圧Ｖ3 を測定し、その後スイッチ１６２をオープ
ンしスイッチ１７２Ａをクローズし、電圧検出器１４２
をＺ１の右側に接続し電圧Ｖ4 を測定することによっ
て、Ｚ１の値が決定される。したがってＺ１の値は、電
圧の測定値Ｖ3 とＶ4 間の相違を定電流で分割したもの
となる。Ｚ１と直列な全てのスイッチのインピーダンス
はＶ3 あるいはＶ4 を変化させるがしかしＶ3 とＶ4 間
の差を変化させることはない。
【００１９】ＩＣ１３４において導体１４４および１４
６の点線で示した延長線は、ＩＣ１３４Ａ中の対応する
導体の場合と同様に、必要に応じてアナログ回路１５０
内で測定が可能であることを意味している。
【００２０】図５は、制御モジュール基板のレベルを越
えて例えばエンジン制御モジュールのような典型的なサ
ブシステムおよびこのモジュールに接続されかつ厳しい
環境下に置かれているセンサあるいはアクチュエータに
達するテストバスを示す。自動車用電子工業界では、制
御モジュールは、システムが稼働すべき種々の条件をモ
ニタリングするために設けられた数多い周辺センサをイ
ンターフェイスする。例えばエンジン制御システムで
は、空気と燃料の混合比率は温度、湿度、高度等を含む
大気の全条件下で正しい比率を保っている必要がある。
アクチュエータの多くは車両の駆動性能を確保するため
に、燃料を測定し、スパークタイミングを調整し、クラ
ンクケースの煙を再循環させる。相互接続用の回路によ
るインピーダンスのドリフトは無視することが出来な
い。極限の温度、温度サイクル、凍結防止剤の漏れ、道
路上の塩分等厳しい駆動環境はすべてエージングプロセ
スに影響を与える。システムを構成する多くの相互接続
はアナログ変化で測定する必要がある。センサあるいは
アクチュエータを取り替えること、テストのためにケー
ブルを切り離すこと等の一般的な実験およびエラー練習
は、欠陥をつくり出す多くの現実条件を覆い隠し、さら
に自然の状態で欠陥の発生機構を特定する希望を打ち砕
く。図５において、ＩＣ１３４Ａによって駆動されるア
クチュエータ２００を構成する電子部品の値は、図４に
示す方法によって測定される。スイッチグループ１５６
Ａおよび１５８Ａはセンサ２００を図４に示す定電流源
１４０に接続するために選択的にクローズされ、さらに
その後センサの両端における電圧測定が図４に示す電圧
検出器１４２を用いて行われる。
【００２１】以上本発明の最も適した実施例を詳細に説
明したが、本発明が属する技術分野に周知の者であれ
ば、請求の範囲に規定したような本発明を実施するため
の種々の異なる設計および実施例を理解しうるものであ
る。
【図面の簡単な説明】
【図１】通常の回路内テスタを示す図。
【図２】本発明をプリント回路基板に適用した場合の回
路図。
【図３】図２に示すスイッチ制御回路の詳細を示す回路
図。
【図４】本発明の第２の実施例にかかる回路図。
【図５】本発明を自動車システムに適用した場合のブロ
ック図。
【符号の説明】
１０ 演算増幅器 １２ 電圧源 １４ アナログ−デジタル変換器 １６、１８ 集積回路デバイス ２０、２２ アナログ回路 ２４、２６ テストアクセス端子（ＴＡＰ）制御回路 ２８ データレジスタ ３０〜４４、４６〜６０ レジスタ２８中のステージ ７０〜１００ 多重素子 １０２、１０４ テストバス １２０ コンピュータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ケネス ポール パーカー アメリカ合衆国コロラド州フォート コ リンズ，ハニー ローカスト コート 5213 (56)参考文献 特開 平１−299473（ＪＰ，Ａ) 特開 平１−237472（ＪＰ，Ａ) 特開 平１−127973（ＪＰ，Ａ) 特開 昭60−149980（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 G01R 27/02

Claims (15)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１および第２のアナログ回路を含むそ
    れぞれの第１および第２の集積回路デバイスを相互に接
    続するための電子部品を測定する装置であって、前記第
    １および第２の集積回路デバイスに含まれる第１および
    第２のアナログテストバスと、前記第１および第２の集
    積回路デバイスに含まれて前記電子部品を前記第１およ
    び第２のアナログ回路あるいは前記第１および第２のア
    ナログテストバスのいずれかに選択的に接続する多重手
    段と、前記第１および第２のアナログテストバスに接続
    され、かつ前記電子部品が前記第１および第２のアナロ
    グテストバスに接続されている場合、前記電子部品に電
    流を供給する電源を含むテスト回路手段と、前記電子部
    品の値を決定するための検出手段とを備えた電子部品を
    測定する装置。
  2. 【請求項２】 前記第１および第２の集積回路デバイス
    は、さらに、これらの第１および第２の集積回路デバイ
    スのピンを電圧源あるいは基準電圧に選択的に接続する
    ためのスイッチを含み、前記第１および第２の集積回路
    デバイスはこれらの前記１個のピンと１個またはそれ以
    上のピン間の相互接続の完全性を示すデジタル値１また
    は０を記憶する記憶手段を含む、請求項１に記載の電子
    部品を測定する装置。
  3. 【請求項３】 前記電流はプログラム可能な定電流発生
    器によって供給され、さらに電圧はアナログ／デジタル
    変換器によって測定される、請求項１に記載の電子部品
    を測定する装置。
  4. 【請求項４】 前記定電流発生器は、演算増幅器と、こ
    の演算増幅器の第１の入力を基準電圧に接続するための
    手段と、前記演算増幅器の第２の入力を定電圧源に接続
    するための抵抗手段と、前記抵抗手段および前記演算増
    幅器の第２の入力間のノードを前記第１のテストバスに
    接続するための手段と、前記演算増幅器の出力を前記第
    ２のテストバスに接続するための手段と、前記アナログ
    デジタル変換器は前記第１および第２のテストバス間に
    発生するアナログ電圧をデジタル値に変換するものであ
    ってこのデジタル値に基づいて選択された部品値を決定
    するためのコンピュータ手段を含む、請求項３に記載の
    電子部品を測定する装置。
  5. 【請求項５】 前記電子部品は複数の受動部品を含み、
    前記第１および第２のアナログ回路はそれぞれ複数の入
    出力導体を含み、前記スイッチは第１および第２のスイ
    ッチ手段を含み、前記第１および第２のスイッチ手段は
    それぞれ複数のスイッチ対を含み、前記各スイッチ対の
    内の一個は前記第１および第２のアナログ回路間に所定
    の回路を構成する目的で前記電子部品を前記入出力導体
    に接続するために使用され、前記各スイッチ対の内の他
    の一個は前記１個またはそれ以上の前記電子部品を前記
    第１および第２のテストバス間に接続するために使用さ
    れるものである、請求項２に記載の電子部品を測定する
    装置。
  6. 【請求項６】 前記多重手段はスイッチ制御手段を含
    み、前記スイッチ制御手段はデジタルテストベクトルに
    従って前記スイッチ対を選択的に活性化するための複数
    の記憶手段を含む、請求項５に記載の電子部品を測定す
    る装置。
  7. 【請求項７】 前記記憶手段は前記スイッチ対のそれぞ
    れの前記第１および第２のスイッチ手段を制御するため
    に少なくとも第１および第２のフリップ・フロップを含
    む、請求項６に記載の電子部品を測定する装置。
  8. 【請求項８】 前記第１および第２のアナログテストバ
    スは前記各第１および第２の集積回路デバイス上で単一
    の導体を含み、前記第１の集積回路デバイス上の導体は
    前記電源に接続され、さらに前記第２の集積回路デバイ
    ス上の導体は前記検出手段に接続されている、請求項１
    に記載の電子部品を測定する装置。
  9. 【請求項９】 前記第１および第２のアナログテストバ
    スはそれぞれの前記第１および第２の集積回路デバイス
    上で一対の導体を含み、この各導体対の一方は前記電源
    に接続され他方は前記検出手段に接続されている、請求
    項１に記載の電子部品を測定する装置。
  10. 【請求項１０】 前記各第１および第２の集積回路デバ
    イスは同時にクローズされ、かつ前記導体対を越えて直
    列に位置する少なくとも第１および第２のスイッチを含
    み、それによって前記第１および第２のスイッチのイン
    ピーダンスを測定可能とした、請求項９に記載の電子部
    品を測定する装置。
  11. 【請求項１１】 前記各第１および第２の集積回路デバ
    イスは、前記第１および第２のスイッチのそれぞれの一
    端に接続された内部導体を含み、前記１個のスイッチの
    他端は前記電源に接続され、前記他方のスイッチの他端
    は前記検出手段に接続されている、請求項１０に記載の
    電子部品を測定する装置。
  12. 【請求項１２】 前記各第１および第２の集積回路デバ
    イスは、前記内部導体および前記第１および第２の集積
    回路デバイスのための電圧源との間に接続された第３の
    スイッチと、前記第１および第２の集積回路デバイスの
    ピンに接続された前記内部導体と接地との間に接続され
    た第４のスイッチと、前記第３あるいは第４のスイッチ
    がクローズされた場合、前記内部導体上の論理レベルを
    記憶するために上記内部導体に接続された記憶素子とを
    含む、請求項１１に記載の電子部品を測定する装置。
  13. 【請求項１３】 第１および第２の集積回路デバイス上
    に位置するアナログ回路を相互接続するための電子部品
    の値を測定する方法であって、 ａ）前記アナログ回路から前記電子部品を分離し、この
    電子部品をテストバスに接続し、さらに前記第１および
    第２の集積回路デバイス上に位置するメモリ手段中に適
    切なデジタルテストベクトルをロードすることによって
    測定のための部品を選択し、 ｂ）前記第１および第２の集積回路デバイス上に位置す
    る少なくとも一個の導体と一個のスイッチを含むアナロ
    グバスを越えて前記選択された前記電子部品に定電流を
    通過させ、さらに前記第１および第２の集積回路デバイ
    ス上の前記導体の両端に発生する電圧を測定し、 ｃ）ステップｂ）において測定された電圧値を用いて前
    記第１および第２の集積回路デバイス間の前記電子部品
    の値を決定する電子部品の値を測定する方法。
  14. 【請求項１４】 前記各アナログバスは、前記第１及び
    第２の集積回路デバイス上に存在する一対の導体と一対
    のスイッチを含み、前記ステップｂ）は電流を前記第１
    および第２の集積回路デバイス上の一方の導体上および
    一方のスイッチ上を前記電子部品を介して一方向に流
    し、かつ他方の導体上および他方のスイッチ上に前記電
    子部品を介して電流を反対方向に流し、さらに、前記第
    １および第２の集積回路デバイスのうちの１個のスイッ
    チ対を介して他の前記第１および第２の集積回路デバイ
    スのいずれかに流すステップを含む、請求項８に記載の
    電子部品の値を測定する方法。
  15. 【請求項１５】 第１および第２の集積回路デバイス上
    に位置するアナログ回路を相互接続する複数の電子部品
    の内の一個の値を測定し、前記第１および第２の集積回
    路デバイス間の相互接続の完全性をテストするための方
    法であって、 ａ）前記各第１および第２の集積回路デバイス上に位置
    する記憶手段中に適切なデジタルテストベクトルをロー
    ドすることによって電子部品を選択し、 ｂ）選択された前記電子部品に定電流を印加して選択さ
    れた前記電子部品の両端に発生する電圧を測定し、 ｃ）ステップｂ）で測定された電圧を利用して前記電子
    部品の値、すなわち前記第１および第２の集積回路デバ
    イス間の相互接続の完全性を決定する電子部品を測定す
    る方法。
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