JP3427901B2 - メモリ内容回復装置 - Google Patents
メモリ内容回復装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置におい
て、プロセッサで実行する処理の進行または外部からの
要求に応じてプロセッサで実行中の処理を中止した場
合、中止した処理でプロセッサが行ったメインメモリ上
のデータの書き換えを無効化し、プロセッサから見える
メインメモリの内容を中止した処理を実行する前の内容
に回復するためのメモリ内容回復装置に関する。
て、プロセッサで実行する処理の進行または外部からの
要求に応じてプロセッサで実行中の処理を中止した場
合、中止した処理でプロセッサが行ったメインメモリ上
のデータの書き換えを無効化し、プロセッサから見える
メインメモリの内容を中止した処理を実行する前の内容
に回復するためのメモリ内容回復装置に関する。
【０００２】
【従来の技術】プロセッサはメインメモリ上のデータに
対する読み出しおよび書き換えを行うことによって処理
を実行する。しかし、以前にプロセッサで実行した誤っ
た処理（プログラムのバグ）、ハード障害、他の処理ユ
ニットからの通知等によって、プロセッサで実行中の処
理を中止する必要が生じる場合がある。この場合、プロ
セッサで以後実行する処理へ影響を与えないようにメイ
ンメモリの内容を中止した処理が書き換える以前の内容
に回復する必要が生じる。従来のメモリ内容を回復する
方法としては以下の２つがある。
対する読み出しおよび書き換えを行うことによって処理
を実行する。しかし、以前にプロセッサで実行した誤っ
た処理（プログラムのバグ）、ハード障害、他の処理ユ
ニットからの通知等によって、プロセッサで実行中の処
理を中止する必要が生じる場合がある。この場合、プロ
セッサで以後実行する処理へ影響を与えないようにメイ
ンメモリの内容を中止した処理が書き換える以前の内容
に回復する必要が生じる。従来のメモリ内容を回復する
方法としては以下の２つがある。
【０００３】（１）更新を行う前に更新を行うメモリの
アドレスと更新前のメインメモリの内容をメインメモリ
の予め定められた別のアドレスにコピーしておき、回復
時にアドレスと更新前の内容とを順次読みだして、更新
を行ったメモリの内容を順次回復する方法。
アドレスと更新前のメインメモリの内容をメインメモリ
の予め定められた別のアドレスにコピーしておき、回復
時にアドレスと更新前の内容とを順次読みだして、更新
を行ったメモリの内容を順次回復する方法。
【０００４】（２）予め処理が中止した場合のメモリ回
復方法を処理の中に組み込んでおく方法。
復方法を処理の中に組み込んでおく方法。
【０００５】
【発明が解決しようとする課題】上記従来の方法（１）
は、メインメモリの更新毎または同一アドレスのデータ
に対する最初の更新毎に更新前のデータおよびアドレス
をメインメモリの他のアドレスに書き込む必要が生じる
ためプロセッサの処理量が増加する欠点がある。また、
回復時に更新前のデータおよびアドレスを順次読み出す
必要があるため、回復に時間がかかる欠点もある。
は、メインメモリの更新毎または同一アドレスのデータ
に対する最初の更新毎に更新前のデータおよびアドレス
をメインメモリの他のアドレスに書き込む必要が生じる
ためプロセッサの処理量が増加する欠点がある。また、
回復時に更新前のデータおよびアドレスを順次読み出す
必要があるため、回復に時間がかかる欠点もある。
【０００６】上記従来の方法（２）は、処理の中止時点
で異なるメモリ回復の範囲を予め予測して処理の中に組
み込んでおく必要があり、本来の処理と同等以上の処理
を組み込んでおくことが必要となる欠点があった。
で異なるメモリ回復の範囲を予め予測して処理の中に組
み込んでおく必要があり、本来の処理と同等以上の処理
を組み込んでおくことが必要となる欠点があった。
【０００７】一般に、何らかの要因によって実行中の処
理を中止する確率は小さいにもかかわらず、（１）の方
法では実効的なプロセッサ性能を低下させることにな
り、（２）のように予め回復処理を組み込んでおくこと
はプロセッサで実行させる処理について回復処理を含め
て処理を考えることになり複雑さが大幅に増加する欠点
がある。
理を中止する確率は小さいにもかかわらず、（１）の方
法では実効的なプロセッサ性能を低下させることにな
り、（２）のように予め回復処理を組み込んでおくこと
はプロセッサで実行させる処理について回復処理を含め
て処理を考えることになり複雑さが大幅に増加する欠点
がある。
【０００８】本発明は、上記に鑑みてなされたもので、
その目的とするところは、プロセッサの処理量の増大や
回復処理の事前の組み込みの必要もなく、プロセッサで
実行中の処理を中止した場合のメモリ内容の回復を高速
に行うことができるメモリ内容回復装置を提供すること
にある。
その目的とするところは、プロセッサの処理量の増大や
回復処理の事前の組み込みの必要もなく、プロセッサで
実行中の処理を中止した場合のメモリ内容の回復を高速
に行うことができるメモリ内容回復装置を提供すること
にある。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明のメモリ内容回復装置は、プロセッサ、アド
レス空間が複数のブロックに分割されているメインメモ
リ、および各々がブロック情報部とブロック状態情報格
納部からなる複数のエントリから構成されるキャッシュ
メモリを有する情報処理装置においてプロセッサで実行
中の処理を中止した場合のメインメモリ上のデータの書
き換えを無効化し、メインメモリの内容を実行前の内容
に回復するメモリ内容回復装置であって、前記キャッシ
ュメモリはプロセッサからのブロックへのアクセスに対
して当該ブロックを格納しかつブロック状態情報格納部
にエントリが有効であることを示す情報がセットされて
いる有効なエントリがキャッシュメモリ内に存在しない
時、前記メインメモリから当該ブロックを転送し、ブロ
ック状態情報格納部に確定以前にアクセスしたことを示
す中間状態情報がセットされていないエントリの中から
予め定められた手続きに従って選択したエントリのブロ
ック情報部に転送したブロックを格納するとともに、前
記選択したエントリのブロック情報部に格納されている
内容が有効であることを示すバリッド情報および中間状
態であることを示す中間状態情報を前記選択したエント
リのブロック状態情報格納部にセットするとともに、プ
ロセッサからのアクセスがブロック内容を書き換えるア
クセスである場合にはブロック情報部に格納されている
ブロックの内容をプロセッサからの指示内容で書き換え
るとともにキャッシュメモリ上のブロックのみを書き換
えることを示すモディファイ情報を前記選択したエント
リのブロック状態情報格納部にセットする手段と、前記
キャッシュメモリはプロセッサからのブロックへのアク
セスに対して当該ブロックを格納する有効なエントリが
キャッシュメモリ内に存在する時、前記有効なエントリ
のブロック状態情報格納部に中間状態情報がセットされ
てなく、モディファイ情報がセットされていれば、ブロ
ック情報部に格納されているブロックの内容で前記メイ
ンメモリ上の内容を書き換え、プロセッサからのアクセ
スが前記有効なエントリのブロック内容を読み出すアク
セスである場合には、ブロック状態情報格納部のモディ
ファイ情報をリセットし、プロセッサからのアクセスが
前記有効なエントリのブロック内容を書き換えるアクセ
スである場合には、ブロック情報部に格納されているブ
ロックの内容をプロセッサからの指示内容で書き換え、
前記有効なエントリのブロック状態情報格納部に中間状
態情報がセットされてあり、プロセッサからのアクセス
が前記有効なエントリのブロック内容を書き換えるアク
セスである場合には、ブロック情報部に格納されている
ブロックの内容をプロセッサからの指示内容で書き換え
るとともにモディファイ情報がセットされていない場合
には、モディファイ情報をブロック状態情報格納部にセ
ットする手段と、前記キャッシュメモリは書き換えたブ
ロックの確定を指示されると、キャッシュメモリ内のブ
ロック状態情報部に中間状態情報がセットされているす
べてのエントリの中間状態情報をリセットし、書き換え
たブロックの回復を指示されると、キャッシュメモリ内
のブロック状態情報格納部に中間状態情報およびモディ
ファイ情報がセットされているすべてのエントリのバリ
ッド情報をリセットするとともに、キャッシュメモリ内
のブロック状態格納情報部に中間状態情報がセットされ
ているがモディファイ情報はセットされていないすべて
のエントリの中間状態情報をリセットする手段とを有す
ることを要旨とする。
め、本発明のメモリ内容回復装置は、プロセッサ、アド
レス空間が複数のブロックに分割されているメインメモ
リ、および各々がブロック情報部とブロック状態情報格
納部からなる複数のエントリから構成されるキャッシュ
メモリを有する情報処理装置においてプロセッサで実行
中の処理を中止した場合のメインメモリ上のデータの書
き換えを無効化し、メインメモリの内容を実行前の内容
に回復するメモリ内容回復装置であって、前記キャッシ
ュメモリはプロセッサからのブロックへのアクセスに対
して当該ブロックを格納しかつブロック状態情報格納部
にエントリが有効であることを示す情報がセットされて
いる有効なエントリがキャッシュメモリ内に存在しない
時、前記メインメモリから当該ブロックを転送し、ブロ
ック状態情報格納部に確定以前にアクセスしたことを示
す中間状態情報がセットされていないエントリの中から
予め定められた手続きに従って選択したエントリのブロ
ック情報部に転送したブロックを格納するとともに、前
記選択したエントリのブロック情報部に格納されている
内容が有効であることを示すバリッド情報および中間状
態であることを示す中間状態情報を前記選択したエント
リのブロック状態情報格納部にセットするとともに、プ
ロセッサからのアクセスがブロック内容を書き換えるア
クセスである場合にはブロック情報部に格納されている
ブロックの内容をプロセッサからの指示内容で書き換え
るとともにキャッシュメモリ上のブロックのみを書き換
えることを示すモディファイ情報を前記選択したエント
リのブロック状態情報格納部にセットする手段と、前記
キャッシュメモリはプロセッサからのブロックへのアク
セスに対して当該ブロックを格納する有効なエントリが
キャッシュメモリ内に存在する時、前記有効なエントリ
のブロック状態情報格納部に中間状態情報がセットされ
てなく、モディファイ情報がセットされていれば、ブロ
ック情報部に格納されているブロックの内容で前記メイ
ンメモリ上の内容を書き換え、プロセッサからのアクセ
スが前記有効なエントリのブロック内容を読み出すアク
セスである場合には、ブロック状態情報格納部のモディ
ファイ情報をリセットし、プロセッサからのアクセスが
前記有効なエントリのブロック内容を書き換えるアクセ
スである場合には、ブロック情報部に格納されているブ
ロックの内容をプロセッサからの指示内容で書き換え、
前記有効なエントリのブロック状態情報格納部に中間状
態情報がセットされてあり、プロセッサからのアクセス
が前記有効なエントリのブロック内容を書き換えるアク
セスである場合には、ブロック情報部に格納されている
ブロックの内容をプロセッサからの指示内容で書き換え
るとともにモディファイ情報がセットされていない場合
には、モディファイ情報をブロック状態情報格納部にセ
ットする手段と、前記キャッシュメモリは書き換えたブ
ロックの確定を指示されると、キャッシュメモリ内のブ
ロック状態情報部に中間状態情報がセットされているす
べてのエントリの中間状態情報をリセットし、書き換え
たブロックの回復を指示されると、キャッシュメモリ内
のブロック状態情報格納部に中間状態情報およびモディ
ファイ情報がセットされているすべてのエントリのバリ
ッド情報をリセットするとともに、キャッシュメモリ内
のブロック状態格納情報部に中間状態情報がセットされ
ているがモディファイ情報はセットされていないすべて
のエントリの中間状態情報をリセットする手段とを有す
ることを要旨とする。
【００１０】
【作用】本発明のメモリ内容回復装置では、プロセッサ
で実行中の処理の開始から終了までにアクセスするデー
タをキャッシュメモリで中間状態として管理し、書き換
え前のブロックの内容をメインメモリに書き戻し、中間
状態のブロックに対する書き換えはキャッシュメモリに
格納されているブロックのみを書き換え、実行中の処理
が中止する場合には、キャッシュメモリ上の書き換えた
ブロックのみを無効化することによってメインメモリの
内容の回復を行っている。
で実行中の処理の開始から終了までにアクセスするデー
タをキャッシュメモリで中間状態として管理し、書き換
え前のブロックの内容をメインメモリに書き戻し、中間
状態のブロックに対する書き換えはキャッシュメモリに
格納されているブロックのみを書き換え、実行中の処理
が中止する場合には、キャッシュメモリ上の書き換えた
ブロックのみを無効化することによってメインメモリの
内容の回復を行っている。
【００１１】
【実施例】以下、図面を用いて本発明の実施例を説明す
る。
る。
【００１２】図１は、本発明の一実施例に係わるメモリ
内容回復装置が適用される情報処理装置の構成を示すブ
ロックである。同図において、１はプロセッサであり、
２はキャッシュメモリであり、３はメインメモリであ
り、１０はプロセッサバスであり、２０はメモリバスで
ある。メインメモリは同じ大きさに分割され、キャッシ
ュメモリ２との間ではブロック単位にメモリ内容の転送
を行う。
内容回復装置が適用される情報処理装置の構成を示すブ
ロックである。同図において、１はプロセッサであり、
２はキャッシュメモリであり、３はメインメモリであ
り、１０はプロセッサバスであり、２０はメモリバスで
ある。メインメモリは同じ大きさに分割され、キャッシ
ュメモリ２との間ではブロック単位にメモリ内容の転送
を行う。
【００１３】キャッシュメモリ２は複数のエントリから
成る。図２にエントリの一例を示す。各エントリは、ブ
ロックのアドレスを格納するアドレス情報部２１、ブロ
ックを格納するブロックデータ部２２、中間状態である
ことを示す中間状態情報部２３、エントリに格納されて
いる内容が有効であるか無効であるかを示すバリッド情
報部２４、キャッシュメモリのみを書き換えたことを示
すモディファイ情報部２５、アンドゲート２３０から成
る。確定指示信号２１０から確定が指示されると、中間
状態情報部２３の値は「０」となり、アンドゲート２３
０は中間状態情報部２３の内容を信号線２２１を介し
て、モディファイ情報部２５の内容を信号線２２２を介
して入力し、無効化指示信号２２０を介して無効化が指
示され、中間状態情報部２３の値が「１」かつモディフ
ァイ情報部２５の内容が「１」である場合、信号線２２
３を介してバリッド情報部２４を「０」とする。
成る。図２にエントリの一例を示す。各エントリは、ブ
ロックのアドレスを格納するアドレス情報部２１、ブロ
ックを格納するブロックデータ部２２、中間状態である
ことを示す中間状態情報部２３、エントリに格納されて
いる内容が有効であるか無効であるかを示すバリッド情
報部２４、キャッシュメモリのみを書き換えたことを示
すモディファイ情報部２５、アンドゲート２３０から成
る。確定指示信号２１０から確定が指示されると、中間
状態情報部２３の値は「０」となり、アンドゲート２３
０は中間状態情報部２３の内容を信号線２２１を介し
て、モディファイ情報部２５の内容を信号線２２２を介
して入力し、無効化指示信号２２０を介して無効化が指
示され、中間状態情報部２３の値が「１」かつモディフ
ァイ情報部２５の内容が「１」である場合、信号線２２
３を介してバリッド情報部２４を「０」とする。
【００１４】次に、図３に示すフローチャートを参照し
て作用を説明する。なお、メインメモリ３のアドレスａ
で指定されるデータを含むブロックをＢa とする。
て作用を説明する。なお、メインメモリ３のアドレスａ
で指定されるデータを含むブロックをＢa とする。
【００１５】アドレス情報部２１にブロックＢa のアド
レスを格納し（ステップ３１０）、かつバリッド情報部
２４が「１（有効）」であるエントリＥがキャッシュメ
モリ２に存在し（ステップ３２０）、かつ中間状態情報
部２３が「０（中間状態でない）」であり（ステップ３
３０）、かつモディファイ情報部２５が「１（ブロック
データ部２２のＢa とメインメモリのＢa が不一致）」
の場合には（ステップ３４０）、メインメモリａ番地の
内容をブロックデータ部のＢa で書き換え、プロセッサ
からのアクセスが読みだしアクセスであればモディファ
イ情報部を「０（ブロックデータ部のＢa とメインメモ
リのＢa が一致）」とする（ステップ３５０）。それか
ら、中間情報部を「１（中間状態）」とするとともにブ
ロックＢa 内のアドレスａで指定されるデータをプロセ
ッサに転送し（ステップ３６０，３７０，３９０）、プ
ロセッサからのアクセスが書き換えアクセスであれば
（ステップ３７０）、中間情報部を「１（中間状態）」
とするとともにブロックＢa内のアドレスａで指定され
るデータをプロセッサから出力されたデータで書き換え
る（ステップ３８０，３９０）。
レスを格納し（ステップ３１０）、かつバリッド情報部
２４が「１（有効）」であるエントリＥがキャッシュメ
モリ２に存在し（ステップ３２０）、かつ中間状態情報
部２３が「０（中間状態でない）」であり（ステップ３
３０）、かつモディファイ情報部２５が「１（ブロック
データ部２２のＢa とメインメモリのＢa が不一致）」
の場合には（ステップ３４０）、メインメモリａ番地の
内容をブロックデータ部のＢa で書き換え、プロセッサ
からのアクセスが読みだしアクセスであればモディファ
イ情報部を「０（ブロックデータ部のＢa とメインメモ
リのＢa が一致）」とする（ステップ３５０）。それか
ら、中間情報部を「１（中間状態）」とするとともにブ
ロックＢa 内のアドレスａで指定されるデータをプロセ
ッサに転送し（ステップ３６０，３７０，３９０）、プ
ロセッサからのアクセスが書き換えアクセスであれば
（ステップ３７０）、中間情報部を「１（中間状態）」
とするとともにブロックＢa内のアドレスａで指定され
るデータをプロセッサから出力されたデータで書き換え
る（ステップ３８０，３９０）。
【００１６】アドレス情報部２１にブロックＢa のアド
レスを格納し（ステップ３１０）、かつバリッド情報部
が「１（有効）」であるエントリＥがキャッシュメモリ
２に存在し（ステップ３２０）、かつ中間状態情報部が
「０（中間状態でない）」であり（ステップ３３０）、
かつモディファイ情報部が「０（ブロックデータ部のＢ
a とメインメモリのＢa が一致）」の場合には（ステッ
プ３４０）、プロセッサからのアクセスが読みだしアク
セスであれば中間情報部を「１（中間状態）」とすると
ともにブロックＢa 内のアドレスａで指定されるデータ
をプロセッサに転送し（ステップ３６０，３７０，３９
０）、プロセッサからのアクセスが書き換えアクセスで
あればモディファイ情報部を「１（ブロックデータ部の
Ｂa とメインメモリのＢa が不一致）」とするとともに
中間情報部を「１（中間状態）」とし（ステップ３７
０，３８０）、ブロックＢa 内のアドレスａで指定され
るデータをプロセッサから出力されたデータで書き換え
る（ステップ３９０）。
レスを格納し（ステップ３１０）、かつバリッド情報部
が「１（有効）」であるエントリＥがキャッシュメモリ
２に存在し（ステップ３２０）、かつ中間状態情報部が
「０（中間状態でない）」であり（ステップ３３０）、
かつモディファイ情報部が「０（ブロックデータ部のＢ
a とメインメモリのＢa が一致）」の場合には（ステッ
プ３４０）、プロセッサからのアクセスが読みだしアク
セスであれば中間情報部を「１（中間状態）」とすると
ともにブロックＢa 内のアドレスａで指定されるデータ
をプロセッサに転送し（ステップ３６０，３７０，３９
０）、プロセッサからのアクセスが書き換えアクセスで
あればモディファイ情報部を「１（ブロックデータ部の
Ｂa とメインメモリのＢa が不一致）」とするとともに
中間情報部を「１（中間状態）」とし（ステップ３７
０，３８０）、ブロックＢa 内のアドレスａで指定され
るデータをプロセッサから出力されたデータで書き換え
る（ステップ３９０）。
【００１７】アドレス情報格納部にブロックＢa のアド
レスを格納し（ステップ３１０）、かつバリッド情報部
が「１（有効）」であるエントリＥがキャッシュメモリ
２に存在し（ステップ３２０）、かつ中間状態情報部が
「１（中間状態）」の場合には（ステップ３３０）、プ
ロセッサからのアクセスが読みだしアクセスであればブ
ロックＢa 内のアドレスａで指定されるデータをプロセ
ッサに転送し（ステップ３７０，３９０）、プロセッサ
からのアクセスが書き換えアクセスであればモディファ
イ情報部を「１（ブロックデータ部のＢa とメインメモ
リのＢa が不一致）」とするとともにブロックＢa 内の
アドレスａで指定されるデータをプロセッサから出力さ
れたデータで書き換える（ステップ３７０，３８０，３
９０）。
レスを格納し（ステップ３１０）、かつバリッド情報部
が「１（有効）」であるエントリＥがキャッシュメモリ
２に存在し（ステップ３２０）、かつ中間状態情報部が
「１（中間状態）」の場合には（ステップ３３０）、プ
ロセッサからのアクセスが読みだしアクセスであればブ
ロックＢa 内のアドレスａで指定されるデータをプロセ
ッサに転送し（ステップ３７０，３９０）、プロセッサ
からのアクセスが書き換えアクセスであればモディファ
イ情報部を「１（ブロックデータ部のＢa とメインメモ
リのＢa が不一致）」とするとともにブロックＢa 内の
アドレスａで指定されるデータをプロセッサから出力さ
れたデータで書き換える（ステップ３７０，３８０，３
９０）。
【００１８】アドレス情報部２１にブロックＢa のアド
レスを格納し、かつバリッド情報部が「１（有効）」で
あるエントリがキャッシュメモリ２に存在しない場合
（ステップ３１０，３２０）、予め定められた手続きに
従って中間状態情報部に「０（中間状態でない）」がセ
ットされているエントリＥが選択され、選択したエント
リのモディファイ情報部に「１（ブロックデータ部のＢ
a とメインメモリのＢaが不一致）」がセットされてい
る場合にはアドレス情報部で指定されるメインメモリの
番地の内容をブロックデータ部の内容で書き換え、モデ
ィファイ情報部を「０（ブロックデータ部のＢa とメイ
ンメモリのＢa が一致）」とし、メインメモリ３からブ
ロックＢa を読みだしてエントリＥのブロックデータ部
に格納し、ブロックＢa のアドレスをアドレス情報部に
格納し、バリッド情報部を「１（有効）」とし（ステッ
プ４１０，４２０）、中間状態情報部を「１（中間状
態）」とし、プロセッサからのアクセスが読みだしアク
セスであればモディファイ情報部を「０（ブロックデー
タ部のＢa とメインメモリのＢa が一致）」とするとと
もにブロックＢa 内のアドレスａで指定されるデータを
プロセッサに転送し（ステップ３６０，３７０，３９
０）、プロセッサからのアクセスが書き換えアクセスで
あればモディファイ情報部を「１（ブロックデータ部の
Ｂa とメインメモリのＢa が不一致）」とするとともに
ブロックＢa 内のアドレスａで指定されるデータをプロ
セッサから出力されたデータで書き換える（ステップ３
７０，３８０，３９０）。
レスを格納し、かつバリッド情報部が「１（有効）」で
あるエントリがキャッシュメモリ２に存在しない場合
（ステップ３１０，３２０）、予め定められた手続きに
従って中間状態情報部に「０（中間状態でない）」がセ
ットされているエントリＥが選択され、選択したエント
リのモディファイ情報部に「１（ブロックデータ部のＢ
a とメインメモリのＢaが不一致）」がセットされてい
る場合にはアドレス情報部で指定されるメインメモリの
番地の内容をブロックデータ部の内容で書き換え、モデ
ィファイ情報部を「０（ブロックデータ部のＢa とメイ
ンメモリのＢa が一致）」とし、メインメモリ３からブ
ロックＢa を読みだしてエントリＥのブロックデータ部
に格納し、ブロックＢa のアドレスをアドレス情報部に
格納し、バリッド情報部を「１（有効）」とし（ステッ
プ４１０，４２０）、中間状態情報部を「１（中間状
態）」とし、プロセッサからのアクセスが読みだしアク
セスであればモディファイ情報部を「０（ブロックデー
タ部のＢa とメインメモリのＢa が一致）」とするとと
もにブロックＢa 内のアドレスａで指定されるデータを
プロセッサに転送し（ステップ３６０，３７０，３９
０）、プロセッサからのアクセスが書き換えアクセスで
あればモディファイ情報部を「１（ブロックデータ部の
Ｂa とメインメモリのＢa が不一致）」とするとともに
ブロックＢa 内のアドレスａで指定されるデータをプロ
セッサから出力されたデータで書き換える（ステップ３
７０，３８０，３９０）。
【００１９】プロセッサ１で実行中の処理が正常に終了
し、処理中に行った書き換えの無効化が不要となった
時、プロセッサ１は図２の確定指示信号２１０を「オ
ン」とし、キャッシュメモリ２の全てのエントリの中間
状態情報部２３を「０」とする。
し、処理中に行った書き換えの無効化が不要となった
時、プロセッサ１は図２の確定指示信号２１０を「オ
ン」とし、キャッシュメモリ２の全てのエントリの中間
状態情報部２３を「０」とする。
【００２０】プロセッサ１で実行中の処理を中止し、中
止した処理の実行中に行った書き換えの無効化を行う
時、プロセッサ１は図２の無効化指示信号２２０を「オ
ン」とし、キャッシュメモリ２の中間状態情報部２３に
値「１」がセットされ、かつモディファイ情報部２５に
値「１」がセットされている全てのエントリのバリッド
情報部２４を「０」とし、その後に確定指示信号２１０
を「オン」とし、キャッシュメモリ２の全てのエントリ
の中間状態情報部２３を「０」とする。
止した処理の実行中に行った書き換えの無効化を行う
時、プロセッサ１は図２の無効化指示信号２２０を「オ
ン」とし、キャッシュメモリ２の中間状態情報部２３に
値「１」がセットされ、かつモディファイ情報部２５に
値「１」がセットされている全てのエントリのバリッド
情報部２４を「０」とし、その後に確定指示信号２１０
を「オン」とし、キャッシュメモリ２の全てのエントリ
の中間状態情報部２３を「０」とする。
【００２１】これより、プロセッサの処理量が増加する
こと無く、また予め処理を中止した場合のメインメモリ
内容の回復処理を組み込む必要も無く、メモリ内容を高
速に回復することが可能となる。
こと無く、また予め処理を中止した場合のメインメモリ
内容の回復処理を組み込む必要も無く、メモリ内容を高
速に回復することが可能となる。
【００２２】上述した実施例において、プロセッサ１か
らのアクセス種別がデータの読みだしまたは書き換えの
場合のみ、中間状態情報部２３の値を「１（中間状
態）」とし、プロセッサからのアクセス種別が命令の読
みだしの場合には中間状態情報部の値を変更しない。ま
た、プロセッサからのアクセス種別が書き換えの場合の
み中間状態情報部２３の値を「１（中間状態）」とし、
プロセッサからのアクセス種別が読みだしの場合には中
間状態情報部の値を変更しない。これにより、アドレス
情報部２１にブロックＢa のアドレスを格納し、かつバ
リッド情報部が「１（有効）」であるエントリがキャッ
シュメモリ２に存在しない場合に、ブロックＢa を格納
するために選択可能なエントリ数が増加し、少ないエン
トリ数でキャッシュメモリを実現することが可能とな
る。
らのアクセス種別がデータの読みだしまたは書き換えの
場合のみ、中間状態情報部２３の値を「１（中間状
態）」とし、プロセッサからのアクセス種別が命令の読
みだしの場合には中間状態情報部の値を変更しない。ま
た、プロセッサからのアクセス種別が書き換えの場合の
み中間状態情報部２３の値を「１（中間状態）」とし、
プロセッサからのアクセス種別が読みだしの場合には中
間状態情報部の値を変更しない。これにより、アドレス
情報部２１にブロックＢa のアドレスを格納し、かつバ
リッド情報部が「１（有効）」であるエントリがキャッ
シュメモリ２に存在しない場合に、ブロックＢa を格納
するために選択可能なエントリ数が増加し、少ないエン
トリ数でキャッシュメモリを実現することが可能とな
る。
【００２３】また、上述した実施例において、アドレス
情報部２１にブロックＢa のアドレスを格納し、かつバ
リッド情報部２４が「１（有効）」であるエントリがキ
ャッシュメモリ２に存在せず、中間状態情報部２３が
「０（中間状態でない）」であるエントリＥが存在しな
い時、プロセッサからのアクセスに対してエラー応答を
行い、プロセッサバス１０を介して中間状態情報部２３
の値が「０」であるエントリが存在しないことを通知す
る。プロセッサ１はキャッシュメモリ２から通知を受け
取ると実行中の処理を中止し、中止した処理をより小さ
な処理単位に分割して再度実行する。これにより、アド
レス情報部２１にブロックＢa のアドレスを格納し、か
つバリッド情報部が「１（有効）」であるエントリがキ
ャッシュメモリ２に存在せず、中間状態情報部２３が
「０（中間状態でない）」であるエントリＥが存在しな
い時、キャッシュメモリが手詰まり状態になることを回
避することが可能となる。
情報部２１にブロックＢa のアドレスを格納し、かつバ
リッド情報部２４が「１（有効）」であるエントリがキ
ャッシュメモリ２に存在せず、中間状態情報部２３が
「０（中間状態でない）」であるエントリＥが存在しな
い時、プロセッサからのアクセスに対してエラー応答を
行い、プロセッサバス１０を介して中間状態情報部２３
の値が「０」であるエントリが存在しないことを通知す
る。プロセッサ１はキャッシュメモリ２から通知を受け
取ると実行中の処理を中止し、中止した処理をより小さ
な処理単位に分割して再度実行する。これにより、アド
レス情報部２１にブロックＢa のアドレスを格納し、か
つバリッド情報部が「１（有効）」であるエントリがキ
ャッシュメモリ２に存在せず、中間状態情報部２３が
「０（中間状態でない）」であるエントリＥが存在しな
い時、キャッシュメモリが手詰まり状態になることを回
避することが可能となる。
【００２４】図４は、図２に示したエントリの別の構成
を示す回路図である。同図に示すエントリはキャッシュ
メモリ内に１つのモードレジスタ２４０とオアゲート２
５０を設け、モードレジスタ２４０の値が「１」である
場合はメモリ内容の回復を行わず、値が「０」の場合に
はメモリ内容の回復を行い、オアゲート２５０は確定指
示信号２１０とモードレジスタ２４０の内容とを入力と
し、確定指示またはモードレジスタ２４０の内容が
「１」である場合、信号線２５１を介して中間状態情報
部２３の値を「０」とする。よって、モードレジスタ２
４０に値「１（中間情報をセットしない）」がセットさ
れている場合、中間状態情報部の値は常に「０」とな
る。
を示す回路図である。同図に示すエントリはキャッシュ
メモリ内に１つのモードレジスタ２４０とオアゲート２
５０を設け、モードレジスタ２４０の値が「１」である
場合はメモリ内容の回復を行わず、値が「０」の場合に
はメモリ内容の回復を行い、オアゲート２５０は確定指
示信号２１０とモードレジスタ２４０の内容とを入力と
し、確定指示またはモードレジスタ２４０の内容が
「１」である場合、信号線２５１を介して中間状態情報
部２３の値を「０」とする。よって、モードレジスタ２
４０に値「１（中間情報をセットしない）」がセットさ
れている場合、中間状態情報部の値は常に「０」とな
る。
【００２５】また、図３のステップ３４０において「エ
ントリＥのモディファイ部が「１」？」を「エントリＥ
のモディファイ部が「１」かつモードレジスタの値が
「０」？」とすることによって、モードレジスタの値が
「１」の場合の書き戻しを抑止することができる。
ントリＥのモディファイ部が「１」？」を「エントリＥ
のモディファイ部が「１」かつモードレジスタの値が
「０」？」とすることによって、モードレジスタの値が
「１」の場合の書き戻しを抑止することができる。
【００２６】これにより、プロセッサ上で実行する処理
が実行中の処理を中止した時、中止した処理がメモリを
回復する必要が無い処理の場合に処理が正常に終了した
時点でキャッシュメモリへの確定の指示が不要となり、
また、メインメモリへの不要な書き戻しも発生しないの
でメインメモリへのアクセス回数を削減することが可能
となる。
が実行中の処理を中止した時、中止した処理がメモリを
回復する必要が無い処理の場合に処理が正常に終了した
時点でキャッシュメモリへの確定の指示が不要となり、
また、メインメモリへの不要な書き戻しも発生しないの
でメインメモリへのアクセス回数を削減することが可能
となる。
【００２７】
【発明の効果】以上説明したように、本発明によれば、
プロセッサで実行中の処理の開始から終了までにアクセ
スするデータをキャッシュメモリで中間状態として管理
し、書き換え前のブロックの内容をメインメモリに書き
戻し、中間状態のブロックに対する書き換えはキャッシ
ュメモリに格納されているブロックのみを書き換え、実
行中の処理が中止する場合には、キャッシュメモリ上の
書き換えたブロックのみを無効化することによってメイ
ンメモリの内容の回復を行っているので、更新前のデー
タおよびアドレスをメインメモリの他のアドレスに書き
込むためのプロセッサの処理量を増加することなく、ま
た処理を中止した場合の回復処理を予め組み込む必要も
なく、プロセッサで実行中の処理を中止する場合のメモ
リ内の回復を高速に実行することができる。
プロセッサで実行中の処理の開始から終了までにアクセ
スするデータをキャッシュメモリで中間状態として管理
し、書き換え前のブロックの内容をメインメモリに書き
戻し、中間状態のブロックに対する書き換えはキャッシ
ュメモリに格納されているブロックのみを書き換え、実
行中の処理が中止する場合には、キャッシュメモリ上の
書き換えたブロックのみを無効化することによってメイ
ンメモリの内容の回復を行っているので、更新前のデー
タおよびアドレスをメインメモリの他のアドレスに書き
込むためのプロセッサの処理量を増加することなく、ま
た処理を中止した場合の回復処理を予め組み込む必要も
なく、プロセッサで実行中の処理を中止する場合のメモ
リ内の回復を高速に実行することができる。
【図１】本発明の一実施例に係わるメモリ内容回復装置
が適用される情報処理装置の構成を示すブロックであ
る。
が適用される情報処理装置の構成を示すブロックであ
る。
【図２】図１に示すキャッシュメモリのエントリの構成
を示すブロック図である。
を示すブロック図である。
【図３】図１に示す情報処理装置に適用されるメモリ内
容回復装置の作用を示すフローチャートである。
容回復装置の作用を示すフローチャートである。
【図４】図２に示したエントリの別の構成を示すブロッ
ク図である。
ク図である。
１ プロセッサ
２ キャッシュメモリ
３ メインメモリ
２１ アドレス情報部
２２ ブロックデータ部
２３ 中間状態情報部
２４ バリッド情報部
２５ モディファイ情報部
Claims (4)
- 【請求項１】 プロセッサ、アドレス空間が複数のブロ
ックに分割されているメインメモリ、および各々がブロ
ック情報部とブロック状態情報格納部からなる複数のエ
ントリから構成されるキャッシュメモリを有する情報処
理装置においてプロセッサで実行中の処理を中止した場
合のメインメモリ上のデータの書き換えを無効化し、メ
インメモリの内容を実行前の内容に回復するメモリ内容
回復装置であって、 前記キャッシュメモリはプロセッサからのブロックへの
アクセスに対して当該ブロックを格納しかつブロック状
態情報格納部にエントリが有効であることを示す情報が
セットされている有効なエントリがキャッシュメモリ内
に存在しない時、前記メインメモリから当該ブロックを
転送し、ブロック状態情報格納部に確定以前にアクセス
したことを示す中間状態情報がセットされていないエン
トリの中から予め定められた手続きに従って選択したエ
ントリのブロック情報部に転送したブロックを格納する
とともに、前記選択したエントリのブロック情報部に格
納されている内容が有効であることを示すバリッド情報
および中間状態であることを示す中間状態情報を前記選
択したエントリのブロック状態情報格納部にセットする
とともに、プロセッサからのアクセスがブロック内容を
書き換えるアクセスである場合にはブロック情報部に格
納されているブロックの内容をプロセッサからの指示内
容で書き換えるとともにキャッシュメモリ上のブロック
のみを書き換えることを示すモディファイ情報を前記選
択したエントリのブロック状態情報格納部にセットする
手段と、 前記キャッシュメモリはプロセッサからのブロックへの
アクセスに対して当該ブロックを格納する有効なエント
リがキャッシュメモリ内に存在する時、前記有効なエン
トリのブロック状態情報格納部に中間状態情報がセット
されてなく、モディファイ情報がセットされていれば、
ブロック情報部に格納されているブロックの内容で前記
メインメモリ上の内容を書き換え、プロセッサからのア
クセスが前記有効なエントリのブロック内容を読み出す
アクセスである場合には、ブロック状態情報格納部のモ
ディファイ情報をリセットし、プロセッサからのアクセ
スが前記有効なエントリのブロック内容を書き換えるア
クセスである場合には、ブロック情報部に格納されてい
るブロックの内容をプロセッサからの指示内容で書き換
え、前記有効なエントリのブロック状態情報格納部に中
間状態情報がセットされてあり、プロセッサからのアク
セスが前記有効なエントリのブロック内容を書き換える
アクセスである場合には、ブロック情報部に格納されて
いるブロックの内容をプロセッサからの指示内容で書き
換えるとともにモディファイ情報がセットされていない
場合には、モディファイ情報をブロック状態情報格納部
にセットする手段と、 前記キャッシュメモリは書き換えたブロックの確定を指
示されると、キャッシュメモリ内のブロック状態情報部
に中間状態情報がセットされているすべてのエントリの
中間状態情報をリセットし、書き換えたブロックの回復
を指示されると、キャッシュメモリ内のブロック状態情
報格納部に中間状態情報およびモディファイ情報がセッ
トされているすべてのエントリのバリッド情報をリセッ
トするとともに、キャッシュメモリ内のブロック状態格
納情報部に中間状態情報がセットされているがモディフ
ァイ情報はセットされていないすべてのエントリの中間
状態情報をリセットする手段とを有することを特徴とす
るメモリ内容回復装置。 - 【請求項２】 プロセッサからのアクセス種別が予め定
められた種別の場合、ブロック状態情報格納部に中間状
態情報をセットする手段を有することを特徴とする請求
項１記載のメモリ内容回復装置。 - 【請求項３】 プロセッサからのブロックへのアクセス
に対して当該ブロックがキャッシュメモリ内のいずれの
エントリにも格納されてなく、当該ブロックを格納可能
なキャッシュメモリ内のすべてのエントリのブロック状
態情報格納部に中間状態情報がセットされている場合に
プロセッサに通知する手段を有することを特徴とする請
求項１または２記載のメモリ内容回復装置。 - 【請求項４】 キャッシュメモリ内に設けられ、ブロッ
ク状態情報部に中間状態情報をセットするか否かの動作
モードを設定する動作モードレジスタと、 前記動作モードレジスタに中間状態情報をセットする動
作モードを設定されている場合、ブロック状態情報部へ
の中間状態情報のセットを有効とする手段と、 前記動作モードレジスタに中間状態情報をセットする動
作モードが設定されていない場合、プロセッサからのブ
ロックへのアクセスに対して当該ブロックがキャッシュ
メモリ内のエントリに格納されており、当該エントリの
ブロック状態情報格納部に中間状態情報がセットされて
おらず、モディファイ情報がセットされている時、ブロ
ック情報部に格納されているブロックの内容で上記メイ
ンメモリ上の内容を書き換えることを不要とする手段と
を有することを特徴とする請求項１，２または３記載の
メモリ内容回復装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20142492A JP3427901B2 (ja) | 1992-07-28 | 1992-07-28 | メモリ内容回復装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20142492A JP3427901B2 (ja) | 1992-07-28 | 1992-07-28 | メモリ内容回復装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0652049A JPH0652049A (ja) | 1994-02-25 |
| JP3427901B2 true JP3427901B2 (ja) | 2003-07-22 |
Family
ID=16440855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20142492A Expired - Fee Related JP3427901B2 (ja) | 1992-07-28 | 1992-07-28 | メモリ内容回復装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3427901B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5623625A (en) * | 1995-09-13 | 1997-04-22 | Compaq Computer Corporation | Computer network server backup with posted write cache disk controllers |
| JP2001160251A (ja) | 1999-12-01 | 2001-06-12 | Matsushita Electric Ind Co Ltd | フロッピーディスク装置 |
| JP5161696B2 (ja) | 2008-08-07 | 2013-03-13 | 株式会社日立製作所 | 仮想計算機システムおよび仮想計算機システムにおけるエラー回復方法ならびに仮想計算機制御プログラム |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60201148A (ja) * | 1984-03-24 | 1985-10-11 | Honda Motor Co Ltd | 変速装置 |
| US4862770A (en) * | 1987-07-13 | 1989-09-05 | Borg-Warner Automotive, Inc. | Two-speed alternator drive |
| US4862009A (en) * | 1988-03-22 | 1989-08-29 | General Electric Company | Combined electric starter and alternator system using a permanent magnet synchronous machine |
| JP2003120765A (ja) * | 2001-10-12 | 2003-04-23 | Denso Corp | 可変速モータ・ジェネレータ |
| JP4399706B2 (ja) * | 2003-06-12 | 2010-01-20 | 株式会社デンソー | アイドルストップ車用補機駆動装置 |
| KR100911151B1 (ko) * | 2007-01-16 | 2009-08-06 | (주)엠비아이 | 모터용 변속기 및 이의 제어기 |
-
1992
- 1992-07-28 JP JP20142492A patent/JP3427901B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0652049A (ja) | 1994-02-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |