JP3425800B2

JP3425800B2 - データ受信制御装置

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Publication number: JP3425800B2
Application number: JP11556894A
Authority: JP
Inventors: 俊浩森
Original assignee: Kyocera Mita Corp
Current assignee: Kyocera Document Solutions Inc
Priority date: 1994-05-27
Filing date: 1994-05-27
Publication date: 2003-07-14
Anticipated expiration: 2018-07-14
Also published as: JPH07321876A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、調歩同期方式により伝
送されるシリアルデータの受信制御を行うデータ受信制
御装置に関するものである。

【０００２】

【従来の技術】調歩同期方式によるデータ伝送は、送信
側から同期信号が送信されないので、受信側のデータ受
信制御装置に調歩同期回路が設けられ、該調歩同期回路
において受信データに同期して伝送速度に応じた所定周
波数のサンプリングクロックを発生させ、該サンプリン
グクロックによりビット同期を取って伝送されたデータ
の受信を行うようになっている。

【０００３】特に、ＡＴコマンド体系のデータを受信す
るデータ受信制御装置においては、送信されたＡＴコマ
ンドの先頭の文字データ「Ａ」のスタートビットを検出
し、該スタートビットのビット長から当該ＡＴコマンド
の伝送速度が検出されるようになっている。

【０００４】従来、ＡＴコマンドのデータ受信制御装置
においては、先頭の文字データ「Ａ」のスタートビット
のビット長に含まれる、例えばシステム制御用の基準ク
ロック（高周波クロック）のクロックパルス数をカウン
トすることにより上記伝送速度を検出するものが知られ
ている。

【０００５】上記基準クロックのクロックパルス数によ
る伝送速度の検出は、伝送速度をＮ（bps）、基準クロ
ックの周波数をｆ（Ｈｚ）、上記スタートビットのビッ
ト長（＝１／Ｎ）に含まれるクロックパルス数をＣとす
ると、Ｎ＝ｆ／Ｃで表され、伝送速度Ｎがクロックパル
スのカウント数Ｃに一対一に対応することに基づくもの
である。

【０００６】また、上記サンプリングクロックの発生制
御においては、伝送速度Ｎは、予め離散的に設定された
複数の標準伝送速度のいずれかになるから、クロックパ
ルスのカウント値Ｃを伝送速度情報として扱い、該カウ
ント値Ｃから直接、標準伝送速度Ｎに対応する所定周波
数のサンプリングクロックが発生されるようになってい
る。

【０００７】例えばファクシミリ通信における標準伝送
速度は、３００bps，６００bps，１２００bps，…，９
６００bps，１９２００bps等で、これらの標準伝送速度
に対応するクロックパルスのカウント値Ｃは、基準クロ
ックの周波数をｆ＝９．８３０４ＭＨｚとすると、それ
ぞれ３２７６８，１６３８４，８１９２，…，１０２
４，５１２となる。従って、例えば標準伝送速度１９２
００bpsで伝送された文字データ「Ａ」を受信した場
合、該文字データ「Ａ」のスタートビットから検出され
るクロックパルスのカウント値Ｃは５１２となるから、
該カウント値５１２から１９２００Ｈｚのサンプリング
クロックが直接、発生される。

【０００８】

【発明が解決しようとする課題】ところで、ノイズ等に
よりパルス列の信号が受信データとして入力されると、
当該ビット列の信号の先頭のパルスから検出される伝送
速度は、通常、上記標準伝送速度又は該標準伝送速度の
近傍領域の範囲には入らないため、対応する周波数のサ
ンプリングクロックが発生できず、データの受信処理を
行うことができなくなる。

【０００９】このため、検出された伝送速度から受信デ
ータとして入力された信号の真偽を判別する判別回路を
伝送速度検出回路に設け、受信データが偽データである
ときは、データの受信処理を中止し、伝送速度検出回路
をリセットさせる必要がある。特に、基準クロックのク
ロックパルスのカウント数を伝送速度情報として扱う場
合は、受信データが偽データであるとき、上記基準クロ
ックのカウンタのカウント値をリセットするリセット回
路が必要になる。

【００１０】しかし、上記判別回路やリセット回路を伝
送速度検出回路に設けると、伝送速度検出回路が複雑か
つ大型化することになる。

【００１１】その一方、ＡＴコマンドは、先頭の文字デ
ータは必ず「Ａ」であるから、受信したデータの内容が
文字データ「Ａ」であるか否かを判別することにより当
該データの真偽を判別することが可能であり、しかも受
信データが偽データであれば、制御部からソフト的に上
記カウンタのリセットを行わせることも可能である。

【００１２】本発明は、上記課題及び背景に鑑みてなさ
れたものであり、伝送速度検出回路を簡略化し、構造の
簡素化が可能なデータ受信制御装置を提供することを目
的とする。

【００１３】

【課題を解決するための手段】請求項１記載の発明は、
予め離散的に設定された複数の標準伝送速度のいずれか
の速度で伝送された調歩同期方式のデータの受信を行う
データ受信装置において、上記データが入力されるデー
タ入力部と、上記各標準伝送速度に対応する所定周波数
のビット同期用のサンプリングクロックが発生可能なク
ロック発生部と、上記データ入力部に入力されるビット
列信号の先頭ビットのパルスを検出するパルス検出部
と、上記パルス検出部により検出されたパルスのパルス
幅から上記ビット列信号の伝送速度を検出する伝送速度
検出部と、検出された伝送速度を当該伝送速度の上側又
は下側であって隣接するいずれか一方の上記標準伝送速
度に変換する速度変換部と、上記速度変換部により変換
された標準伝送速度に対応するサンプリングクロックを
上記データの受信に同期して発生させるクロック発生制
御部とからなる通信制御手段と、受信した文字データに
相当するビット列信号の内容を解読して、当該解読した
ビット列信号の内容が予め設定された所定の文字データ
であるか否かを判別し、上記解読したビット列信号の内
容が所定の文字データでないときは、上記ビット列信号
に続いて上記データ入力部に入力されるビット列信号の
受信を禁止すると共に上記伝送速度検出部をリセットす
る制御手段とを備えたものである。

【００１４】また、請求項２記載の発明は、上記データ
受信制御装置において、上記伝送速度検出部は、所定の
高周波の基準クロックを発生する基準クロック発生部
と、上記検出されたパルスのパルス幅に含まれる上記基
準クロックのクロックパルス数をカウントするカウント
部とを備え、上記カウント部のカウント結果を伝送速度
として出力するものであり、上記速度変換部は、上記カ
ウント部のカウント結果を上記伝送速度の上側又は下側
であって隣接するいずれか一方の上記標準伝送速度に対
応する所定のカウント値に変換するものであり、上記ク
ロック発生部は、上記速度変換部から出力されるカウン
ト値に基づいて所定周波数のサンプリングクロックを発
生させるものである。

【００１５】なお、上記データ受信制御装置は、好まし
くはＡＴコマンド体系のデータ受信に適用するとよい
（請求項３）。

【００１６】

【作用】請求項１記載の発明によれば、データ入力部に
ビット列信号が入力されると、当該ビット列信号の最初
のパルスが検出され、該パルスのパルス幅から上記ビッ
ト列信号の伝送速度が検出される。また、検出された伝
送速度は、当該伝送速度の上側又は下側であって隣接す
るいずれか一方の標準伝送速度に変換される。

【００１７】そして、上記ビット列信号の２番目のパル
スの受信に同期して上記変換された標準伝送速度に対応
するサンプリングクロックが発生され、該サンプリング
クロックに基づいて上記ビット列信号が受信される。

【００１８】そして、文字データに相当するビット列信
号が受信され、該ビット列信号の内容が解読される。更
にこのビット列信号の内容が予め設定された所定の文字
データであるか否かが判別され、所定の文字データでな
ければ、該ビット列信号は真のデータ（送信側から所定
の上記標準伝送速度で送信されたデータ）でないと判断
して該ビット列信号に続いて上記データ入力部に入力さ
れる信号の受信が禁止されると共に伝送速度検出部がリ
セットされる。

【００１９】請求項２記載の発明によれば、データ入力
部に入力されたビット列信号の最初のパルスのパルス長
に含まれる基準クロックのクロックパルス数がカウント
され、このカウント結果が伝送速度の上側又は下側であ
って隣接するいずれか一方の上記標準伝送速度に対応す
る所定のカウント値に変換される。

【００２０】請求項３記載の発明によれば、受信した文
字データに相当するビット列信号の内容がＡＴコマンド
の文字データ「Ａ」でなければ、このビット列信号はＡ
Ｔコマンドでないと判断して該ビット列信号に続いて上
記データ入力部に入力される信号の受信が禁止される。

【００２１】

【実施例】図１は、本発明に係るデータ受信制御装置を
備えたファクシミリ装置のブロック構成図である。

【００２２】ファクシミリ装置１は、暗号化したデータ
の送受信（以下、暗号通信という）が可能、かつ、高速
伝送が可能なＧ３タイプのファクシミリである。また、
ファクシミリ装置１は、パーソナルコンピュータＰＣ
（以下、パソコンＰＣという）が外部接続可能になさ
れ、通常のファクシミリ機能のほか、上記パソコンＰＣ
から送信されるＡＴコマンドに従って通信処理を行うパ
ソコン通信機能を備えている。なお、ファクシミリ装置
１は、Ｇ３タイプのものに限定されるものではなく、Ｇ
４タイプその他任意の規格に対応したタイプのファクシ
ミリであってもよい。

【００２３】ファクシミリ装置１は、送信先のファクシ
ミリＦＸに送信すべき原稿を読み取るスキャナ部２、該
スキャナ部２で読み取られたデータ（以下、送信デー
タ）、ファクシミリＦＸから送信されたデータ（以下、
受信データという）及び上記パソコンＰＣから送信され
たデータ（以下、伝送データという）等を記録紙にプリ
ントするプリンタ部３、上記送受信データ及び伝送デー
タに所定のデータ処理を施すデータ処理部４、電話回線
ＴＣを介して上記送受信データの伝送を行うデータ伝送
部５、上記スキャナ部２〜上記データ伝送部５の駆動を
制御する制御部６から構成されている。

【００２４】上記制御部６はＲＳ−２３２Ｃ規格のイン
ターフェースを有する通信制御部（データ受信制御装
置）１０を備え、該通信制御部１０を介して上記パソコ
ンＰＣがファクシミリ装置１に通信可能に接続される。
なお、インターフェースは、パソコンＰＣが通信可能に
接続できるものであれば、ＲＳ−２３２Ｃ規格のインタ
ーフェースに限定されるものではない。

【００２５】制御部６には上記パソコンＰＣから送信さ
れる伝送データを受信するためのデータバッファ６０１
が内蔵されるとともに、上記ファクシミリ機能及びパソ
コン通信機能を行うための処理プログラムや各種の処理
用データ（例えばスキャナ部２の光源の発光量やプリン
タ部３の現像濃度等の駆動条件に関するデータ、警告、
操作手順等のメッセージに関するデータ等）が記録され
たＲＯＭ（Read OnlyMemory）６０２及び上記処理プロ
グラムに従って所定の演算処理を行うためのＲＡＭ（Ra
ndom Access Memory）６０３が内蔵されている。

【００２６】上記ＲＯＭ６０２にはＡＴコマンド体系を
解釈し得る通信プログラムが搭載され、ファクシミリ装
置１は、上記パソコンＰＣから送信されるＡＴコマンド
により制御されるようになっている。

【００２７】また、ファクシミリ装置１は、テンキー、
ワンタッチキー等のキースイッチからなる操作部７、Ｌ
ＣＤ（Liquid Crystal Display）又はＬＥＤ（Light Em
itted Diode）からなる表示部８及びスピーカ９を備え
ている。

【００２８】上記スキャナ部２は、セットされた原稿を
搬送する自動原稿搬送部、ＣＣＤ（Charge Coupled Dev
ice）ラインイメージセンサからなる撮像部及び画像処
理部を備え、上記撮像部を原稿に対し相対走査（スキャ
ン）させて原稿像をライン単位で搬送方向（原稿の行方
向）に読み取り、読み取ったデータをレベル補正、γ補
正、Ａ／Ｄ変換等の所定の画像処理を行った後、データ
処理部４に出力する。

【００２９】上記プリンタ部３は、プリントすべき画像
（以下、プリント画像という）の構成データに基づいて
生成された変調信号をレーザ光に変換して出力する発光
部、上記発光部から照射されるレーザ光によりプリント
画像の潜像を形成する感光部、該感光部に形成されたプ
リント画像の潜像を顕在化する現像部、顕在化されたプ
リント画像を記録紙に転写して像形成する転写部及び記
録紙に転写形成されたプリント画像を定着する定着部を
備えたレーザプリンタから構成されている。

【００３０】上記データ処理部４は、データを記憶する
メモリ４０１、データの圧縮及び伸長を行う圧縮／伸長
回路４０２、送信データの暗号化及び受信データの平文
化を行う暗号化／平文化回路４０３、データの上記圧縮
／伸長及び暗号化／平文化の処理を制御するデータ処理
回路４０４から構成されている。

【００３１】メモリ４０１は、例えばＡ４サイズの標準
原稿が１００枚程度記憶可能な大容量メモリで、代行受
信、親展受信及び予約送信等を可能にするためのもので
ある。

【００３２】圧縮／伸長回路４０２は、ＩＴＵ−Ｔ（国
際電信通信連合）のＴ．４勧告のデータ圧縮方式に基づ
いて送信データの圧縮及び受信データの伸長を行うもの
である。圧縮／伸長回路４０２は、例えばＭＭＲ（Modi
fied Modified READ(Relative Element Adress Designa
te)）符号化方式により送受信データの圧縮及び伸長を
行う。なお、ＭＨ（Modified Huffman）符号化方式又は
ＭＲ（Modified READ）符号化方式により送受信データ
の圧縮及び伸長を行ってもよい。

【００３３】暗号化／平文化回路４０３は、予め設定さ
れた所定の暗号鍵を用いてデータの暗号化及び平文化を
行うものである。ファクシミリ装置１は、換字式暗号形
式によりデータを暗号化して送受信する暗号通信機能を
有している。上記暗号化／平文化回路４０３は、暗号通
信すべくデータ処理回路４０４から送受信データ及び暗
号鍵が入力されると、該暗号鍵を用いて送信データを単
語単位で暗号に変換し、また、単語単位で暗号化された
受信データを平文に変換する。なお、上記暗号鍵は、ユ
ーザにより制御部６内のＲＡＭ６０３に設けられた暗号
鍵テーブルに登録されるようになっている。

【００３４】データ処理回路４０４は、上記制御部６の
制御信号に基づき送受信データ及び伝送データに所定の
データ処理を施し、当該データの伝送又は記録紙へのプ
リントアウトを行う。

【００３５】例えば原稿内容をファクシミリ送信する場
合、データ処理回路４０４は、上記スキャナ部２により
読み取られた原稿像のデータを、一旦、メモリ４０１に
記憶する。制御部６により送信開始のタイミング信号が
入力されると、データ処理回路４０４は、メモリ４０１
から送信データを読み出し、圧縮／伸長回路４０２によ
り所定の圧縮率で圧縮する。そして、制御部６からの暗
号指示に応じて送信データを暗号化／平文化回路４０３
により暗号化した後、データ伝送部５に出力する。

【００３６】パソコンＰＣから送信された伝送データを
ファクシミリ送信する場合は、上記伝送データは制御部
６を介してデータ処理回路４０４に送出され、データ処
理回路４０４は、制御部６からの暗号化指示に応じてこ
の伝送データを暗号化／平文化回路４０３により暗号化
した後、データ伝送部５に出力する。

【００３７】また、ファクシミリ受信を行う場合、デー
タ処理回路４０４は、上記データ伝送部５により受信さ
れたデータを、一旦、メモリ４０１に記憶する。制御部
６により記録開始のタイミング信号が入力されると、デ
ータ処理回路４０４は、メモリ４０１から受信データを
読み出し、制御部６からの平文化指示に応じてこの受信
データが暗号化／平文化回路４０３により平文化し、更
に圧縮／伸長回路４０２により所定の伸長率で伸長した
後、プリンタ部３に出力する。

【００３８】パソコンＰＣから送信された伝送データを
記録紙にプリントアウトする場合は、上記伝送データは
制御部６及びデータ処理回路４０４を介してプリンタ部
３に出力される。

【００３９】上記データ伝送部５は、デジタルデータを
アナログデータに相互変換するモデム（ＭＯＤＥＭ（mo
dulator/demodulator））５０１と相手局の選択、回線
接続等を行うＮＣＵ（network control unit）５０２と
から構成されている。

【００４０】上記操作部７は、ファクシミリ送信を行う
際の送信相手のＦＡＸＮｏ．の入力、ファクシミリ送
信の開始／停止の指示、上記暗号鍵の登録／変更／削
除、ワンタッチキー又は短縮Ｎｏ．の登録、親展受信の
設定、その他各種のモードや条件の設定を行うものであ
る。

【００４１】上記表示部８は、ファクシミリ送信におけ
る送信相手の名称、ＦＡＸＮｏ．、暗号通信の有無、
回線接続状態及び送信状態の情報、パソコンＰＣとの通
信状態等の各種情報を文字情報で表示するとともに、通
信エラーの有無、設定モード、受信画質、メモリ代行受
信及びメンテナンスの要否等をインジケータで表示する
ものである。また、スピーカ９は、警報を発したり、上
記文字情報の一部を音声で伝えるものである。

【００４２】通信制御部１０は、パソコンＰＣとの間で
調歩同期方式によりシリアルデータの通信を制御するも
のである。

【００４３】図２は、上記通信制御部１０のブロック構
成図である。通信制御部１０は、ＲＳ−２３２Ｃインタ
ーフェース部１１、ＡＴコマンド受信部１２、送信部１
３、アドレスレコード部１４及び基準発振器１５から構
成されている。上記各部の駆動は、基準発振器１５によ
り生成された基準クロックＲＣＬＫ（周波数ｆ＝９．８
３０４ＭＨｚ）に基づいて制御される。

【００４４】上記ＲＳ−２３２Ｃインターフェース部１
１は、伝送データの信号レベルと通信制御部１０内で処
理される信号レベルとのレベル変換を行うものである。
ＡＴコマンド受信部１２は、パソコンＰＣから送信され
るＡＴコマンドの受信を行うものである。送信部１３
は、上記ＡＴコマンドに応答して所定のデータをパソコ
ンＰＣに送信するものである。アドレスレコード部１４
は、制御部６に対するインターフェースで、該アドレス
レコード部１４を介して伝送データ、アドレスデータ、
各種制御信号及び割込信号が交信される。

【００４５】上記制御信号は、受信データの読込みを指
示するデータリード信号ＣＳＤ、受信データの伝送フォ
ーマットの読込みを指示するフォーマットリード信号Ｒ
ＦＴ、受信データのオーバーランの有無を示すオーバー
ランフラグの読込みを指示するオーバーランリード信号
ＲＯＲ及びチップセレクト信号等で制御部６から通信制
御部１０に送信される。また、割込信号ＩＮＴはパソコ
ンＰＣから送信された伝送データの受信を示す信号で、
通信制御部１０から制御部６に送信される。

【００４６】上記割込信号ＩＮＴは、ＡＴコマンドを構
成する各文字データが受信される毎に制御部６に送信さ
れ、制御部６は、この割込信号ＩＮＴにより文字データ
が受信されたことを認識し、通信制御部１０にデータリ
ード信号ＣＳＤ及び所定のアドレスデータを送出して当
該文字データの読込みを行う。読み込まれた各文字デー
タは、上記データバッファ６０１の所定の記憶領域に格
納される。

【００４７】図３は、ＡＴコマンド受信部のブロック構
成図である。ＡＴコマンド受信部１２は、シフトレジス
タ１６、データラッチ回路１７、フォーマット検出回路
１８、データ立上／立下検出回路１９、伝送速度検出回
路２０、サンプリングクロック選択回路２１、サンプリ
ングクロック発生回路２２、カウント範囲設定回路２
３、文字データ終了検出回路２４、オーバーランエラー
検出回路２５及び割込信号発生回路２６から構成されて
いる。

【００４８】上記シフトレジスタ１６は、パソコンＰＣ
から送信されるシリアルの伝送データを１文字単位で受
信するものである。ＡＴコマンドは、文字データが１０
ビットで構成され、先頭からスタートビットＳＴ（第１
ビットｂ０）、情報ビットＤ（第２ビットｂ１〜第８ビ
ットｂ７）、パリティビットＰＡ（第９ビットｂ８）及
びストップビットＳＰ（第１０ビットｂ９）の順に配列
されている（図４、参照）。従って、シフトレジスタ１
６は、１０ビットシフトレジスタから構成されている。

【００４９】上記データラッチ回路１７は、上記シフト
レジスタ１６に１文字分のデータＤＴが格納される毎に
当該データＤＴをラッチし、文字データとして読み出す
ものである。上記フォーマット検出回路１８は、受信し
たデータＤＴから（情報ビットＤ＋パリティビットＰ
Ａ）のビット構成（以下、伝送フォーマットという）を
検出するものである。

【００５０】上記データＤＴのうち、上記（情報ビット
Ｄ＋パリティビットＰＡ）からなるデータ（以下、８ビ
ットデータという）が実質的に伝送すべきデータで、文
字データ「Ａ」及び「Ｔ」のパリティビットＰＡの設定
の仕方により表１に示す４種類の伝送フォーマットが選
択可能になっている。

【００５１】

【表１】

【００５２】文字データは、ＡＳＣＩＩ（American Sta
ndard Cord for Information Interchange）コードで表
され、列番号Ｉ（上位３ビット）及び行番号Ｊ（下位４
ビット）からなるコード番号（ＩＪ）で特定されるよう
になっている。文字データ「Ａ」及び「Ｔ」のコード番
号は「Ａ」＝（４１），「Ｔ」＝（５４）で、７ビット
データで表示すると、Ａ（b1,b2,b3,b4,b5,b6,b7）＝Ａ
（１０００００１）、Ｔ（b1,b2,b3,b4,b5,b6,b7）＝Ｔ
（００１０１０１）となっている。

【００５３】従って、上記４種類の伝送フォーマットに
より上記８ビットデータを表すと、表２のようになる。

【００５４】

【表２】

【００５５】上記フォーマット検出回路１８は、ＡＴコ
マンドが受信されると、文字データ「Ａ」及び「Ｔ」の
ビットパターン（表２、参照）から伝送フォーマットＦ
(i)（i=1,2,3,4）を判別する。

【００５６】制御部６は、割込信号ＩＮＴが入力される
と、上記フォーマット検出回路１８にフォーマットリー
ド信号ＲＦＴを送出して伝送フォーマットの判別結果を
読み込み、文字データ「Ｔ」に続くデータＤＴを該伝送
フォーマットＦ(i)に従って解読するとともに、受け取
った情報ビットＤからなるデータをデータバッファ６０
１の所定の記憶領域に格納する。

【００５７】一方、パソコンＰＣからデータＤＴのエコ
ーバックが要求されているときは、制御部６は、上記フ
ォーマット検出回路１８により伝送フォーマットを判別
することなく、後述する所定の受信フォーマットにより
上記データＤＴを受信し、該データＤＴをそのままパソ
コンＰＣにエコーバックするとともに、受信したデータ
ＤＴの情報ビットＤＴからなるデータと等価なデータを
データバッファ６０１の所定の記憶領域に格納する。

【００５８】エコーバックの要求があるとき、受信した
データＤＴの伝送フォーマットＦ(i)を判別しないの
は、データＤＴのエコーバックを迅速に行うためであ
る。上記表２に示すように、伝送フォーマットＦ(i)は
４種類あり、受信したデータＤＴの伝送フォーマットＦ
(i)を確定するには「Ａ」及び「Ｔ」の両方の文字デー
タを受信し、両文字データの８ビットデータのビットパ
ターンから伝送フォーマットＦ(i)を判別する必要があ
る。このため、データＤＴを受信してから当該データＤ
Ｔのエコーバックが可能になるまで比較的長時間を要す
ることになる。

【００５９】本実施例では受信したデータＤＴの伝送フ
ォーマットＦ(i)の判別を行わないで、当該データＤＴ
をそのままパソコンＰＣに送信することによりエコーバ
ックの迅速化を図っている。

【００６０】図５は、エコーバックが要求されていると
きのデータの受信制御のフローチャートである。

【００６１】通信制御部１０によりＡＴコマンドが受信
されると、割込信号発生回路２６から割込信号ＩＮＴが
ファクシミリ装置１の制御部６に送出される（ステップ
Ｓ１）。制御部６は、この割込信号ＩＮＴによりパソコ
ンＰＣからのデータＤＴの受信を認識し、通信制御部１
０にデータリード信号ＣＳＤを送出して当該データＤＴ
の読込みを行う（ステップＳ２）。

【００６２】データＤＴの読込みは、図６に示す受信フ
ォーマットに基づいて行われる。この受信フォーマット
ではデータＤＴの（情報ビットＤ＋パリティビットＰ
Ａ）からなるデータが情報ビットからなる８ビットデー
タとして扱われる。このように８ビット全てを情報ビッ
トとして扱うことにより伝送フォーマットＦ(i)の判別
が不要になり、直接８ビットデータの前後にスタートビ
ットＳＴとストップビットＳＰとを付加してパソコンＰ
Ｃにエコーバックすることが可能になる。

【００６３】続いて、データＤＴが先頭の文字データ
「Ａ」であるか否かが判別され（ステップＳ３）、デー
タＤＴが先頭の文字データ「Ａ」であれば（ステップＳ
３でＹＥＳ）、該先頭の文字データ「Ａ」のスタートビ
ットＳＴのビット長を検出することにより伝送速度が判
別され（ステップＳ４）、更に判別された伝送速度がエ
コーバック用の送信速度として送信部１３に設定される
（ステップＳ５）。なお、伝送速度の判別方法の詳細は
後述する。

【００６４】続いて、送信フォーマットが送信部１３に
設定される（ステップＳ６）。送信フォーマットは、受
信フォーマットと同一で、（スタートビットＳＴ＋８ビ
ットデータ＋ストップビットＳＰ）である。

【００６５】続いて、上記送信フォーマットに基づきエ
コーバック用の伝送データが設定され、該伝送データが
通信制御部１０からパソコンＰＣに送信（エコーバッ
ク）される（ステップＳ７）。

【００６６】続いて、８ビットデータの最後尾のビット
ｂ８（パリティビットＰＡに相当するビット）が「０」
に変更された後（ステップＳ８）、データバッファ６０
１の所定の記憶領域に格納される（ステップＳ９）。

【００６７】上記データＤＴの第９ビットｂ８を「０」
に変更しているのは、受信フォーマットにより読み取ら
れた８ビットデータを正しいコード番号に修正するため
である。

【００６８】図７は、受信フォーマットにより受信され
た文字データ「Ａ」及び「Ｔ」のビット構成及びコード
番号を示す図である。

【００６９】エコーバックの要求がなければ、文字デー
タ「Ａ」及び「Ｔ」は所定の伝送フォーマットＦ(i)に
従って受信されるため、コード番号はそれぞれ「Ａ」＝
４１、「Ｔ」＝５４となるが、エコーバックの要求があ
るときは、情報ビットＤの列番号が４ビットで表示され
るから、上記文字データ「Ａ」又は「Ｔ」のコード番号
が伝送フォーマットＦ(i)による場合と異なる。

【００７０】例えば伝送フォーマットＦ(1)で送信され
た文字データ「Ａ」及び「Ｔ」を受信フォーマットによ
り受信した場合は、文字データ「Ａ」のコード番号は変
わらないが、文字データ「Ｔ」のコード番号は（Ｄ４）
となる。また、伝送フォーマットＦ(2)で送信された文
字データ「Ａ」及び「Ｔ」を受信フォーマットにより受
信した場合は、文字データ「Ｔ」のコード番号は変わら
ないが、文字データ「Ａ」のコード番号は（Ｃ１）とな
る。

【００７１】従って、第９ビットｂ８を「０」に変更し
て該第９ビットｂ８が７ビットからなる情報ビットＤの
列番号Ｉに関係しないようにすることにより、８ビット
データの内容が本来の７ビットデータの内容に一致する
ようにしている。

【００７２】図５に戻り、受信したデータＤＴが先頭の
文字データ「Ａ」でなければ（ステップＳ３でＮＯ）、
既に伝送速度及び送信フォーマットは設定されているの
で、上記ステップＳ４〜Ｓ６の処理を行うことなく、ス
テップＳ７に移行してデータＤＴのエコーバックが行わ
れる。

【００７３】図３に戻り、データ立上／立下検出回路１
９は、データＤＴの信号レベルの立下りタイミング及び
立上りタイミングを検出する回路である。

【００７４】図８は、データ立下／立上検出回路の一実
施例を示す図である。データ立上／立下検出回路１９
は、データＤＴの立下り及び立上りのタイミングを検出
する立下／立上検出回路１９Ａと、立下り及び立上りの
タイミングの検出状態をＲＥＳＥＴ信号よりリセットさ
れるまで保持するホールド回路１９Ｂとから構成されて
いる。

【００７５】上記立上／立下検出回路１９Ａは、セット
端子／ＰＲＥ及びリセット端子ＣＬＲを備えた２個のＤ
−フリップフロップ（以下、Ｄ-ＦＦという）２７，２
８と２個のＮＡＮＤ回路３１，３２とから構成されてい
る。

【００７６】Ｄ−ＦＦ２７，２８はカスケード接続さ
れ、前段のＤ−ＦＦ２７のＤ端子に受信したデータＤＴ
が入力され、ＣＬＫ端子に基準クロックＲＣＬＫが入力
されている。また、後段のＤ−ＦＦ２８のＤ端子に前段
のＤ−ＦＦ２７のＱ端子の出力（以下、Ｑ出力という）
が入力され、ＣＬＫ端子に基準クロックＲＣＬＫとが入
力されている。また、ＮＡＮＤ回路３１にＤ−ＦＦ２８
のＱ出力とＤ−ＦＦ２７の／Ｑ端子の出力（以下、／Ｑ
出力という）とが入力され、ＮＡＮＤ回路３２にＤ−Ｆ
Ｆ２８の／Ｑ出力とＤ−ＦＦ２７のＱ出力とが入力され
ている。

【００７７】なお、Ｄ−ＦＦ２７，２８のＣＬＲ端子及
び／ＰＲＥ端子は、非能動状態（ハイレベル）にセット
されている。

【００７８】そして、上記ＮＡＮＤ回路３１からデータ
ＤＴの立下りタイミングを検出したＴＲＩＧ信号（立下
検出パルス）が出力され、上記ＮＡＮＤ回路３２からデ
ータＤＴの立上りタイミングを検出したパルス信号が出
力されるようになっている。

【００７９】ホールド回路１９Ｂは、データＤＴの最初
の立下りタイミングの検出をホールドする第１ホールド
回路ＨＤ１とデータＤＴの最初の立上りタイミングの検
出をホールドする第２のホールド回路ＨＤ２とからな
り、第１ホールド回路ＨＤ１はＡＮＤ回路３３及びＤ−
ＦＦ２９により構成され、第２ホールド回路ＨＤ１はＡ
ＮＤ回路３４及びＤ−ＦＦ３０により構成されている。

【００８０】第１ホールド回路ＨＤ１のＡＮＤ回路３３
には上記ＮＡＮＤ回路３１の出力（ＴＲＩＧ信号）とＤ
−ＦＦ２９のＱ出力が入力され、該ＡＮＤ回路３３の出
力はＤ−ＦＦ２９のＤ端子に入力されている。また、第
２ホールド回路ＨＤ２のＡＮＤ回路３４には上記ＮＡＮ
Ｄ回路３２の出力（立上検出パルス）とＤ−ＦＦ３０の
Ｑ出力が入力され、該ＡＮＤ回路３４の出力はＤ−ＦＦ
３０のＤ端子に入力されている。

【００８１】そして、Ｄ−ＦＦ２９の／Ｑ端子からデー
タＤＴの最初の立下りタイミングの検出を保持するＵＰ
信号が出力され、Ｄ−ＦＦ３０のＱ端子からデータＤＴ
の最初の立上りタイミングの検出を保持するＤＯＷＮ信
号が出力される。

【００８２】なお、Ｄ−ＦＦ２９，３０のＣＬＲ端子は
非能動状態（ハイレベル）にセットされている。また、
Ｄ−ＦＦ２９，３０の／ＰＲＥ端子にＲＥＳＥＴ信号が
入力され、該ＲＥＳＥＴ信号によりＤ−ＦＦ２９の／Ｑ
出力及びＤ−ＦＦ３０のＱ出力がリセットされるように
なっている。

【００８３】上記ＲＥＳＥＴ信号は、ＡＴコマンド受信
部１２の各回路を初期リセットする信号で、制御部６か
ら入力される。ＡＴコマンドは、コマンド毎に伝送速度
及び伝送フォーマットが異なる場合があるので、制御部
６は、通常、ＡＴコマンドを受信する毎にＲＥＳＥＴ信
号を送信し、ＡＴコマンド受信部１２の各回路をリセッ
トする。

【００８４】次に、上記データ立上／立下検出回路１９
の動作を図１６のタイムチャートを参照しつつ説明す
る。

【００８５】図１６は、伝送フォーマットＦ(1)により
送信されたＡＴコマンドの先頭の文字データ「Ａ」及び
２番目の文字データ「Ｔ」が受信される際のデータＤ
Ｔ、ＴＲＩＧ信号、サンプリングクロックＳＣＬＫ、Ｕ
Ｐ信号、ＤＯＷＮ信号、ＳＴＯＮ信号、ＣＬＲ−Ａ信号
等のタイムチャートである。

【００８６】Ｄ−ＦＦ２７，２８のＱ出力は、基準クロ
ックＲＣＬＫの立上りでＤ入力をラッチしたものであ
り、それぞれＤ入力より基準クロックＲＣＬＫの１パル
ス分だけ遅延している。また、／Ｑ出力は、上記Ｑ出力
の反転信号で、上記Ｄ入力より基準クロックＲＣＬＫの
１パルス分だけ遅延している。

【００８７】データＤＴがハイレベルの状態では、ＮＡ
ＮＤ回路３１にローレベルのＤ−ＦＦ２７の／Ｑ出力と
ハイレベルのＤ−ＦＦ２８のＱ出力とが入力されるか
ら、ＮＡＮＤ回路３１の出力（ＴＲＩＧ信号）はハイレ
ベルになっている。また、第１ホールド回路ＨＤ１のＤ
−ＦＦ２９のＤ入力はハイレベルになっているので、該
Ｄ−ＦＦ２９の／Ｑ出力（ＵＰ信号）は、ローレベルに
保持されている。

【００８８】一方、ＮＡＮＤ回路３２にハイレベルのＤ
−ＦＦ２７のＱ出力とローレベルのＤ−ＦＦ２８の／Ｑ
出力とが入力されるから、ＮＡＮＤ回路３２の出力もハ
イレベルになっている。また、第２ホールド回路ＨＤ２
のＤ−ＦＦ３０のＤ入力はハイレベルになっているの
で、該Ｄ−ＦＦ３０のＱ出力（ＤＯＷＮ信号）は、ハイ
レベルに保持されている。

【００８９】データＤＴがハイレベルからローレベルに
立ち下がると（図１６、参照）、ＮＡＮＤ回路３１に
入力されたＤ−ＦＦ２７の／Ｑ出力がローレベルからハ
イレベルに反転するとともに、該Ｄ−ＦＦ２７の／Ｑ出
力の反転タイミングから基準クロックＲＣＬＫの１パル
ス分だけ遅延してＤ−ＦＦ２８のＱ出力がハイレベルか
らローレベルに反転し、これによりＮＡＮＤ回路３１か
らローレベルのパルス信号（ＴＲＩＧ信号）が出力され
る。このＴＲＩＧ信号は、データＤＴがハイレベルから
ローレベルに立ち下がる毎に出力される（図１６、ＴＲ
ＩＧ信号参照）。

【００９０】また、第１ホールド回路ＨＤ１に上記ＴＲ
ＩＧ信号が入力されると、該ＴＲＩＧ信号がＡＮＤ回路
３３を介してＤ−ＦＦ２９のＤ端子に入力される。ＴＲ
ＩＧ信号のローレベルがラッチされてＤ−ＦＦ２９のＱ
端子から出力されると、このＱ出力は上記ＡＮＤ回路３
３を介してＤ−ＦＦ２９のＤ端子に帰還されるので、Ｑ
出力はローレベルに保持される。

【００９１】従って、Ｄ−ＦＦ２９のＱ出力（ＵＰ信
号）は、データＤＴの立下りに同期してローレベルから
ハイレベルに立ち上がる（図１６、ＵＰ信号参照）。こ
れによりＵＰ信号は、先頭の文字データ「Ａ」のスター
トビットＳＴの立下りタイミングが検出されると、こ
の検出状態をホールドする。

【００９２】一方、ＮＡＮＤ回路３２に入力されたＤ−
ＦＦ２７のＱ出力及びＤ−ＦＦ２８の／Ｑ出力もデータ
ＤＴの立下りに同期してレベルが反転するが、Ｄ−ＦＦ
２７のＱ出力がハイレベルからローレベルに反転するタ
イミングがＤ−ＦＦ２８の／Ｑ出力がローレベルからハ
イレベルに反転するタイミングよりも早いので、ＮＡＮ
Ｄ回路３２の出力は変化しない。従って、第２ホールド
回路ＨＤ２のＤＯＷＮ信号は変化しない（図１６、ＤＯ
ＷＮ信号参照）。

【００９３】データＤＴがローレベルからハイレベルに
立ち上がると（図１６、参照）、ＮＡＮＤ回路３２に
入力されたＤ−ＦＦ２７のＱ出力がローレベルからハイ
レベルに立ち上がるとともに、該Ｄ−ＦＦ２７のＱ出力
の立上りタイミングから基準クロックＲＣＬＫの１パル
ス分だけ遅延してＤ−ＦＦ２８の／Ｑ出力がハイレベル
からローレベルに立ち下がり、これによりＮＡＮＤ回路
３２からローレベルのパルス信号（立上検出信号）が出
力される。

【００９４】また、第２ホールド回路ＨＤ２に上記立上
検出信号が入力されると、該立上検出信号がＡＮＤ回路
３４を介してＤ−ＦＦ３０のＤ端子に入力される。立上
検出信号のローレベルがラッチされてＱ端子から出力さ
れると、該Ｑ出力（ＤＯＷＮ信号）は上記ＡＮＤ回路３
４を介してＤ−ＦＦ３０のＤ端子に帰還されるので、Ｄ
ＯＷＮはローレベルに保持される。

【００９５】従って、ＤＯＷＮ信号は、データＤＴの立
上りタイミングでハイレベルからローレベルに立ち下が
る（図１６、ＤＯＷＮ信号参照）。これによりＤＯＷＮ
信号は、先頭の文字データ「Ａ」のスタートビットＳＴ
の立上りタイミングが検出されると、この検出状態を
ホールドする。

【００９６】一方、ＮＡＮＤ回路３１に入力されたＤ−
ＦＦ２７の／Ｑ出力及びＤ−ＦＦ２８のＱ出力もデータ
ＤＴの立上りに同期してレベルが反転するが、Ｄ−ＦＦ
２７の／Ｑ出力がハイレベルからローレベルに反転する
タイミングがＤ−ＦＦ２８のＱ出力がローレベルからハ
イレベルに反転するタイミングよりも早いので、ＮＡＮ
Ｄ回路３１の出力は変化しない。従って、第１ホールド
回路ＨＤ１のＵＰ信号は変化しない（図１６、ＵＰ信号
参照）。

【００９７】図３に戻り、上記伝送速度検出回路２０
は、受信したデータＤＴの伝送速度を検出するものであ
る。データＤＴは、予め設定された３００bps、６００b
ps、１２００bps、２４００bps、４８００bps、９６０
０bps及び１９２００bpsの７種類の伝送速度のいずれか
の速度で伝送されるようになされ、先頭の文字データ
「Ａ」のスタートビットＳＴのビット長を検出すること
により判別されるようになっている。

【００９８】上記伝送速度検出回路２０は、先頭の文字
データ「Ａ」のスタートビットＳＴに含まれる基準クロ
ックＲＣＬＫのクロックパルス数をカウントすることに
より伝送速度を検出するものである。

【００９９】伝送速度をＮ（bps）、基準クロックＲＣ
ＬＫの周波数をｆ（Ｈｚ）とすると、上記スタートビッ
トＳＴのビット長τは１／Ｎ、基準クロックＲＣＬＫの
クロックパルスのパルス幅ｔは１／ｆである。従って、
上記ビット長τに含まれる基準クロックＲＣＬＫのクロ
ック数をＣとすると、Ｃ＝ｆ／Ｎとなるから上記伝送速
度Ｎはｆ／Ｃで算出される。

【０１００】伝送速度Ｎは、３００（bps）〜１９２０
０（bps）の予め離散的に設定された速度であり、上記
カウント値Ｃと一対一に対応するから、上記伝送速度検
出回路２０は、基準クロックＲＣＬＫのクロックパルス
のカウント値Ｃを伝送速度Ｎの検出値として出力する。

【０１０１】図９は、伝送速度検出回路の一実施例を示
す図である。伝送速度検出回路２０は、ＩＣ（Integrat
ed Circuit）で構成された４個の４ビットバイナリ（２
進化１６進）カウンタ３６〜３９をカスケード接続して
なるカウント回路で構成されている。

【０１０２】伝送速度検出回路２０は、１６桁のバイナ
リカウンタで、上位１０桁のカウントデータがカウンタ
３７のＱＣ端子，ＱＤ端子及びカウンタ３８，３９のＱ
Ａ端子〜ＱＤ端子から出力されるようになっている。カ
ウント値ＣをＣ＝ａ15×２¹⁵＋ａ14×２¹⁴＋……＋ａ6
×２⁶＋ａ5×２⁵＋……＋ａ1×２¹＋ａ0×２⁰で表す
と、バイナリカウンタ３９のＱＡ出力〜ＱＤ出力はそれ
ぞれａ15，ａ14，ａ13，ａ12に対応し、バイナリカウン
タ３８のＱＡ出力〜ＱＤ出力はそれぞれａ11，ａ10，ａ
9，ａ8に対応し、バイナリカウンタ３７のＱＣ出力，Ｑ
Ｄ出力はそれぞれａ7，ａ6に対応している。従って、伝
送速度検出回路２０は、基準クロックＲＣＬＫのクロッ
クパルスを６４個単位でカウントしたカウント値Ｃをカ
ウントデータとして出力する。

【０１０３】バイナリカウンタ３６〜３９のＣＬＲ端子
は、全出力をリセットする端子で、ローレベルにセット
されると、ＲＣ端子及びＱＡ端子〜ＱＤ端子はローレベ
ルにリセットされる。各ＣＬＲ端子には制御部６から送
出されるＲＥＳＥＴ信号が入力される。

【０１０４】バイナリカウンタ３６〜３９のＬＯＡＤ端
子は、ＱＡ端子〜ＱＤ端子の出力状態を制御する端子
で、ハイレベルにセットされると、ＱＡ端子〜ＱＤ端子
からカウントデータが出力される。ＬＯＡＤ端子はハイ
レベルにセットされている。

【０１０５】バイナリカウンタ３６〜３９のＣＬＫ端子
は、カウントすべきクロックが入力される端子であり、
基準クロックＲＣＬＫが入力されている。また、バイナ
リカウンタ３６〜３９のＥＮＴ端子及びＥＮＰ端子は、
上記基準クロックＲＣＬＫのカウント動作を制御する端
子である。

【０１０６】上記ＥＮＴ端子及びＥＮＰ端子がハイレベ
ルにセットされると、カウント可能状態となり、上記Ｃ
ＬＫ端子から入力された基準クロックＲＣＬＫのクロッ
クパルスのカウント値がＱＡ端子〜ＱＤ端子から出力さ
れる。

【０１０７】上記ＥＮＰ端子にはＡＮＤ回路３５により
データＤＴ、上記データ立上／立下検出回路１９から出
力されるＵＰ信号及びＤＯＷＮ信号の論理積信号が入力
されている。上記ＡＮＤ回路３５は、ＡＴコマンドの文
字データ「Ａ」のスタートビットＳＴを検出し、該スタ
ートビットＳＴの期間だけ基準クロックＲＣＬＫのカウ
ントを行わせる制御信号ＥＮＰを出力するものである。
なお、上記スタートビットＳＴはローレベル信号である
ので、データＤＴは、インバータ４０によりレベル反転
されて上記ＡＮＤ回路３５に入力されている。

【０１０８】バイナリカウンタ３６のＥＮＴ端子はハイ
レベルにセットされ、バイナリカウンタ３７〜３９のＥ
ＮＴ端子には前段のＲＣ端子の出力信号（以下、ＲＣ出
力という）が入力されている。

【０１０９】ＲＣ出力は、ＱＡ出力〜ＱＤ出力の全出力
がハイレベルになると（カウント値が１５になると）、
ハイレベルになる出力で、２進化１６進の桁上り（オー
バーフロー）を示す出力である。４個のバイナリカウン
タ３６〜３９は、前段のＲＣ出力が後段のＥＮＴ端子に
入力されるようにカスケード接続され、これによりバイ
ナリカウンタ３７〜３９で基準クロックＲＣＬＫがそれ
ぞれ１／１６，１／１６²，１／１６⁴に分周されるよう
になっている。

【０１１０】上記構成により、ＡＴコマンドの先頭の文
字データ「Ａ」が受信されると、ＡＮＤ回路３５からバ
イナリカウンタ３６〜３９に該文字データ「Ａ」のスタ
ートビットＳＴの期間だけハイレベルとなるＥＮＰ信号
が入力され（図１６、ＥＮＰ信号参照）、この期間に発
生する基準クロックＲＣＬＫのクロックパルス数がカウ
ントされる。そして、このカウントデータは、伝送速度
データとしてサンプリングクロック選択回路２１に入力
される。

【０１１１】ＡＴコマンド受信部１２によりＡＴコマン
ドの文字データ「Ａ」が受信されると、上記伝送速度検
出回路２０により伝送速度が検出され、該伝送速度に基
づいて当該ＡＴコマンドを構成する全文字データが受信
される。

【０１１２】そして、ＡＴコマンドを構成する全文字デ
ータの受信が完了すると、制御部６からＲＥＳＥＴ信号
がＡＴコマンド受信部１２に送出され、上記伝送速度検
出回路２０のカウント値がリセットされ、次のＡＴコマ
ンドの文字データ「Ａ」が受信されると、上記伝送速度
検出回路２０により再度伝送速度が検出される。すなわ
ち、ＡＴコマンドの文字データ「Ａ」が受信される毎に
当該ＡＴコマンドの伝送速度が検出される。

【０１１３】ところで、ファクシミリ装置１とパソコン
ＰＣ間のＡＴコマンドによるデータ通信においては、Ａ
ＴコマンドによりＣＬＡＳＳ１のファクシミリモード
（以下、ＣＬＡＳＳ１通信モードという）を設定し、該
ＣＬＡＳＳ１通信モードによりデータ通信が行われる。

【０１１４】ＣＬＡＳＳ１通信モードにおいては、パソ
コンＰＣからＡＴコマンドと「ＡＴ」で始まらないコマ
ンドが混在して通信制御部１０に送信されるが、ＣＬＡ
ＳＳ１通信モードでは伝送速度が１９２００（bps）に
固定されるので、例えばＣＬＡＳＳ１通信モードを設定
するＡＴコマンドにより検出された伝送速度を保持する
ことにより、或いは「ＡＴ」で始まらないコマンドに対
しては当該コマンドの直前のＡＴコマンドにより検出さ
れた伝送速度を保持することにより、「ＡＴ」で始まら
ないコマンドについてもＡＴコマンド受信部１２により
受信可能になっている。

【０１１５】図１０は、ＡＴコマンドを用いたＣＬＡＳ
Ｓ１通信の通信手順の一例を示す図である。

【０１１６】同図において、Ｎｏ．(4)のＡＴコマンド
「ＡＴ＋ＦＣＬＡＳＳ＝１」は、ＣＬＡＳＳ１による通
信を指示するコマンドであり、Ｎｏ．(11)のＡＴコマン
ド「ＡＴ＋ＦＣＬＡＳＳ＝０」は、ＣＬＡＳＳ１による
通信の解除を指示するコマンドである。

【０１１７】Ｎｏ．(1)〜(4)の通信及びＮｏ．(12)以降
の通信においては、伝送速度がコマンドによって異なる
可能性があるが、Ｎｏ．(5)〜(11)の通信はＣＬＡＳＳ
１通信モードによる通信であるから、各コマンドは、
「ＡＴ」で始まるコマンドであるか否かに拘らず、１９
２００（bps）の伝送速度で通信される。

【０１１８】上記ＣＬＡＳＳ１通信モードにおいては、
ＡＴコマンド「ＡＴ＋ＦＣＬＡＳＳ＝１」のコマンドが
受信され、該ＡＴコマンドから伝送速度が検出される
と、通信制御部１０へのＲＥＳＥＴ信号の送出を禁止
し、ＡＴコマンド「ＡＴ＋ＦＣＬＡＳＳ＝０」のコマン
ドが受信されると、上記ＲＥＳＥＴ信号送出の禁止を解
除するようにすれば、Ｎｏ．(5)〜(11)の通信がＡＴコ
マンド「ＡＴ＋ＦＣＬＡＳＳ＝１」で検出された伝送速
度（＝１９２００bps）で行われ、「ＡＴ」で始まらな
い手順信号ＤＣＳ及びトレーニング信号ＴＣＦもＡＴコ
マンド受信部１２で受信することが可能になる。

【０１１９】尤も、上記のようにＡＴコマンドに内容に
よってＡＴコマンドについて伝送速度を検出したり、検
出しなかったりすることは制御を煩雑にするから、ＡＴ
コマンドに対しては常に伝送速度を検出し、「ＡＴ」で
始まらないコマンドに対しては直前のＡＴコマンドで検
出された伝送速度で受信することが好ましい。

【０１２０】ＣＬＡＳＳ１通信モードにおいては、「Ａ
Ｔ」で始まらないコマンドの直前に送信されるＡＴコマ
ンドの種類が特定されている。例えば図１０において、
手順信号ＤＣＳの前には必ず「ＡＴ＋ＦＴＨ＝３」のＡ
Ｔコマンドが送信され、トレーニング信号ＴＣＦの前に
は必ず「ＡＴ＋ＦＴＭ＝…」のＡＴコマンドが送信され
る。

【０１２１】従って、受信したＡＴコマンドの内容を解
析し、受信したＡＴコマンドが所定のＡＴコマンドであ
るときは、当該ＡＴコマンドで検出された伝送速度をホ
ールドすることにより次に送信される「ＡＴ」で始まら
ないコマンドをＡＴコマンド受信部１２で受信すること
が可能になる。

【０１２２】ここで、図１１のフローチャートを用いて
ＡＴコマンドを用いたＣＬＡＳＳ１通信におけるデータ
受信の制御について簡単に説明する。

【０１２３】ＡＴコマンドが受信されると（ステップＳ
１０）、制御部６により当該ＡＴコマンドの内容が解析
される（ステップＳ１１）。続いて、受信されたＡＴコ
マンドが「ＡＴ＋ＦＴＨ＝…」、「ＡＴ＋ＦＴＭ＝
…」、ＡＴＡ又は非最終フレームの手順信号であるか否
かが判別され（ステップＳ１２）、ＡＴコマンドが上記
４種類のコマンドのいずれでもなければ、制御部６から
通信制御部１０にＲＥＳＥＴ信号が出力され、伝送速度
検出回路２０がリセットされる（ステップＳ１３）。

【０１２４】一方、受信したＡＴコマンドが上記４種類
のコマンドのいずれかであれば、上記ステップＳ１３を
スキップし、制御部６からＲＥＳＥＴ信号は出力されな
い。

【０１２５】続いて、受信したＡＴコマンドの内容に従
って所定の処理が行われた後（ステップＳ１４）、制御
部６から通信制御部１０を介してパソコンＰＣに「Ｏ
Ｋ」等の所定の応答コードが送信され（ステップＳ１
５）、ＡＴコマンドの受信処理が終了する。

【０１２６】なお、本実施例では、回路構成上、コマン
ドが受信されると、伝送速度検出回路２０が常に動作
し、伝送速度が検出するようになされ、「ＡＴ」で始ま
らないコマンドの直前のＡＴコマンドが受信されたとき
は、制御部６から通信制御部１０にＲＥＳＥＴ信号を出
力して当該ＡＴコマンドで検出された伝送速度が次の
「ＡＴ」で始まらないコマンドの受信時にも保持される
ようにしているが、「ＡＴ」で始まらないコマンドの直
前のコマンドの受信が終了すると、伝送速度検出回路２
０を停止させて伝送速度検出動作を中止する一方、後述
するサンプリングクロック発生回路２２から所定周波数
のサンプリングクロックＳＣＬＫを発生させて「ＡＴ」
で始まらないコマンドの受信を行うようにしてもよい。

【０１２７】上記のようにＡＴコマンドを用いたＣＬＡ
ＳＳ１通信モードによるデータ通信においては、ＡＴコ
マンドの種類から次に送信されるコマンドが当該ＡＴコ
マンドと同一速度で伝送される「ＡＴ」で始まらないコ
マンドであるか否かを判別し、同一速度で伝送されるコ
マンドであれば、当該ＡＴコマンドで検出された伝送速
度で次の「ＡＴ」で始まらないコマンドを受信するよう
にしているので、コマンドが「ＡＴ」で始まるか否かに
拘らず全てのコマンドをＡＴコマンド受信用のＡＴコマ
ンド受信部１２のみで受信でき、コマンド受信部の回路
構成の簡素化が可能になる。

【０１２８】図３に戻り、上記サンプリングクロック選
択回路２１は、上記伝送速度検出回路２０から出力され
るカウントデータに基づき所定の伝送速度のクロック選
択信号ＣＳを出力するものである。

【０１２９】上述したようにパソコンＰＣから送信され
るＡＴコマンドは、１９２００bps、９６００bps、４８
００bps、２４００bps、１２００bps、６００bps及び３
００bpsのいずれかの伝送速度で伝送されるようになっ
ている。

【０１３０】上記伝送速度１９２００bps、９６００bp
s、４８００bps、２４００bps、１２００bps、６００bp
s及び３００bpsをそれぞれＮ０，Ｎ１，…，Ｎ６と表示
し、これらに対応する基準クロックＲＣＬＫのクロック
パルスのカウント値をそれぞれＣ０，Ｃ１，…，Ｃ６と
すると、基準クロックＲＣＬＫの周波数ｆを９．８３０
４ＭＨｚとしたときの上記各伝送速度Ｎｉ（i=0,1,…,
6）に対応するカウント値Ｃi（i=0,1,…,6）は、表３の
ようになる。

【０１３１】

【表３】

【０１３２】上記伝送速度検出回路２０のＤＴ入力に入
力される信号がデータＤＴであれば、伝送速度検出回路
２０から出力されるカウント値Ｃは、上記表３に示すカ
ウント値Ｃi又はそのカウント値Ｃiの近傍値Ｃi′（≒
Ｃi）となる。

【０１３３】しかし、ノイズ等により文字データ「Ａ」
のスタートビットＳＴと異なるローレベルのパルスがＤ
Ｔ入力に入力されると、上記カウント値Ｃi，Ｃi′とは
異なるカウント値Ｃ″が伝送速度検出回路２０から出力
されることになる。このため、伝送速度検出回路２０の
カウント値ＣからＤＴ入力に入力された信号の真偽を判
別する判別回路と、ＤＴ入力の入力信号がデータＤＴで
ない場合に伝送速度検出回路２０のカウント動作をリセ
ットするリセット回路とが必要になる。

【０１３４】本実施例では、表４に示すように基準クロ
ックＲＣＬＫの全てのカウント値Ｃに上記伝送速度Ｎi
のいずれかの速度を割り当て、伝送速度検出回路２０か
ら出力されるカウント値Ｃに対して所定の伝送速度Ｎi
のクロック選択信号ＣＳi（i=0,1,…,6）がサンプリン
グクロック選択回路２１から出力されるようにしてい
る。これにより上記判別回路及びリセット回路が不要に
なり、伝送速度検出回路２０の簡素化が可能になってい
る。

【０１３５】なお、表４では各伝送速度Ｎiに対応する
カウント範囲の境界値Ｃki（i=1,2,…,6）を隣り合う伝
送速度Ｎi，Ｎ(i+1)に対応するカウント値Ｃi，Ｃ(i+1)
間の中間値Ｃm（＝（Ｃi＋Ｃ(i+1)／２）に設定してい
るが、上記境界値Ｃkiは、上記中間値Ｃmに限定される
ものではなく、カウント値Ｃi，Ｃ(i+1)間の任意のカウ
ント値Ｃを境界値Ｃkiに設定することができる。

【０１３６】例えば伝送速度Ｎ０（＝１９２００bps）
及び伝送速度Ｎ１（＝９６００bps）に対応するカウン
ト値Ｃの境界値Ｃk１は、伝送速度Ｎ０，Ｎ１に対応す
るカウント値Ｃ０（＝５１２），Ｃ１（＝１０２４）の
中間値Ｃm＝（Ｃ０＋Ｃ１）／２＝７６８に設定されて
いるが、５１３〜１０２３の任意のカウント値Ｃを境界
値Ｃk１とすることができる。

【０１３７】

【表４】

【０１３８】図１２は、サンプリングクロック選択回路
の一実施例である。サンプリングクロック選択回路２１
は、ＩＣからなる２個のラッチ回路４１，４２及びプロ
グラマブル論理回路４３から構成されている。ラッチ回
路４１及び４２は並列接続され、ラッチ回路４１の入力
端子Ｄ１〜Ｄ８には上記伝送速度検出回路２０のバイナ
リカウンタ３７のＱＣ出力，ＱＤ出力、バイナリカウン
タ３８のＱＡ出力，ＱＢ出力及びバイナリカウンタ３９
のＱＡ出力〜ＱＤ出力がそれぞれ入力され、ラッチ回路
４２の入力端子Ｄ１，Ｄ２にはバイナリカウンタ３９の
ＱＣ出力，ＱＤ出力がそれぞれ入力されている。

【０１３９】ラッチ回路４１，４２のＯＣ端子は出力制
御端子で、ローレベルにセットされると、ＱＡ端子〜Ｑ
Ｄ端子が出力可能状態になる。また、ＥＮ端子はイネー
ブル入力端子で、ハイレベルにセットされると、入力端
子Ｄ１〜Ｄ８に入力されたデータがラッチされ、これら
のラッチされたデータがそれぞれ出力端子Ｑ１〜出力端
子Ｑ８から出力される。

【０１４０】ＥＮ端子には上記データ立上／立下検出回
路１９から出力されるＤＯＷＮ信号が入力され、文字デ
ータ「Ａ」のスタートビットＳＴの立上りタイミング
（図１６、参照）における基準クロックＲＣＬＫのカ
ウントデータがラッチされ、このカウントデータがＱ１
端子〜Ｑ８端子から出力される。

【０１４１】プログラマブル論理回路４３は、上記カウ
ントデータからクロック選択信号ＣＳiを生成する回路
である。プログラマブル論理回路４３の入力端子Ｐ１〜
Ｐ８にラッチ回路４１のＱ１出力〜Ｑ８出力がそれぞれ
入力され、入力端子Ｐ９，Ｐ１０にラッチ回路４２のＱ
１出力，Ｑ２出力がそれぞれ入力されている。

【０１４２】プログラマブル論理回路４３のＱ１端子〜
Ｑ６端子はそれぞれ上記クロック選択信号ＣＳ０〜ＣＳ
６に対応する出力端子で、表４に示すカウント値Ｃとク
ロック選択信号ＣＳiとの関係に従い入力端子Ｐ１〜Ｐ
１０に入力されるカウントデータに対応する所定のクロ
ック選択信号ＣＳi（i＝０，１，…，６）が出力される
ようになっている。

【０１４３】例えば（P1,P2,P3,P4,P5,P6,P7,P8,P9,P1
0)＝（0000001011）の場合、カウント値Ｃは７０４であ
るから、Ｑ１端子〜Ｑ６端子の出力ＣＳ（Q0,Q1,Q2,Q3,
Q4,Q5,Q6）はＣＳ（1000000)となり、Ｑ１端子からハイ
レベルのクロック選択信号ＣＳ０が出力される。また、
（P1,P2,P3,P4,P5,P6,P7,P8,P9,P10)＝（0000001100）
の場合、カウント値Ｃは７６８であるから、ＣＳ（Q0,Q
1,Q2,Q3,Q4,Q5,Q6）＝（0100000)となり、出力端子Ｑ２
からクロック選択信号ＣＳ１が出力される。

【０１４４】図３に戻り、上記サンプリングクロック発
生回路２２は、基準クロックＲＣＬＫから上記伝送速度
Ｎiに対応する７種類のサンプリングクロックＳＣＬＫ
（周波数ｆs＝19200Hz,9600Hz,4800Hz,2400Hz,1200Hz,6
00Hz,300Hz）を発生し、クロック選択信号ＣＳにより選
択された所定のサンプリングクロックＳＣＬＫを出力す
る回路である。

【０１４５】図１３は、サンプリングクロック発生回路
の一実施例を示す図である。サンプリングクロック発生
回路２２は、伝送速度検出回路２０を構成するバイナリ
カウンタ３６〜３９と同一の４個の４ビットバイナリカ
ウンタ４５〜４８とサンプリングクロック選択回路２１
を構成するプログラマブル論理回路４３と同一の２個の
プログラマブル論理回路４９，５０とから構成されてい
る。

【０１４６】４個のバイナリカウンタ４５〜４８は、伝
送速度検出回路２０と同様に前段のＲＣ出力が後段のＥ
ＮＴ端子に入力されるようにカスケード接続され、バイ
ナリカウンタ４７のＱＡ端子〜ＱＤ端子からそれぞれ１
９２００Ｈｚ，９６００Ｈｚ，４８００Ｈｚ，２４００
ＨｚのサンプリングクロックＳＣＬＫが出力され、バイ
ナリカウンタ４８のデータ出力ＱＡ端子〜ＱＣ端子から
それぞれ１２００Ｈｚ，６００Ｈｚ，３００Ｈｚのサン
プリングクロックＳＣＬＫが出力されるようになってい
る。

【０１４７】バイナリカウンタ４５〜４８の各ＣＬＲ端
子には後述する文字データ終了位置検出回路２４から出
力されるＣＬＲ−Ａ信号が入力され、各ＬＯＡＤ端子
は、ハイレベルにセットされている。なお、上記ＣＬＲ
−Ａ信号は各文字データのストップビットＳＰの検出信
号（文字データの終了を示す信号）で、このＣＬＲ−Ａ
信号により文字データが終了する毎にサンプリングクロ
ックＳＣＬＫがリセットされるようになっている。

【０１４８】また、バイナリカウンタ４５〜４８の各Ｃ
ＬＫ端子には基準クロックＲＣＬＫが入力され、各ＥＮ
Ｔ端子には後述する上記カウント範囲設定回路２３から
出力されＣＯＮＴＲＯＬＬ信号が入力されている。この
ＣＯＮＴＲＯＬＬ信号は、サンプリングクロックＳＣＬ
Ｋを発生させる期間を制御する信号で、サンプリングク
ロック発生回路２２の動作（基準クロックＲＣＬＫの分
周動作）を制御するものである。

【０１４９】プログラマブル論理回路４９，５０は、選
択端子Ｓ１〜Ｓ４、入力端子Ｐ１〜Ｐ４及び出力端子Ｏ
ＵＴを備え、選択端子Ｓｉ（i=1,2,3,4）が能動状態
（ここではハイレベル）になると、これに対応する入力
端子Ｐｉ（i=1,2,3,4）に入力された信号が出力端子Ｏ
ＵＴから出力されるように設定されている。

【０１５０】なお、プログラマブル論理回路４９，５０
の各ＯＵＴ端子から出力される信号はＯＲ回路５１に入
力され、該ＯＲ回路５１を介して選択されたサンプリン
グクロックＳＣＬＫが外部回路に出力されるようになっ
ている。

【０１５１】プログラマブル論理回路４９の選択端子Ｓ
１〜Ｓ４に上記サンプリングクロック選択回路２１から
出力されるクロック選択信号ＣＳ０〜ＣＳ３がそれぞれ
入力され、プログラマブル論理回路５０の選択端子Ｓ１
〜Ｓ３に上記サンプリングクロック選択回路２１から出
力されるクロック選択信号ＣＳ４〜ＣＳ６がそれぞれ入
力されている。

【０１５２】また、プログラマブル論理回路４９の入力
端子Ｐ１〜Ｐ４にバイナリカウンタ４７のＱＡ出力〜Ｑ
Ｄ出力がそれぞれ入力され、プログラマブル論理回路５
０の入力端子Ｐ１〜Ｐ３にバイナリカウンタ４８のＱＡ
出力〜ＱＣ出力がそれぞれ入力されている。

【０１５３】上記構成により、例えば上記サンプリング
クロック選択回路２１からクロック選択信号ＣＳ（1000
000)が入力されると、プログラマブル論理回路４９のＰ
１端子に入力されたサンプリングクロックＳＣＬＫ（周
波数ｆs＝19200Hz）がＯＵＴ端子から出力され、ＯＲ回
路５１を介してカウント範囲設定回路２３及び文字デー
タ終了位置検出回路２４に出力される。

【０１５４】また、例えば上記サンプリングクロック選
択回路２１からクロック選択信号ＣＳ（0000100)が入力
されると、プログラマブル論理回路５０のＰ１端子に入
力されたサンプリングクロックＳＣＬＫ（周波数ｆs＝1
200Hz）がＯＵＴ端子から出力され、ＯＲ回路５１を介
してカウント範囲設定回路２３及び文字データ終了位置
検出回路２４に出力される。

【０１５５】図３に戻り、上記カウント範囲設定回路２
３は、上記サンプリングクロックＳＣＬＫのクロックパ
ルスのカウント範囲を設定する回路である。また、上記
文字データ終了位置検出回路２４は、サンプリングクロ
ックＳＣＬＫのクロックパルスを所定数だけカウントし
て受信した各文字データの第８ビットｂ７（情報ビット
Ｄの最後のビット）及び第１０ビットｂ９（ストップビ
ットＳＰ）とを検出する回路である。

【０１５６】パソコンＰＣからＡＴコマンドの各文字デ
ータが正確に一定の時間間隔を設けて送信されていれ
ば、先頭の文字データ「Ａ」に同期して所定周波数のサ
ンプリングクロックＳＣＬＫを発生させれば、２番目以
降の文字データに対しても該サンプリングクロックＳＣ
ＬＫを正確に同期させることができるが、調歩同期方式
によるシリアルデータ伝送では受信側で受信したデータ
のスタートビットＳＴ及びストップビットＳＰを参照し
て同期を取り、当該データの受信を行うようになってい
るので、上記ＡＴコマンドの各文字データは、必ずしも
正確に一定の時間間隔で送信されているとは限らない。

【０１５７】本実施例では文字データを受信する毎に当
該文字データのスタートビットＳＴに同期してサンプリ
ングクロックＳＣＬＫを発生させるとともに、該サンプ
リングクロックＳＣＬＫのクロックパルスをカウントし
て当該文字データのストップビットＳＰ（文字データの
終了位置）を検出すると、サンプリングクロックＳＣＬ
Ｋを停止させて各文字データに対してサンプリングクロ
ックＳＣＬＫを正確に同期させるようにしている。

【０１５８】図１４は、カウント範囲設定回路の一実施
例を示す図である。また、図１５は、文字データ終了位
置検出回路の一実施例を示す図である。

【０１５９】図１４において、カウント範囲設定回路２
３は、先頭の文字データ「Ａ」に対するサンプリングク
ロックＳＣＬＫのカウント期間を制御する第１カウント
制御回路２３Ａと２文字目以降の文字データに対するサ
ンプリングクロックＳＣＬＫのカウント期間を制御する
第２カウント制御回路２３Ｂとから構成されている。

【０１６０】第１カウント制御回路２３Ａは、２個のＤ
−ＦＦ５３，５４及びＡＮＤ回路５２から構成されてい
る。ＡＮＤ回路５２の一方入力に上記ＴＲＩＧ信号（図
８、参照）が入力され、他方入力にＤ−ＦＦ５３のＱ出
力が入力され、該ＡＮＤ回路５２の出力はＤ−ＦＦ５３
のＤ端子に入力されている。上記Ｄ−ＦＦ５３のＱ出力
は、上記ＣＯＮＴＲＯＬＬ信号であり、Ｄ−ＦＦ５４の
Ｄ端子に入力されるとともに、上記サンプリングクロッ
ク発生回路２２に入力されている。

【０１６１】また、Ｄ−ＦＦ５３のＣＬＫ端子に基準ク
ロックＲＣＬＫが入力され、Ｄ−ＦＦ５４のＣＬＫ端子
にサンプリングクロックＳＣＬＫが入力されている。ま
た、Ｄ−ＦＦ５３，５４のＣＬＲ端子は非能動状態（ハ
イレベル）にセットされ、／ＰＲＥ端子には上記ＣＬＲ
−Ａ信号（図１５、参照）が入力されるようになってい
る。

【０１６２】第２カウント制御回路２３Ｂは、３個のＤ
−ＦＦ５５，５６，５７、ＮＡＮＤ回路５８及びＡＮＤ
回路５９から構成され、上記データ立上／立下検出回路
１９のデータＤＴの立上りタイミングを検出する回路及
び該立上タイミングの検出を保持する第２ホールド回路
１９Ｂと同一の回路構成を有している（図８、参照）。
すなわち、Ｄ−ＦＦ５５，５６，５７はそれぞれ図８の
Ｄ−ＦＦ２７，２２，２４に対応し、ＮＡＮＤ回路５８
及びＡＮＤ回路５９はそれぞれ同図のＮＡＮＤ回路３２
とＡＮＤ回路３４とに対応している。

【０１６３】なお、Ｄ−ＦＦ５４のＤ入力に上記ＵＰ信
号が入力され、Ｄ−ＦＦ５４〜５７のＣＬＫ端子に基準
クロックＲＣＬＫが入力されている。また、Ｄ−ＦＦ５
７の／ＰＲＥ端子に上記ＣＬＲ−Ｂ信号（図１５、参
照）が入力されている。

【０１６４】また、Ｄ−ＦＦ５４の／Ｑ出力（以下、Ｓ
Ｔ１信号という）及びＤ−ＦＦ５７の／Ｑ出力（以下、
ＳＴ２信号という）はＯＲ回路６０に入力され、該ＯＲ
回路６０からサンプリングクロックＳＣＬＫの発生期間
を制御するＳＴＯＮ信号が出力されている。なお、上記
サンプリングクロックＳＣＬＫは、ＳＴＯＮ信号がハイ
レベルの期間にカウントされる。

【０１６５】図１５において、文字データ終了位置検出
回路２４は、上記サンプリングクロックＳＣＬＫのクロ
ックパルスをカウントするバイナリカウンタ６１、該バ
イナリカウンタ６１のカウント値「９」を検出する第１
検出回路２４Ａ、バイナリカウンタ６１のカウント値
「７」を検出する第２検出回路２４Ｂ及び第１，第２検
出回路２４Ａ，２４Ｂによる検出信号をサンプリングク
ロックＳＣＬＫのカウント停止制御信号ＣＬＲ−Ａ，Ｃ
ＬＲ−Ｂとして出力する制御信号出力回路２４Ｃから構
成されている。

【０１６６】上記バイナリカウンタ６１は、上記伝送速
度検出回路２０を構成する４ビットバイナリカウンタ３
６〜３９と同一のバイナリカウンタにより構成されてい
る。また、第１検出回路２４Ａは、２個のインバータ６
４，６５とＮＡＮＤ回路６２とから構成され、第２検出
回路２４Ｂは、インバータ６６とＮＡＮＤ回路６３とか
ら構成されている。また、制御信号出力回路２４Ｃは２
個のＯＲ回路６７，６８から構成されている。

【０１６７】上記バイナリカウンタ６１のＬＯＡＤ端子
及びＥＮＴ端子はハイレベルにそれぞれ設定されてい
る。また、ＥＮＰ端子に上記ＳＴＯＮ信号が入力され、
ＣＬＫ端子にサンプリングクロックＳＣＬＫが入力され
ている。

【０１６８】第１検出回路２４ＡのＮＡＮＤ回路６２に
はバイナリカウンタ６１のＱＡ出力〜ＱＤ出力が入力さ
れている。ＱＡ出力及びＱＤ出力は直接入力され、ＱＢ
出力及びＱＣ出力はインバータ６４，６５によりレベル
反転されて入力されている。

【０１６９】また、第２検出回路２４ＢのＮＡＮＤ回路
６３にもバイナリカウンタ６１のＱＡ出力〜ＱＤ出力が
入力されている。ＱＡ出力〜ＱＣ出力は直接入力され、
ＱＤ出力はインバータ６６によりレベル反転されて入力
されている。

【０１７０】制御信号出力回路２４ＣのＯＲ回路６７，
６８の一方入力にＲＥＳＥＴ信号が入力され、ＯＲ回路
６７の他方入力にＮＡＮＤ回路６２の出力信号が、ま
た、ＯＲ回路６８の他方入力にＮＡＮＤ回路６８の出力
信号が入力されている。

【０１７１】上記構成において、カウント範囲設定回路
２３のＡＮＤ回路５２にＴＲＩＧ信号が入力されると、
該ＴＲＩＧ信号がＤ−ＦＦ５３のＤ端子に入力され、該
Ｄ−ＦＦ５３のＱ出力（ＣＯＮＴＲＯＬＬ信号）はロー
レベルに反転する。すなわち、データＤＴのスタートビ
ットＳＴの立下りタイミング（図１６、参照）でロー
レベルのＣＯＮＴＲＯＬＬ信号が出力される。このロー
レベルのＱ出力は、ＡＮＤ回路５２を介してＤ−ＦＦ５
３のＤ端子に帰還されるから、Ｄ−ＦＦ５３のＱ出力
（ＣＯＮＴＲＯＬＬ信号）は、上記ＣＬＲ−Ａ信号が入
力されるまで（ストップビットＳＰが検出されるまで）
ローレベルに保持される。

【０１７２】また、Ｄ−ＦＦ５３のＱ出力がハイレベル
からローレベルに立ち下がると、Ｄ−ＦＦ５４によりサ
ンプリングクロックＳＣＬＫの立上りタイミングでＤ入
力（ローレベル）がラッチされ、Ｄ−ＦＦ５４の／Ｑ端
子から出力されるＳＴ１信号がローレベルからハイレベ
ルに反転し、上記ＣＬＲ−Ａ信号が入力されるまでハイ
レベルが保持される。すなわち、サンプリングクロック
ＳＣＬＫの最初の立上りタイミング（図１６、参照）
でハイレベルのＳＴ１信号が出力される。

【０１７３】一方、ＵＰ信号がローレベルからハイレベ
ルに立ち上がると、Ｄ−ＦＦ５４，５６及びＮＡＮＤ回
路５８によりＵＰ信号の立上りタイミングが検出され、
ＮＡＮＤ回路５８からローベルのパルス信号が出力され
る。また、ＮＡＮＤ回路５８から上記パルス信号が出力
されると、Ｄ−ＦＦ５７の／Ｑ出力（ＳＴ２信号）はハ
イレベルからローレベルに反転し、上記ＣＬＲ−Ｂ信号
によりリセットされるまでローレベルが保持される。す
なわち、先頭の文字データ「Ａ」の立下りタイミング
（図１６、参照）でハイレベルのＳＴ２信号が出力さ
れる。

【０１７４】従って、上記ＳＴＯＮ信号は、先頭の文字
データ「Ａ」を受信したときは、上記スタートビットＳ
Ｔの立下がりタイミング（図１６、参照）でローレベ
ルからハイレベルに反転し、２文字目以降の文字データ
を受信したときは、サンプリングクロックＳＣＬＫの最
初の立上りタイミング（図１６、参照）でローレベル
からハイレベルに反転する。これにより、先頭の文字デ
ータ「Ａ」については、サンプリングクロックＳＣＬＫ
の最初のクロックパルスからカウントが開始され、２文
字目以降の文字データについてはサンプリングクロック
ＳＣＬＫの最初のクロックパルスはカウントされず、２
番目のクロックパルスからカウントが開始される。

【０１７５】文字データ終了位置検出回路２４にハイレ
ベルのＳＴＯＮ信号が入力されると、バイナリカウンタ
６１によりサンプリングクロックＳＣＬＫのクロックパ
ルスのカウントが開始され、このカウント値が「９」に
なると、バイナリカウンタ６１のＱＡ端子〜ＱＤ端子か
ら「１００１」の４ビット信号が出力される。

【０１７６】ＱＢ出力及びＱＣ出力は、上記インバータ
６４，６５により「１」に反転されるから、ＮＡＮＤ回
路６２には「１１１１」の４ビット信号が入力され、該
ＮＡＮＤ回路６２からハイレベルの検出信号が出力され
る。そして、この検出信号は、上記ＯＲ回路６７を介し
て上記カウント停止制御信号ＣＬＲ−Ａとして出力さ
れ、上記バイナリカウンタ６１のＣＬＲ端子に入力され
るとともに、上記サンプリングクロック発生回路２２の
バイナリカウンタ４５〜４８及びカウント範囲設定回路
２３のＤ−ＦＦ５３，５４の／ＰＲＥ端子に入力され
る。従って、上記ＳＴ１信号は、各文字データのストッ
プビットＳが検出されると、ローレベルにリセットされ
る。

【０１７７】また、バイナリカウンタ６１によるサンプ
リングクロックＳＣＬＫのクロックパルスのカウント値
が「７」になると、該バイナリカウンタ６１のＱＡ端子
〜ＱＤ端子から「０１１１」の４ビット信号が出力され
る。ＱＤ出力は、上記インバータ６６により「１」に反
転されるから、ＮＡＮＤ回路６３には「１１１１」の４
ビット信号が入力され、該ＮＡＮＤ回路６８からハイレ
ベルの検出信号が出力される。そして、この検出信号
は、上記ＯＲ回路６８を介して上記カウント停止制御信
号ＣＬＲ−Ｂとして出力され、カウント範囲設定回路２
３のＤ−ＦＦ５７の／ＰＲＥ端子に入力される。

【０１７８】なお、ＲＥＳＥＴ信号が入力されると、該
ＲＥＳＥＴ信号もカウント停止制御信号ＣＬＲ−Ａ及び
ＣＬＲ−Ｂとして出力される。

【０１７９】上記カウント停止制御信号ＣＬＲ−Ｂは、
先頭の文字データ「Ａ」と２番目以降の文字データとで
サンプリングクロックＳＣＬＫのクロックパルスのカウ
ント開始タイミングを異ならせるためのものである。

【０１８０】上記サンプリングクロックＳＣＬＫは、先
頭の文字データ「Ａ」に対してはスタートビットＳＴの
立上がりタイミング、すなわち、第２ビットｂ１の開始
点（図１６、参照）で発生され、２文字目以降の文字
データに対してはスタートビットＳＴの立下りタイミン
グ（図１６、参照）で発生されるようになっている。

【０１８１】従って、図１６に示すように、２文字目以
降の文字データについては当該文字データのスタートビ
ットＳＴにサンプリングクロックＳＣＬＫの最初のクロ
ックパルスが対応するが、先頭の文字データ「Ａ」につ
いてはサンプリングクロックＳＣＬＫの最初のクロック
パルスは当該文字データの第２ビットｂ１に対応し、ス
タートビットＳＴに対応しない。

【０１８２】このため、本実施例では全ての文字データ
についてサンプリングクロックＳＣＬＫのクロックパル
スを９個カウントすることによりストップビットＳＰを
検出し得るように、先頭の文字データ「Ａ」については
サンプリングクロックＳＣＬＫの最初のクロックパルス
からカウントを開始させ、２番目以降の文字データにつ
いてはサンプリングクロックＳＣＬＫの２番目のクロッ
クパルスからカウントを開始させるようにしている。

【０１８３】上記カウント停止制御信号ＣＬＲ−Ｂは、
先頭の文字データ「Ａ」の読込みが終了すると、サンプ
リングクロックＳＣＬＫの最初のクロックパルスからカ
ウントを開始させる制御を停止させる制御信号で、この
カウント停止制御信号ＣＬＲ−Ｂにより２番目以降の文
字データについてはサンプリングクロックＳＣＬＫの２
番目のクロックパルスからカウントが開始されるように
なっている。

【０１８４】すなわち、先頭の文字データ「Ａ」の読込
み時にＣＬＲ−Ｂ信号が出力され、ＳＴ２信号がローレ
ベルにリセットされると、この後はＳＴ２信号をハイレ
ベルにセットするＵＰ信号が第２検出回路２４Ｂに入力
されないから（図１６、ＵＰ信号参照）、２文字目以降
の文字データに対するサンプリングクロックＳＣＬＫの
クロックパルスのカウント範囲を制御するＳＴＯＮ信号
は、実質的にＳＴ１信号となる。従って、２文字目以降
の文字データについてはサンプリングクロックＳＣＬＫ
の最初のクロックパルスからカウントを開始させる制御
は行われなくなる。

【０１８５】次に、図１６に示すタイムチャートを用い
て送信された文字データの受信制御について簡単に説明
する。

【０１８６】文字データ「Ａ」がデータ立上／立下検出
回路１９に入力されると、文字データ「Ａ」のスタート
ビットＳＴの立下りタイミングが検出され、ＴＲＩＧ
信号が出力される。また、ＵＰ信号がローレベルからハ
イレベルに反転するとともに、ＣＯＮＴＲＯＬＬ信号が
ハイレベルからローレベルに反転する。また、文字デー
タ「Ａ」のスタートビットＳＴの立上りタイミングが
検出され、ＤＯＷＮ信号がハイレベルからローレベルに
反転する。

【０１８７】上記ＵＰ信号がハイレベルに反転すると、
カウント範囲設定回路２３から出力されるＳＴＯＮ信号
がハイレベルに反転し、サンプリングクロックＳＣＬＫ
のクロックパルスのカウントが可能になる。

【０１８８】一方、伝送速度検出回路２０において、上
記ＵＰ信号及びＤＯＷＮ信号から上記スタートビットＳ
Ｔのビット長τに相当する期間（との期間）がＥＮ
Ｐ信号により検出され、当該スタートビットＳＴに含ま
れる基準クロックＲＣＬＫのクロックパルス数Ｃから伝
送速度Ｎiが判別される。そして、ＤＯＷＮ信号の立下
りタイミングでクロック選択信号ＣＳが出力されて所
定周波数のサンプリングクロックＳＬＫが発生される。

【０１８９】サンプリングクロックＳＣＬＫが発生され
ると、文字データ終了位置検出回路２４により該サンプ
リングクロックＳＣＬＫのクロックパルスのカウントが
開始される。上記ＳＴＯＮ信号は、サンプリングクロッ
クＳＣＬＫの発生前にハイレベルになっているので、サ
ンプリングクロックＳＣＬＫは、最初のクロックパルス
からカウントされる。

【０１９０】そして、サンプリングＳＣＬＫの７個目の
クロックパルスがカウントされると、文字データ「Ａ」
の情報ビットＤの最後尾のビットの立下りタイミング
で文字データ終了位置検出回路２４からＣＬＲ−Ｂ信号
が出力され、これによりＳＴ２信号がローレベルに反転
する。また、サンプリングＳＣＬＫの９個目のクロック
パルスがカウントされると、文字データ「Ａ」のストッ
プビットＳＰが検出された（文字データ「Ａ」が終了し
た）と判断して該９個目のクロックパルスの立上りタイ
ミングで文字データ終了位置検出回路２４からＣＬＲ
−Ａ信号が出力され、これによりＣＯＮＴＲＯＬＬ信号
がハイレベルに反転し、サンプリングクロックＳＣＬＫ
の発生が停止される。

【０１９１】続いて、文字データ「Ｔ」がデータ立上／
立下検出回路１９に入力されると、文字データ「Ｔ」の
スタートビットＳＴの立下りタイミングでＣＯＮＴＲ
ＯＬＬ信号がローレベルに反転し、サンプリングクロッ
クＳＣＬＫが発生される。

【０１９２】サンプリングクロックＳＣＬＫが発生する
と、該サンプリングクロックＳＣＬＫの最初のクロック
パルスの立上りタイミングでＳＴＯＮ信号がローレベ
ルからハイレベルに反転し、サンプリングクロックＳＣ
ＬＫのクロックパルスのカウントが開始される。上記Ｓ
ＴＯＮ信号は、サンプリングクロックＳＣＬＫの最初の
クロックパルスでハイレベルになるので、サンプリング
クロックＳＣＬＫの最初のクロックパルスはカウントさ
れず、２番目のクロックパルスからカウントが開始され
る。

【０１９３】そして、サンプリングＳＣＬＫの９個目の
クロックパルスがカウントされると、文字データ「Ｔ」
のストップビットＳＰが検出された（文字データ「Ｔ」
が終了した）と判断して該９個目のクロックパルスの立
上りタイミングで文字データ終了位置検出回路２４か
らＣＬＲ−Ａ信号が出力され、これによりＣＯＮＴＲＯ
ＬＬ信号がハイレベルに反転し、サンプリングＳＣＬＫ
の発生が停止される。

【０１９４】３文字目以降の文字データについては、２
文字目の文字データ「Ｔ」の場合と同様の信号波形とに
なり、各文字データのスタートビットＳＴの立下りタイ
ミングでサンプリングクロックＳＣＬＫが発生され、該
サンプリングクロックＳＣＬＫの２番目のクロックパル
スからカウントが開始され、９個目のクロックパルスが
カウントされた時点でストップビットＳＰが検出された
と判断してサンプリングＳＣＬＫが停止される。

【０１９５】上記のように各文字データのスタートビッ
トＳＰを検出すると、サンプリングクロックＳＣＬＫの
発生を停止し、次の文字データのスタートビットＳＴの
立下りタイミングでサンプリングクロックＳＣＬＫを発
生させるようにしているので、文字データの各ビットに
対してサンプリングクロックＳＣＬＫのクロックパルス
が正確に同期し、各文字データを確実に受信することが
できる。

【０１９６】また、先頭の文字データ「Ａ」に対しては
サンプリングクロックＳＣＬＫの最初のクロックパルス
からカウントを開始し、２文字目以降の文字データに対
してはサンプリングクロックＳＣＬＫの２番目のクロッ
クパルスからカウントを開始するようにしているので、
先頭の文字データであるか否かに拘らず、サンプリング
クロックＳＣＬＫのクロックパルスを文字データを構成
するビット数ｎよりも１個少ない（ｎ−１）個（上記実
施例では９個）カウントすることにより当該文字データ
のストップビットＳＰを検出することができる。これに
より文字データ終了位置検出回路２４内のサンプリング
クロックＳＣＬＫのカウンタ回路が簡単になる。

【０１９７】図３に戻り、オーバーランエラー検出回路
２５は、シフトレジスタ１６に格納された先の文字デー
タがデータラッチ回路１７によりラッチされる（読み込
まれる）前に後の文字データがシフトレジスタ１６に格
納され、後の文字データのオーバーランにより先の文字
データが受信できなかったこと（以下、オーバーランエ
ラーという）を検出する回路である。

【０１９８】上記オーバーランエラー検出回路２５は、
上記オーバーランエラーが発生すると、当該オーバーラ
ンエラーとなった文字データについてのみオーバーラン
エラーの検出信号を出力する（オーバーラン検出フラグ
をセットする）。

【０１９９】図１７は、オーバーランエラー検出回路の
一実施例を示す図である。オーバーランエラー検出回路
２５は、文字データの終了位置を検出する終了位置検出
回路２５Ａとオーバーランエラーを検出するオーバーラ
ン検出回路２５Ｂとから構成されている。

【０２００】上記終了位置検出回路２５Ａは２個のＤ−
ＦＦ６９，７０及びＡＮＤ回路７１により構成され、該
ＡＮＤ回路７１から文字データの終了位置を検出した信
号（以下、ＮＩＮＴ信号という）が出力される。Ｄ−Ｆ
Ｆ６９，７０はカスケード接続され、前段のＤ−ＦＦ６
９のＤ端子に上記ＳＴＯＮ信号が入力され、後段のＤ−
ＦＦ７０のＤ端子に前段のＤ−ＦＦ６９のＱ出力が入力
されている。また、Ｄ−ＦＦ６９，７０のＣＬＫ端子に
基準クロックＲＣＬＫが入力され、Ｄ−ＦＦ６９の／Ｑ
出力及びＤ−ＦＦ７０のＱ出力がＡＮＤ回路７１に入力
されている。なお、Ｄ−ＦＦ６９，７０の／ＰＲＥ端子
及びＣＬＲ端子は、非能動状態（ハイレベル）に設定さ
れている。

【０２０１】上記オーバーラン検出回路２５Ｂは、３個
のＤ−ＦＦ７１〜７４、２個のＡＮＤ回路７５，７６、
ＮＡＮＤ回路７７、インバータ７８及びＯＲ回路７９に
より構成され、Ｄ−ＦＦ７４のＱ端子からオーバーラン
検出信号ＯＥＲＲが出力される。

【０２０２】Ｄ−ＦＦ７２のＤ端子にＡＮＤ回路７５に
よりデータリード信号ＣＳＤと該Ｄ−ＦＦ７２のＱ出力
（以下、Ａ信号という）との論理積を取った信号が入力
され、Ｄ−ＦＦ７３のＤ端子に、ＡＮＤ回路７６により
上記Ａ信号と上記ＮＩＮＴ信号がインバータ７８により
レベル反転された信号（以下、／ＮＩＮＴ信号という）
との論理積が取られた信号が入力されている。

【０２０３】また、Ｄ−ＦＦ７２，７３のＣＬＫ端子に
基準クロックＲＣＬＫが入力され、Ｄ−ＦＦ７２の／Ｐ
ＲＥ端子には上記／ＮＩＮＴ信号が入力され、Ｄ−ＦＦ
７２のＣＬＲ端子にはＲＥＳＥＴ信号が入力されてい
る。また、Ｄ−ＦＦ７３のＣＬＲ端子及び／ＰＲＥ端子
は非能動状態（ハイレベル）に設定されている。

【０２０４】更に、ＮＡＮＤ回路７７により上記ＮＩＮ
Ｔ信号と上記Ｄ−ＦＦ７３のＱ出力（以下、Ｂ信号とい
う）との論理積が取られた信号（以下、ＳＥＴ信号とい
う）がＤ−ＦＦ７４の／ＰＲＥ端子に入力され、ＯＲ回
路７９によりＲＥＳＥＴ信号とＣＬＲ−Ａ信号との論理
和が取られた信号（以下、ＣＬＥＡＲ信号という）がＤ
−ＦＦ７４のＣＬＲ端子に入力されている。

【０２０５】上記ＳＥＴ信号は、オーバーラン検出信号
ＯＥＲＲを発生させる（オーバーラン検出フラグをセッ
トする）制御信号であり、上記ＣＬＥＡＲ信号は、オー
バーラン検出信号ＯＥＲＲを停止させる（オーバーラン
検出フラグをリセットする）制御信号である。なお、Ｄ
−ＦＦ７４のＤ端子及びＣＬＫ端子は、非能動状態（ハ
イレベル）に設定されている。

【０２０６】次に、図１８のタイムチャートを用いて上
記オーバーランエラー検出回路２５の動作について説明
する。

【０２０７】図１８は、連続して送信された文字データ
「Ａ」，「Ｔ」，「Ｅ」を受信する際に文字データ
「Ｔ」がオーバーランとなったときのＳＴＯＮ信号、Ｎ
ＩＮＴ信号、ＣＳＤ信号、ＳＥＴ信号、ＯＥＲＲ信号及
びその他関連する信号の波形図である。

【０２０８】ＣＳＤ信号は、各文字データ「Ａ」，
「Ｔ」，「Ｅ」，…が正常に読み込まれる場合は各文字
データの伝送間隔の期間に制御部６から出力されるが、
図１８では文字データ「Ａ」と文字データ「Ｔ」との伝
送間隔の期間にデータリード信号ＣＳＤ（同図、Ｓ１参
照）が出力されず、文字データ「Ａ」を読み込まれなか
ったため、文字データ「Ｔ」がオーバーランとなってい
る。

【０２０９】最初の文字データ「Ａ」のストップビット
ＳＰが検出されると、ＳＴＯＮ信号がハイレベルからロ
ーレベルに立ち下がり、この立下りタイミングでＮＩＮ
Ｔ信号（ハイレベルのパルス）が出力される（図１８、
）。また、このＮＩＮＴ信号は、文字データ「Ｔ」，
「Ｅ」，…のストップビットＳＰが検出される毎に出力
される（同図、，参照）。

【０２１０】上記ＮＩＮＴ信号が出力されると、Ｄ−Ｆ
Ｆ７２の／ＰＲＥ端子にセット信号（／ＮＩＮＴ信号）
が入力され、該Ｄ−ＦＦ７２のＱ出力がハイレベルに設
定される。Ｄ−ＦＦ７２のＱ出力がハイレベルに設定さ
れると、データリード信号ＣＳＤは入力されていないか
ら（データリード信号ＣＳＤはハイレベルになっている
から）、ＡＮＤ回路７５の出力、すなわち、Ｄ−ＦＦ７
２のＤ入力がハイレベルに反転し、該Ｄ−ＦＦ７２のＱ
出力はハイレベルに保持される。

【０２１１】そして、２文字目の文字データ「Ｔ」を読
み込むべくデータリード信号ＣＳＤが入力されると（同
図、参照）、Ｄ−ＦＦ７２のＱ出力はローレベルに反
転される。この後、Ａ信号は、３文字目の文字データ
「Ｅ」のストップビットＳＰの検出タイミング及びデー
タリード信号ＣＳＤの入力タイミング（同図、，参
照）で交互にレベルが反転される。

【０２１２】文字データ「Ａ」のストップビットＳＰの
検出タイミングでＤ−ＦＦ７２のＱ出力がハイレベルに
反転すると、ＮＩＮＴ信号がローレベルに立ち下がるタ
イミングでＡＮＤ回路７６の出力、すなわち、Ｄ−ＦＦ
７３のＤ入力がローレベルからハイレベルに反転し、該
Ｄ−ＦＦ７３のＱ出力（Ｂ信号）がローレベルからハイ
レベルに反転する。

【０２１３】ＡＮＤ回路７６の出力は、Ｄ−ＦＦ７２の
Ｑ出力がローレベルに反転するか或いはＮＩＮＴ信号が
出力されると、ローレベルに反転するから、上記ハイレ
ベルに反転したＤ−ＦＦ７３のＱ出力は、２文字目の文
字データ「Ｔ」のストップビットＳＰの検出タイミング
で一瞬、ローレベルに立ち下がり（同図、参照）、該
文字データ「Ｔ」を読み込むべくデータリード信号ＣＳ
Ｄが入力されると、再度ローレベルに立ち下がり、３文
字目の文字データ「Ｔ」のストップビットＳＰの検出タ
イミングでハイレベルに反転される。この後、Ｂ信号は
Ａ信号と同様に３文字目の文字データ「Ｅ」のストップ
ビットＳＰの検出タイミング及びデータリード信号ＣＳ
Ｄの入力タイミングで交互にレベルが反転される。

【０２１４】ＳＥＴ信号は、上記Ｂ信号とＮＩＮＴ信号
の論理積であるから、２文字目の文字データ「Ｔ」のス
トップビットＳＰが検出されたときだけＮＩＮＴ信号の
出力タイミングで出力され、これによりＤ−ＦＦ７４の
Ｑ出力、すなわち、オーバーラン検出信号ＯＥＲＲがハ
イレベルにセットされる（同図、参照）。

【０２１５】そして、３文字目の文字データ「Ｅ」のス
トップビットＳＰの検出されると、ＣＬＲ−Ａ信号がＯ
Ｒ回路７９を介してＤ−ＦＦ７４のＣＬＲ端子に入力さ
れるから、上記オーバーラン検出信号ＯＥＲＲは、３文
字目の文字データ「Ｅ」のストップビットＳＰの検出タ
イミングでローレベルにリセットされる。

【０２１６】なお、文字データ「Ｅ」もオーバーランと
なった場合は、データリード信号ＣＳＤ（同図、Ｓ２参
照）が入力されないから、Ａ信号は該文字データ「Ｅ」
に対するデータリード信号ＣＳＤ（同図、Ｓ３参照）が
入力されるまでハイレベルが保持され、Ｂ信号は３文字
目の文字データ「Ｅ」のストップビットＳＰの検出タイ
ミングで一瞬、ローレベルに立ち下がり、該文字データ
「Ｅ」に対するデータリード信号ＣＳＤが入力される
と、再度ローレベルに反転する。

【０２１７】このため、上記オーバーラン検出信号ＯＥ
ＲＲは、文字データ「Ｅ」のストップビットＳＰの検出
タイミングで一旦、ローレベルにリセットされた後、直
ちにハイレベルにセットされ、４番目の文字データのス
トップビットＳＰの検出タイミングでローレベルにリセ
ットされる。すなわち、オーバーランが連続して発生す
ると、上記オーバーラン検出信号ＯＥＲＲは、最初にオ
ーバーランが発生した文字データのストップビットＳＰ
の検出タイミングでハイレベルにセットされ、等価的に
最後にオーバーランが発生した文字データの次の文字デ
ータのストップビットＳＰの検出タイミングでローレベ
ルにリセットされる。

【０２１８】上記のようにシフトレジスタ１６に格納さ
れた文字データが制御部６に読み込まれる前に次の文字
データがシフトレジスタ１６に格納されると、オーバー
ランが発生したとして当該次の文字データの受信完了時
（ストップビットＳＰの検出時）にオーバーラン検出フ
ラグをセットし、この後、先の文字データが制御部６に
読み込まれた後、次の文字データの受信されると、当該
次の文字データの受信完了時（ストップビットＳＰの検
出時）に自動的に上記オーバーラン検出フラグをリセッ
トするようにしているので、オーバーラン検出フラグの
セット／リセットが容易になる。

【０２１９】なお、上記実施例では、ファクシミリ装置
１に設けられた通信制御部１０について説明したが、本
発明は、ファクシミリ装置１に設けられたものに限定さ
れるものではなく、例えばパソコンやプリンタ等の他の
通信可能な装置やモデム等のデータ受信制御装置に適用
することができる。

【０２２０】

【発明の効果】以上説明したように、本発明によれば、
調歩同期方式により予め離散的に設定された複数の標準
伝送速度のいずれかの速度で伝送されたデータの受信を
行うデータ受信装置において、データ入力部に入力され
たビット列信号の最初のパルスを検出すると、当該パル
スのパルス幅から伝送速度を検出するとともに、検出さ
れた伝送速度を当該伝送速度の上側又は下側であって隣
接するいずれか一方の上記標準伝送速度に変換し、該標
準伝送速度に対応するサンプリングクロックを発生させ
て上記ビット列信号を受信するようにしたので、検出さ
れた伝送速度が上記標準伝送速度に一致するか否か（上
記ビット列信号が真のデータであるか否か）を判別する
判別回路が不要になり、この分、データ受信制御装置に
おける伝送速度検出回路の簡略化が可能になる。

【０２２１】また、受信した文字データに相当するビッ
ト列信号が予め設定された所定の文字データであるか否
かを判別し、所定の文字データでなければ、当該ビット
列信号に続いてデータ入力部に入力される信号の受信を
禁止すると共に伝送速度検出部がリセットされるように
したので、ノイズ等による偽のデータが入力された場合
にも誤ってこの偽データを受信することがない。

【０２２２】また、受信したビット列信号の最初のパル
スのパルス幅に含まれる基準クロックのパルス数をカウ
ントし、このカウント結果を伝送速度情報として用いる
ようにしたので、上記速度変換部を簡単かつ容易に構成
することができる。

【０２２３】また、ＡＴコマンド体系のデータの受信に
適用するようにしたので、データ入力部に入力されたビ
ット列信号がＡＴコマンドであるか否かを正確に判別で
き、データ受信の誤動作を確実に防止することができ
る。

【図面の簡単な説明】

【図１】本発明に係るデータ受信制御装置を備えたファ
クシミリ装置のブロック構成図である。

【図２】通信制御部（データ受信制御装置）のブロック
構成図である。

【図３】ＡＴコマンド受信部のブロック構成図である。

【図４】ＡＴコマンドの各文字データのビット構成を示
す図である。

【図５】エコーバックが要求されているときの伝送デー
タの受信制御のフローチャートである。

【図６】受信フォーマットにより受信された伝送データ
のビット構成を示す図である。

【図７】受信フォーマットにより受信された文字データ
のビット構成及びコード番号を示す図である。

【図８】データ立上／立下検出回路の一実施例を示す図
である。

【図９】伝送速度検出回路の一実施例を示す図である。

【図１０】ＡＴコマンドを用いたＣＬＡＳＳ１通信の通
信手順の一例を示す図である。

【図１１】ＡＴコマンドを用いたＣＬＡＳＳ１通信にお
けるコマンドの受信制御のフローチャートである。

【図１２】サンプリングクロック選択回路の一実施例を
示す図である。

【図１３】サンプリングクロック発生回路の一実施例を
示す図である。

【図１４】カウント範囲設定回路の一実施例を示す図で
ある。

【図１５】文字データ終了位置検出回路の一実施例を示
す図である。

【図１６】文字データ「Ａ」，「Ｔ」が入力されたとき
のデータ受信に関する各回路の出力のタイムチャートで
ある。

【図１７】オーバーランエラー検出回路の一実施例を示
す図である。

【図１８】オーバーランエラー検出回路の動作を説明す
るためのタイムチャートである。

【符号の説明】１ファクシミリ装置２スキャナ部３プリンタ部４データ処理部５データ伝送部６制御部７操作部８表示部９スピーカ１０通信制御部１１ＲＳ−２３２Ｃインターフェース部１２ＡＴコマンド受信部１３送信部１４アドレスレコード部１５基準発信器１６シフトレジスタ１７データラッチ回路１８データ立上／立下検出回路１９フォーマット検出回路２０伝送速度検出回路２１サンプリングクロック選択回路２２サンプリングクロック発生回路２３カウント範囲設定回路２４文字データ終了位置検出回路２５オーバーランエラー検出回路２６割込信号発生回路２７〜３０，５３〜５７，６９，７０，７２〜７４Ｄ
−フリップフロップ３１，３２，５８，６２，６３，７７ＮＡＮＤ回路３３，３４，３５，５２，５９，７１，７５，７６Ａ
ＮＤ回路３６〜３９，４５〜４８，６１バイナリカウンタ４０，４４，６４〜６６，７８インバータ４１，４２ラッチ回路４３，４９，５０プログラマブル論理回路５１，６０，６７，６８，７９ＯＲ回路ＰＣパソコンＴＣ電話回線ＦＸファクシミリ

Claims

(57)【特許請求の範囲】

【請求項１】予め離散的に設定された複数の標準伝送
速度のいずれかの速度で伝送された調歩同期方式のデー
タの受信を行うデータ受信装置において、上記データが入力されるデータ入力部と、上記各標準伝
送速度に対応する所定周波数のビット同期用のサンプリ
ングクロックが発生可能なクロック発生部と、上記デー
タ入力部に入力されるビット列信号の先頭ビットのパル
スを検出するパルス検出部と、上記パルス検出部により
検出されたパルスのパルス幅から上記ビット列信号の伝
送速度を検出する伝送速度検出部と、検出された伝送速
度を当該伝送速度の上側又は下側であって隣接するいず
れか一方の上記標準伝送速度に変換する速度変換部と、
上記速度変換部により変換された標準伝送速度に対応す
るサンプリングクロックを上記データの受信に同期して
発生させるクロック発生制御部とからなる通信制御手段
と、受信した文字データに相当するビット列信号の内容を解
読して、当該解読したビット列信号の内容が予め設定さ
れた所定の文字データであるか否かを判別し、上記解読
したビット列信号の内容が所定の文字データでないとき
は、上記ビット列信号に続いて上記データ入力部に入力
されるビット列信号の受信を禁止すると共に上記伝送速
度検出部をリセットする制御手段とを備えたことを特徴
とするデータ受信制御装置。
【請求項２】請求項１記載のデータ受信制御装置にお
いて、上記伝送速度検出部は、所定の高周波の基準クロックを
発生する基準クロック発生部と、上記検出されたパルスのパルス幅に含まれる上記基準ク
ロックのクロックパルス数をカウントするカウント部と
を備え、上記カウント部のカウント結果を伝送速度として出力す
るものであり、上記速度変換部は、上記カウント部のカ
ウント結果を上記伝送速度の上側又は下側であって隣接
するいずれか一方の上記標準伝送速度に対応する所定の
カウント値に変換するものであり、上記クロック発生部
は、上記速度変換部から出力されるカウント値に基づい
て所定周波数のサンプリングクロックを発生させるもの
であることを特徴とするデータ受信制御装置。
【請求項３】請求項１又は請求項２に記載のデータ受
信制御装置において、上記調歩同期方式のデータは、Ａ
Ｔコマンド体系のデータであることを特徴とするデータ
受信制御装置。