JP3415770B2 - 多連チップ電子部品 - Google Patents
多連チップ電子部品Info
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/225—Correcting or repairing of printed circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
- H05K3/3442—Leadless components having edge contacts, e.g. leadless chip capacitors, chip carriers
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
Landscapes
- Length Measuring Devices By Optical Means (AREA)
- Apparatuses And Processes For Manufacturing Resistors (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、多連チップ抵抗
器、多連ジャンパチップ等の３連以上の多連チップ電子
部品に関する。 【０００２】 【従来の技術】多連チップ素子は、種々のものがあり、
例えば先行技術として特開昭５２−１３５０４８号公
報、特開昭６２−２５６４０６号公報、実開昭６１−１
４２４０２号、実開平１−１５６５０９号、実開昭６３
−１５５２７０号、実開昭６３−３０７０号等にも記載
されている。 【０００３】図５の（ａ）は、多連チップ素子の一例と
して、従来の多連（ここでは２連）のチップ抵抗器を示
している。このチップ抵抗器２１は、セラミック基板２
２上に、抵抗体２５，２５を形成し、オーバーコート層
２６で被覆している。セラミック基板２２側面には、各
抵抗体２５，２５に接続する側面電極２７，…，２７が
形成されている。隣接する側面電極２７，２７間は、切
欠部２３（スルーホールが分割されたもの）で分離され
ている。 【０００４】 【発明が解決しようとする課題】上記従来の多連チップ
素子は、図５の（ｂ）に示すように一対の位置決めガイ
ド２８，２８で挟んで位置決めされ、印刷回路基板に実
装される。ところが、切欠部２３′がセラミック基板２
２の角にもあるため、図６に示すように傾いた状態でガ
イド２８，２８に挟持され、位置ずれした状態で実装さ
れる問題点があった。又、光学的手段、例えばビデオカ
メラ等で位置決めしようとしても、シャープな特徴点が
なく、位置決めが困難である問題点があった。 【０００５】一方、従来の多連チップ素子では、各側面
電極２７の面積が大きく取れないため、印刷回路基板へ
の固着性が劣る問題点があった。又、側面電極２７は、
はんだ又はニッケルをめっきして形成されるが、このめ
っき性に劣るという問題点もあった。このような問題点
は、上記先行技術にもみられるが、それらの問題点につ
いては何ら記載且つ示唆されておらず、解決策も全く講
じられていないのが現状である。勿論、３連以上の多連
チップ素子でも同様である。 【０００６】この発明は、上記に鑑みなされたもので、
位置決めが容易で、且つ固着性、めっき性を向上させる
ことを目的としている。 【０００７】 【課題を解決するための手段】上記目的を達成するため
に、本発明の多連チップ電子部品は、一対の対向側面に
それぞれ側面電極を３以上配置し、隣接する側面電極間
を切欠きにより分離してなる矩形状のものであって、前
記矩形状の電子部品の四隅部の角は直角であり、四隅部
に位置する側面電極の面積は、四隅部以外に位置する側
面電極の面積よりも大きいことを特徴とする。 【０００８】この電子部品では、その四隅部の角が直角
であることにより、直角の角（即ち電子部品の四隅部）
を認識し易くなり、位置決めが容易となる。又、四隅部
の側面電極の面積が大きいため、回路基板への固着性が
良くなり、めっき性も改善される。本発明の多連チップ
電子部品は、一対の対向側面にそれぞれ側面電極を３以
上配置し、隣接する側面電極間を切欠きにより分離して
なり、セラミック基板を各矩形状の電子部品に区画する
縦横のスリットのうち、一対の対向スリット上に縦横の
スリットの交点を含んで略一定間隔で位置決めされるス
ルーホールのうち、前記スリットの交点上以外にスルー
ホールを形成し、このセラミック基板をスルーホールを
形成したスリットに沿って分割し、分割後に短冊状の基
板の側面に側面電極を設け、その後に他のスリットに沿
って分割することで、前記矩形状の電子部品の四隅部の
角を直角とし、当該四隅部に位置する側面電極の面積を
前記四隅部以外に位置する側面電極の面積よりも大きく
することで製造される。 【０００９】この製造方法によると、電子部品の四隅部
の角が直角とされるため、直角の角の部分をシャープな
特徴点として認識することができ、直角の角を認識する
ことで、電子部品の位置決めを容易にすることができ
る。又、四隅部に位置する側面電極の面積が大きいた
め、固着性及びめっき性を向上させることもできる。 【００１０】 【発明の実施の形態】以下、この発明の実施の形態を図
１乃至図４に基づいて以下に説明する。ここでは、位置
認識を行う多連チップ電子部品として３連のチップ抵抗
器を取り上げたものであり、図１の（ａ），（ｂ）は、
それぞれ３連チップ抵抗器１の外観斜視図、Ｉｂ−Ｉｂ
線における断面図を示している。 【００１１】セラミック基板２の平面形状は長方形とな
っている。セラミック基板２の両側面２ｃ，２ｃには、
それぞれ２つの切欠き３，３が形成されている。セラミ
ック基板２の表面２ａには、側面２ｃに接するように電
極４，…，４が形成され、これら電極４，４は切欠き
３，３により分割されている。又、電極４，４間に跨が
るように抵抗体５が形成されている。これら抵抗体５，
５はオーバーコート層６で被覆保護される。 【００１２】一方、セラミック基板２の側面２ｃには、
表面２ａ、裏面２ｂにも回り込むように側面電極７が形
成される。側面電極７は、導電ペーストを印刷・焼成し
て形成される厚膜電極７ａと、はんだ又はニッケルをめ
っきして形成されるめっき層７ｂとにより構成される。
セラミック基板２が長方形であるから、側面電極７の角
も直角となっている。つまり、チップ抵抗器１の四隅部
の角は直角である。又、側面電極７は、側面２ｃ、表面
２ａ及び裏面２ｂともに直角の角まで形成されている。 【００１３】 【００１４】次に、この実施形態の３連チップ抵抗器１
の製造工程を図２及び図３を参照しながら説明する。ま
ず、大型のセラミック基板１２を用意し、図２の（ａ）
に示すように、スルーホール１３を形成すると共に、ス
リット１４，１５を形成して、セラミック基板１２の表
面を区画する。次に各区画内に、導電ペーストをスクリ
ーン印刷し、これを焼成して電極４，４とする。更に抵
抗ペーストをスクリーン印刷し、これを焼成して抵抗体
５とする〔図２の（ｂ）参照〕。この抵抗体５は、例え
ばレーザトリミングによりその抵抗値が所定の値となる
よう調整される。 【００１５】セラミック基板１２上には、ガラスペース
トがスクリーン印刷され、これを焼成して、オーバーコ
ート層６が各区画内に形成される。この状態でセラミッ
ク基板１２が、スリット１４に沿ってブレイクされ、短
冊状のセラミック基板１２′とされる〔図３の（ａ）参
照〕。各セラミック基板１２′の側面２ｃには、導電ペ
ーストが付着され、これを焼成して厚膜電極７ａとす
る。更にこの厚膜電極７ａの表面を、はんだ又はニッケ
ルでめっきして、めっき層７ｂを形成し、側面電極７と
する〔図３の（ｂ）参照〕。最後にスリット１５に沿っ
てブレイクすることで、３連チップ抵抗器１が完成す
る。 【００１６】この実施形態の３連チップ抵抗器１は、図
１の（ｃ）に示すように、ガイド８，８に挟持されて位
置決めされるが、角が直角であるため、傾いた状態で挟
持されることはない。又、直角の角をシャープな特徴点
として認識できることにより、例えば光学的処理によ
り、位置決めを行うことが可能となる。又、四隅部の側
面電極７の面積が大きいので、印刷回路基板上のはんだ
付けパッドとはんだで結ばれる面積が大きくなり、印刷
回路基板への固着性が高くなり、めっき層７ｂの形成も
容易となる。 【００１７】なお、上記実施形態では、３連チップ抵抗
器を取り上げたが、図４に示すように４連のチップ抵抗
器１′、或いは図示しないが５連以上のチップ抵抗器に
も適用可能である。又、この発明は抵抗器ばかりでな
く、コンデンサ、ジャンパ等各種の３連以上の多連チッ
プ電子部品に適用可能である。 【００１８】 【発明の効果】以上説明したように、本発明の多連チッ
プ電子部品によれば、その四隅部の角が直角であること
により、直角の角（即ち電子部品の四隅部）を認識し易
くなり、位置決めを正確且つ容易に行うことができると
共に、四隅部に位置する側面電極の面積が大きいため、
固着性及びめっき性を向上させることもできる。 【００１９】
器、多連ジャンパチップ等の３連以上の多連チップ電子
部品に関する。 【０００２】 【従来の技術】多連チップ素子は、種々のものがあり、
例えば先行技術として特開昭５２−１３５０４８号公
報、特開昭６２−２５６４０６号公報、実開昭６１−１
４２４０２号、実開平１−１５６５０９号、実開昭６３
−１５５２７０号、実開昭６３−３０７０号等にも記載
されている。 【０００３】図５の（ａ）は、多連チップ素子の一例と
して、従来の多連（ここでは２連）のチップ抵抗器を示
している。このチップ抵抗器２１は、セラミック基板２
２上に、抵抗体２５，２５を形成し、オーバーコート層
２６で被覆している。セラミック基板２２側面には、各
抵抗体２５，２５に接続する側面電極２７，…，２７が
形成されている。隣接する側面電極２７，２７間は、切
欠部２３（スルーホールが分割されたもの）で分離され
ている。 【０００４】 【発明が解決しようとする課題】上記従来の多連チップ
素子は、図５の（ｂ）に示すように一対の位置決めガイ
ド２８，２８で挟んで位置決めされ、印刷回路基板に実
装される。ところが、切欠部２３′がセラミック基板２
２の角にもあるため、図６に示すように傾いた状態でガ
イド２８，２８に挟持され、位置ずれした状態で実装さ
れる問題点があった。又、光学的手段、例えばビデオカ
メラ等で位置決めしようとしても、シャープな特徴点が
なく、位置決めが困難である問題点があった。 【０００５】一方、従来の多連チップ素子では、各側面
電極２７の面積が大きく取れないため、印刷回路基板へ
の固着性が劣る問題点があった。又、側面電極２７は、
はんだ又はニッケルをめっきして形成されるが、このめ
っき性に劣るという問題点もあった。このような問題点
は、上記先行技術にもみられるが、それらの問題点につ
いては何ら記載且つ示唆されておらず、解決策も全く講
じられていないのが現状である。勿論、３連以上の多連
チップ素子でも同様である。 【０００６】この発明は、上記に鑑みなされたもので、
位置決めが容易で、且つ固着性、めっき性を向上させる
ことを目的としている。 【０００７】 【課題を解決するための手段】上記目的を達成するため
に、本発明の多連チップ電子部品は、一対の対向側面に
それぞれ側面電極を３以上配置し、隣接する側面電極間
を切欠きにより分離してなる矩形状のものであって、前
記矩形状の電子部品の四隅部の角は直角であり、四隅部
に位置する側面電極の面積は、四隅部以外に位置する側
面電極の面積よりも大きいことを特徴とする。 【０００８】この電子部品では、その四隅部の角が直角
であることにより、直角の角（即ち電子部品の四隅部）
を認識し易くなり、位置決めが容易となる。又、四隅部
の側面電極の面積が大きいため、回路基板への固着性が
良くなり、めっき性も改善される。本発明の多連チップ
電子部品は、一対の対向側面にそれぞれ側面電極を３以
上配置し、隣接する側面電極間を切欠きにより分離して
なり、セラミック基板を各矩形状の電子部品に区画する
縦横のスリットのうち、一対の対向スリット上に縦横の
スリットの交点を含んで略一定間隔で位置決めされるス
ルーホールのうち、前記スリットの交点上以外にスルー
ホールを形成し、このセラミック基板をスルーホールを
形成したスリットに沿って分割し、分割後に短冊状の基
板の側面に側面電極を設け、その後に他のスリットに沿
って分割することで、前記矩形状の電子部品の四隅部の
角を直角とし、当該四隅部に位置する側面電極の面積を
前記四隅部以外に位置する側面電極の面積よりも大きく
することで製造される。 【０００９】この製造方法によると、電子部品の四隅部
の角が直角とされるため、直角の角の部分をシャープな
特徴点として認識することができ、直角の角を認識する
ことで、電子部品の位置決めを容易にすることができ
る。又、四隅部に位置する側面電極の面積が大きいた
め、固着性及びめっき性を向上させることもできる。 【００１０】 【発明の実施の形態】以下、この発明の実施の形態を図
１乃至図４に基づいて以下に説明する。ここでは、位置
認識を行う多連チップ電子部品として３連のチップ抵抗
器を取り上げたものであり、図１の（ａ），（ｂ）は、
それぞれ３連チップ抵抗器１の外観斜視図、Ｉｂ−Ｉｂ
線における断面図を示している。 【００１１】セラミック基板２の平面形状は長方形とな
っている。セラミック基板２の両側面２ｃ，２ｃには、
それぞれ２つの切欠き３，３が形成されている。セラミ
ック基板２の表面２ａには、側面２ｃに接するように電
極４，…，４が形成され、これら電極４，４は切欠き
３，３により分割されている。又、電極４，４間に跨が
るように抵抗体５が形成されている。これら抵抗体５，
５はオーバーコート層６で被覆保護される。 【００１２】一方、セラミック基板２の側面２ｃには、
表面２ａ、裏面２ｂにも回り込むように側面電極７が形
成される。側面電極７は、導電ペーストを印刷・焼成し
て形成される厚膜電極７ａと、はんだ又はニッケルをめ
っきして形成されるめっき層７ｂとにより構成される。
セラミック基板２が長方形であるから、側面電極７の角
も直角となっている。つまり、チップ抵抗器１の四隅部
の角は直角である。又、側面電極７は、側面２ｃ、表面
２ａ及び裏面２ｂともに直角の角まで形成されている。 【００１３】 【００１４】次に、この実施形態の３連チップ抵抗器１
の製造工程を図２及び図３を参照しながら説明する。ま
ず、大型のセラミック基板１２を用意し、図２の（ａ）
に示すように、スルーホール１３を形成すると共に、ス
リット１４，１５を形成して、セラミック基板１２の表
面を区画する。次に各区画内に、導電ペーストをスクリ
ーン印刷し、これを焼成して電極４，４とする。更に抵
抗ペーストをスクリーン印刷し、これを焼成して抵抗体
５とする〔図２の（ｂ）参照〕。この抵抗体５は、例え
ばレーザトリミングによりその抵抗値が所定の値となる
よう調整される。 【００１５】セラミック基板１２上には、ガラスペース
トがスクリーン印刷され、これを焼成して、オーバーコ
ート層６が各区画内に形成される。この状態でセラミッ
ク基板１２が、スリット１４に沿ってブレイクされ、短
冊状のセラミック基板１２′とされる〔図３の（ａ）参
照〕。各セラミック基板１２′の側面２ｃには、導電ペ
ーストが付着され、これを焼成して厚膜電極７ａとす
る。更にこの厚膜電極７ａの表面を、はんだ又はニッケ
ルでめっきして、めっき層７ｂを形成し、側面電極７と
する〔図３の（ｂ）参照〕。最後にスリット１５に沿っ
てブレイクすることで、３連チップ抵抗器１が完成す
る。 【００１６】この実施形態の３連チップ抵抗器１は、図
１の（ｃ）に示すように、ガイド８，８に挟持されて位
置決めされるが、角が直角であるため、傾いた状態で挟
持されることはない。又、直角の角をシャープな特徴点
として認識できることにより、例えば光学的処理によ
り、位置決めを行うことが可能となる。又、四隅部の側
面電極７の面積が大きいので、印刷回路基板上のはんだ
付けパッドとはんだで結ばれる面積が大きくなり、印刷
回路基板への固着性が高くなり、めっき層７ｂの形成も
容易となる。 【００１７】なお、上記実施形態では、３連チップ抵抗
器を取り上げたが、図４に示すように４連のチップ抵抗
器１′、或いは図示しないが５連以上のチップ抵抗器に
も適用可能である。又、この発明は抵抗器ばかりでな
く、コンデンサ、ジャンパ等各種の３連以上の多連チッ
プ電子部品に適用可能である。 【００１８】 【発明の効果】以上説明したように、本発明の多連チッ
プ電子部品によれば、その四隅部の角が直角であること
により、直角の角（即ち電子部品の四隅部）を認識し易
くなり、位置決めを正確且つ容易に行うことができると
共に、四隅部に位置する側面電極の面積が大きいため、
固着性及びめっき性を向上させることもできる。 【００１９】
【図面の簡単な説明】
【図１】この発明の一実施形態に係る３連チップ抵抗器
の外観斜視図（ａ）、（ａ）のＩｂ−Ｉｂ線における断
面図（ｂ）、及び同３連チップ抵抗器が位置決めガイド
で位置決めされた状態を説明する図（ｃ）である。 【図２】同３連チップ抵抗器の製造工程を説明する図で
ある。 【図３】図２に続く製造工程を説明する図である。 【図４】別の実施形態に係る４連チップ抵抗器の外観斜
視図である。 【図５】従来例に係る２連チップ抵抗器の外観斜視図
（ａ）、及び同従来の２連チップ抵抗器が正しく位置決
めされた状態を説明する図（ｂ）である。 【図６】同２連チップ抵抗器が傾いて位置決めされた状
態を説明する図である。 【符号の説明】 １ ３連チップ抵抗器（多連チップ電子部品） ２ セラミック基板 ２ａ セラミック基板表面 ２ｂ セラミック基板裏面 ２ｃ セラミック基板側面 ３ 切欠き ７ 側面電極
の外観斜視図（ａ）、（ａ）のＩｂ−Ｉｂ線における断
面図（ｂ）、及び同３連チップ抵抗器が位置決めガイド
で位置決めされた状態を説明する図（ｃ）である。 【図２】同３連チップ抵抗器の製造工程を説明する図で
ある。 【図３】図２に続く製造工程を説明する図である。 【図４】別の実施形態に係る４連チップ抵抗器の外観斜
視図である。 【図５】従来例に係る２連チップ抵抗器の外観斜視図
（ａ）、及び同従来の２連チップ抵抗器が正しく位置決
めされた状態を説明する図（ｂ）である。 【図６】同２連チップ抵抗器が傾いて位置決めされた状
態を説明する図である。 【符号の説明】 １ ３連チップ抵抗器（多連チップ電子部品） ２ セラミック基板 ２ａ セラミック基板表面 ２ｂ セラミック基板裏面 ２ｃ セラミック基板側面 ３ 切欠き ７ 側面電極
Claims (1)
- (57)【特許請求の範囲】 【請求項１】一対の対向側面にそれぞれ側面電極を３以
上配置し、隣接する側面電極間を切欠きにより分離して
なる矩形状の多連チップ電子部品であって、 前記矩形状の電子部品の四隅部の角は直角であり、四隅
部に位置する側面電極の面積は、四隅部以外に位置する
側面電極の面積よりも大きいことを特徴とする多連チッ
プ電子部品。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15885198A JP3415770B2 (ja) | 1998-06-08 | 1998-06-08 | 多連チップ電子部品 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15885198A JP3415770B2 (ja) | 1998-06-08 | 1998-06-08 | 多連チップ電子部品 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7264233A Division JPH08122017A (ja) | 1995-10-12 | 1995-10-12 | 多連チップ素子の位置認識方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001397849A Division JP3469227B2 (ja) | 2001-12-27 | 2001-12-27 | 多連チップ電子部品の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10321419A JPH10321419A (ja) | 1998-12-04 |
| JP3415770B2 true JP3415770B2 (ja) | 2003-06-09 |
Family
ID=15680807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15885198A Expired - Lifetime JP3415770B2 (ja) | 1998-06-08 | 1998-06-08 | 多連チップ電子部品 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3415770B2 (ja) |
-
1998
- 1998-06-08 JP JP15885198A patent/JP3415770B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10321419A (ja) | 1998-12-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| EXPY | Cancellation because of completion of term | ||
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