JP3406432B2 - 液晶映像表示装置および映像表示装置の映像信号処理回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、映像信号と表示画
面のアスペクト比が異なる場合にも、表示画面の水平方
向一杯に映像表示を可能とするため、表示映像信号に水
平走査期間内で時間軸方向に複数の伸縮率をもつ領域を
設ける液晶映像表示装置および映像信号処理回路に関す
るものである。

【０００２】

【従来の技術】ＵＨＦ／ＶＨＦ等の地上波放送や衛星放
送を受信して映像を表示したり、ＶＴＲ等の映像機器か
らの入力映像信号を表示するテレビジョン受像機は、現
在最も一般的な映像表示装置として用いられている。

【０００３】従来、テレビジョン受像機の表示画面サイ
ズは、大きさは様々だが、縦横比は３：４に統一され、
それに表示する放送映像や各種機器からの入力映像信号
も、同じ縦横比３：４の映像として構成されることによ
り、画面上に表示された際、縦伸びや横伸びの無い映像
として表示できていた。

【０００４】ところが近年、ハイビジョン等の高画質映
像規格において縦横比９：１６の従来よりも横長の表示
映像を採用したのを初めとして、より迫力があり臨場感
あふれる映像表示を可能とすべく、ＮＴＳＣ等の従来か
らの標準映像規格のテレビジョン受像機においても、縦
横比９：１６の表示画面を持つものが発売され、その占
有率は急激に増えてきている。それに合わせて、縦横比
９：１６の表示映像信号も増えつつある。

【０００５】しかしながら、映像信号としては従来の縦
横比３：４のものがまだ圧倒的に多く、縦横比９：１６
の表示画面を持つテレビジョン受像機を用いても、殆ど
の場合は縦横比３：４の映像信号を表示することになっ
ている。このような場合、テレビジョン受像機と表示映
像信号の縦横比が異なるための不具合が生じる。

【０００６】

【発明が解決しようとする課題】図１４の（ａ）、
（ｂ）に、縦横比９：１６の表示画面に縦横比３：４の
映像信号全部を欠落させることなく表示する場合の表示
状態を示す。

【０００７】図１４の（ａ）は縦横比３：４の映像信号
を縦横比９：１６の表示画面の中にはめ込んだ形になっ
ており、映像信号は縦横比３：４の縦伸び横伸びのない
状態で表示され、且つ映像全部を表示できているが、表
示画面が縦横比９：１６と横長になっている分だけ、左
右に映像の表示されない無画部分が生じてしまう。この
場合は、縦横比９：１６の横長画面として表示面積が拡
大されたことを生かしきれないという問題点がある。

【０００８】図１４の（ｂ）は縦横比３：４の映像信号
を横に引き伸ばした形で、映像全部を縦横比９：１６の
表示画面一杯に表示した場合で、表示映像信号と表示画
面の縦横比の違いから、表示映像信号は横方向に約１．
３倍引き延ばされている。

【０００９】この場合は、縦横比９：１６の表示画面一
杯に映像全部が表示されてはいるものの、映像の内容は
横方向に引き伸ばされており、表示映像は違和感のある
ものとなってしまう。

【００１０】この時の状態を図１５の（ａ）、（ｂ）に
示す表示映像信号とサンプリングクロック及び１ライン
分の液晶パネル絵素の関係で見てみる。

【００１１】図１５の（ａ）では映像信号の表示区間Ｔ
をサンプリング周期がｔ１の周波数ｆ１のクロックパル
ス１を用いてサンプリングを行うことで、サンプル数Ｎ
１の映像データを得、液晶パネル１ライン分の絵素のう
ちＮ１ヶに映像を表示する。液晶パネルの映像表示部分
の両端には無画部分ができ、この無画部分は、映像信号
の無いブランキング区間Ｔ'をサンプリング周期がｔ１'
の周波数ｆ１'のクロックパルス１'を用いてサンプリン
グを行うことで、サンプル数Ｎ１'の無画とするための
映像データを得、液晶パネルのＮ１'ヶの絵素にその映
像データを与えることで設けられる。図のように、絵素
数Ｎ１の映像表示部分の両端に各々絵素数Ｎ１'の無画
部分があるとすると、それらの和Ｎ１＋２×Ｎ１'は液
晶パネルの１ライン分の絵素数Ｎ２となる。

【００１２】図１５の（ｂ）では同じ映像信号の表示区
間Ｔに対し、サンプリング周期がｔ２（ｔ１＞ｔ２）の
周波数ｆ２（ｆ１＜ｆ２）のクロックパルス２を用いて
サンプリングを行うことでサンプル数Ｎ２（Ｎ１＜Ｎ
２）の映像データを得、液晶パネル１ライン分の絵素Ｎ
２ヶ全てに映像を表示する。

【００１３】上記図１４の（ａ）、（ｂ）に示した２種
類の映像表示を行うための回路構成ブロック図は図１６
のようになる。映像表示領域は、周波数ｆ１のクロック
パルスを、ブランキング領域は周波数ｆ１'のクロック
パルスを出力するクロックパルス発生回路１（２−１）
と周波数ｆ２のクロックパルスを出力するクロックパル
ス発生回路２（２−２）とをもち、それらの出力を液晶
映像表示装置内のシステムコントローラ（図示せず）か
らのクロック切換信号（２ｂ）に従い、切り換えスイッ
チ（２−３）で選択したクロックパルスをコントロール
回路（２−４）に出力する。なお、前記クロックパルス
発生回路１における周波数ｆ１とｆ１'との映像表示領
域とブランキング領域とにおける切り換えは、周波数ｆ
１とｆ１'の２つのクロックパルスをコントロール回路
（２−４）へ入力し、コントロール回路（２−４）にお
いて切り換えを行うことも可能である。

【００１４】コントロール回路（２−４）からは、入力
されるクロックパルスに基づいて作成されたサンプリン
グパルスがシフトレジスタ（２−５）を通してサンプル
ホールド回路（２−６）へ送られ、映像増幅回路（図示
せず）から入力される映像信号（２ａ）をサンプリング
し、サンプリングされた映像データは出力バッファ回路
（２−７）を介して液晶パネル（２−８）の各絵素へ送
られ、この液晶パネル（２−８）で映像表示が行われ
る。これにより、図１４の（ａ）、（ｂ）に示す２種類
のモードでの表示を可能としている。

【００１５】ここで、図１４（ａ）、（ｂ）に示す映像
表示状態は前記したように、縦横比３：４の映像信号を
縦横比９：１６の画面にそのまま表示するため画面両端
に無画部分ができて、画面全体を表示のために生かしき
れていなかったり、又一方では、画面全体に表示を行う
ため表示映像が全体的に横伸びして、視覚的に違和感の
ある表示となってしまっていたという問題点があった。

【００１６】一般にワイドテレビと称される縦横比９：
１６の陰極線管からなる表示画面をもつディスプレイ装
置における上記状態の対応策としては、特開平６−６６
３４に開示されているように、水平偏向出力回路のＳ字
補正コンデンサの容量と電源電圧を増大させることで、
水平偏向電流を表示画面上の左右端部ほど電子ビームの
走査速度が上昇するように変調し、水平方向の左右端部
ほど表示サイズを拡大したり、又水平偏向出力回路に可
飽和形コイルを設け、表示画面中央部と左右端部での水
平偏向電流の変化の差を大きくし、表示画面中央部に対
し左右端部に近づくに従って表示サイズを拡大してい
る。

【００１７】しかしながら、これらの対応策は陰極線管
を用いた映像表示装置における駆動回路において適用し
得る方法であり、液晶等の映像表示駆動方法の異なる装
置には適用できない。

【００１８】又、同特開平６−６６３４には、映像信号
の時間軸を変調する方法としてメモリを用いる方法が開
示されている。これは、メモリの書き込みクロックは周
波数一定とし、読みだしクロックの周波数を１水平周期
の初めと終わりでは低くし、中間部では周波数を高くす
ることで時間軸変調を行おうとするものである。

【００１９】その読みだしクロックは、例えば図１７に
示すような１水平周期の初めと終わりでは低く、中間部
では高い電圧変化波形をもつ信号を作り、それをＦＭ変
調して得ることになる。この時、映像信号の１水平周期
内の書き込み及び読みだしクロック数は、表示映像に歪
み、欠落が生じないように、各水平ラインにおいて常に
一定していなければならず、また変調されたクロックの
位相変化も各水平周期において常に一定していなければ
ならない。そのためには、映像信号の１水平周期内の各
クロックの周期と数を精度良く管理しなければならない
が、この場合、直接クロックパルスの周波数を扱うので
はなく、ＦＭ変調によって電圧値を周波数に変換するた
め、部品のばらつきやノイズ等の影響も大きく、トータ
ルとしてそれらを精度良く管理し制御することは非常に
難しいものとなり、表示画面で中央部に対し左右端部に
近づくに従って表示サイズを拡大するのも、各水平周期
において同様な表示サイズの変化形態を得ることが難し
くなるという問題点が生じる。

【００２０】本発明ではかかる問題点に鑑み、映像信号
の水平方向の表示サイズの拡大の変化形態を各水平周期
で常に一定として、映像信号と表示画面のアスペクト比
が異なる場合にも、表示する映像信号に水平走査期間内
で時間軸方向に縮小部分や伸長部分をもたせ、表示画面
の水平方向一杯に映像表示できるようにすると共に、画
面中央付近に映像信号と画面表示の縦横比が合致する真
円部分をできる限り広く設けることで、視覚的な違和感
を軽減することができる液晶映像表示装置および映像信
号処理回路を提供することを課題とする。

【００２１】

【課題を解決するための手段】本発明は、前記課題を解
決するため、次の構成を有する。請求項１の発明は、液
晶を用いた映像表示装置において、シフトレジスタ、サ
ンプルホールド回路、及びバッファ回路からなる液晶駆
動回路と、該サンプルパルスとなる基準クロックパルス
信号を出力する基準クロックパルス発生回路と、入力さ
れた基準クロックパルス信号を、映像信号の１水平走査
期間内のサンプル数は変えずに、段階的に複数の周波数
を持つパルス信号に変換するクロックパルス周波数変換
回路と、複数系統のクロックパルスを切り換えるスイッ
チとを具備し、液晶パネル上に表示する映像信号に水平
走査期間内で時間軸方向に複数の伸縮率をもつ領域を設
けるようにしたことを特徴とする液晶映像表示装置であ
る。

【００２２】請求項１の発明では、クロックパルス周波
数変換回路は、一定遅延時間をもつ遅延素子が直列接続
されるとともに、各遅延素子出力を取り出し得るように
して、入力された基準クロックパルス信号を一定時間刻
みで遅延させた複数相のパルス信号とする多相化遅延回
路と、該多相化遅延回路から出力される複数相のパルス
信号から出力すべき相の信号を選択する相選択切り換え
スイッチと、該相選択切り換えスイッチで何相目のパル
ス信号を選択するかを指示する相選択信号作成回路とを
有してなる。

【００２３】請求項２の発明は、相選択信号作成回路
は、多相化遅延回路から出力される複数相のパルス信号
の選択を、相選択切り換えスイッチで選択相間隔数を偶
数として選択される相のパルス信号と、該選択相間隔数
の所定比率（例えば１／２）の相間隔数に相当する相の
パルス信号とを用いて行うものであることを特徴とする
請求項１に記載の液晶映像表示装置である。

【００２４】請求項３の発明は、映像信号処理回路にお
いて、基準クロックパルス発生回路とＡＤコンバータと
ラインメモリとクロックパルス周波数変換回路を具備
し、前記基準クロックパルス発生回路は、所定周波の基
準クロックパルス信号を出力するものであり、前記クロ
ックパルス周波数変換回路は、一定遅延時間をもつ遅延
素子が直列接続されるとともに、各遅延素子出力を取り
出し得るようにして、入力された基準クロックパルス信
号を一定時間刻みで遅延させた複数相のパルス信号とす
る多相化遅延回路と、該多相化遅延回路から出力される
複数相のパルス信号から出力すべき相の信号を選択する
相選択切り換えスイッチと、前記相選択切り換えスイッ
チで何相目のパルス信号を選択するかを指示する相選択
信号作成回路とを有して、映像信号の１水平走査期間内
のサンプル数は変えずに、前記基準クロックパルス発生
回路より出力されたクロックパルス信号を、段階的に複
数の周波数をもつパルス信号に変換するものであり、該
クロックパルス周波数変換回路の出力パルス信号をＡＤ
コンバータのサンプリングクロック信号及びラインメモ
リのライトクロック信号として用い、ラインメモリのリ
ードクロック信号には基準クロックパルス信号を用いる
ことで、映像信号に水平走査期間内で時間軸方向に複数
の伸縮率をもつ領域を設けるようにしたことを特徴とす
る映像表示装置の映像信号処理回路である。

【００２５】ところで、発明者の知見によれば、人が映
像表示画面を見る場合、周辺部に比べて中央部に集中す
る傾向があることを考慮すると、縦横比３：４の映像信
号を縦横比９：１６の画面に表示する際、画面中央部分
を真円領域とし、画面左右端では伸長領域とすることが
考えられ、これは図１４（ｃ）のような表示となる。

【００２６】この時の表示映像信号とサンプリングクロ
ック及び液晶パネル１ライン分の絵素との関係は図１５
（ｃ）のようになっている。クロックパルスは映像信号
の表示区間Ｔにおいて、中央部では低周波側へ、両端部
では高周波側へと変化しており、中央部での周波数を
（ａ）のクロックパルス１と同じｆ１とすれば、中央部
では表示映像が（ａ）と同じく縦横比３：４の映像が縦
伸び横伸びしていない真円領域とすることができる。又
映像表示区間Ｔにおけるサンプル数は（ｂ）と同じＮ２
となるようにクロックパルスの周波数変化状態を設定す
ることで、液晶パネル１ライン分の絵素Ｎ２ヶ全てに映
像表示を行うことが可能となる。

【００２７】本発明は、上記の知見からなされたもので
あって、請求項１の発明の構成により、映像信号の１水
平走査期間内のサンプル数は変えずに、段階的に複数の
周波数をもつパルス信号に変換するので、映像信号と映
像表示画面のアスペクト比が異なる場合に、表示する映
像信号に水平走査期間内で時間軸方向に縮小部分や伸長
部分をもたせ、これにより、表示画面の所定幅例えば水
平方向一杯に映像表示することが可能となり、また、画
面中央付近に映像信号と画面表示の縦横比が合致する真
円部分を出来る限り広く設けることで、視覚的な違和感
を軽減するものである。

【００２８】また、請求項１の発明によれば、一定遅延
時間をもつ遅延素子が直列接続されるだけの構成で入力
パルス信号を一定時間刻みで遅延させる複数相のパルス
信号を取り出す。そして、相選択切り換えスイッチで何
相目のパルス信号を選択をするかは相選択信号作成回路
から指示される。

【００２９】また、請求項２の発明によれば、パルス信
号の選択において、例えば相選択間隔数の１／２の相間
隔数に相当する相のパルス信号を用いることで、デュー
ティ比５０％のパルス信号を出力し得る。

【００３０】また、請求項３の発明によれば、どのよう
な表示画面の映像表示装置においても、その表示する映
像信号に、水平走査期間内で時間軸方向に複数の伸縮率
をもつ領域を設けることができる。

【００３１】

【発明の実施の形態】本発明の好適な実施の形態を図面
に基づいて説明する。図１は、本発明の第１の実施形態
に係る液晶映像表示装置全体の回路構成を示すブロック
図である。

【００３２】図１において、クロックパルス発生回路１
（１−１）は、映像表示領域では周波数ｆ１のクロック
パルスを、ブランキング領域では周波数ｆ１'のクロッ
クパルスを切り換えて後続の切り換えスイッチ（１−
４）へ出力する。

【００３３】また、クロックパルス発生回路２（１−
２）は、周波数ｆ２のクロックパルスを切り換えスイッ
チ（１−４）へ出力する。

【００３４】クロックパルス周波数変換回路（１−３）
では、前記クロックパルス発生回路２（１−２）から出
力される周波数ｆ２のクロックパルスが入力され、それ
を基準パルスとして、映像信号の１水平走査期間内のパ
ルス数は変えずに、段階的に複数の周波数をもつパルス
信号に変換されたクロックパルスを切り換えスイッチ
（１−４）へ出力する。

【００３５】クロックパルス発生回路１（１−１）、ク
ロックパルス発生回路２（１−２）、クロックパルス周
波数変換回路（１−３）から出力される３つのクロック
パルスは、前記の図１３の（ａ）、（ｂ）、（ｃ）の３
つの映像表示形態のうちのどれを選択するかを指示す
る、液晶映像表示装置内のシステムコントローラ（図示
せず）からのクロック切換信号１ｂに従い、切り換えス
イッチ（１−４）を切り換え、選択したクロックパルス
をコントロール回路（１−５）へ出力する。

【００３６】コントロール回路（１−５）からは、入力
されるクロックパルスに基づいて作成されたサンプリン
グパルスが液晶駆動回路に入力される。映像駆動回路に
おいては、前記サンプリングパルスがシフトレジスタ
（１−６）を通してサンプルホールド回路（１−７）へ
送られ、映像増幅回路（図示せず）から入力される映像
信号１ａをサンプリングし、サンプリングされた映像デ
ータは出力バッファ回路（１−８）を介して液晶パネル
（１−９）の各絵素へ送られ、該液晶パネル（１−９）
で映像表示が行われる。

【００３７】上記クロックパルス周波数変換回路（１−
３）は、図２に示すような構成となっている。クロック
パルス発生回路２（１−２）から出力される周波数ｆ２
のクロックパルスは、基準クロックパルス４ａとして多
相化遅延回路（４−１）に入力される。この多相化遅延
回路（４−１）は、図３に示すように同一遅延時間を有
する遅延素子を必要な相数分縦列接続し、それらの各出
力を取り出すようになっている。この多相化遅延回路
（４−１）で基準クロックパルスを多相化して出力され
るパルス信号は、相選択切り換えスイッチ（４−２）へ
入力される。

【００３８】前記相選択切り換えスイッチ（４−２）で
は、相選択信号作成回路（４−３）からの選択信号によ
り、映像信号の１水平走査期間内のパルス数は変えず
に、段階的に複数の周波数をもつように変換されたクロ
ックパルス信号４ｂを出力する。

【００３９】次に、上記クロックパルス周波数変換回路
（１−３）の詳細を図４により説明する。ここでは説明
のために、入力の基準クロックパルスを１０相化して用
いるものとし、映像信号の１水平周期のクロック数を簡
易化して２０クロックとしている。

【００４０】まず、ディレイライン（６−１）で入力の
基準クロックパルスを多相化する。ディレイライン（６
−１）の構成はやはり図３に示すようになっており、こ
こでは一例として１０相化のため遅延素子を１０個もつ
場合を示している。遅延素子１個分の遅延時間は、入力
基準クロックパルスの周期を１０等分した値になる。デ
ィレイライン（６−１）の１０本の出力信号はラインセ
レクタ１（６−２）、ラインセレクタ２（６−３）へ各
々入力される。

【００４１】各ラインセレクタ１（６−２），２（６−
３）の出力は、Ｓ０〜Ｓ４の４ビットのセレクタ信号に
より選択された１つのラインの信号が出力されてくる。
２つのラインセレクタ１（６−２），２（６−３）の出
力信号６ａ，６ｂはパルスエッジディテクタ（６−４）
で各々立ち上がりエッジを検出して幅狭のパルスにさ
れ、加算された形の信号６ｃが出力され、フリップフロ
ップ（６−５）で分周しデューティ比５０％をなす出力
クロック信号６ｄを得る。

【００４２】これ以外の回路は所望のクロック信号を得
るセレクト信号を作成するためのもので、デューティ比
５０％の出力信号を得るために同様な信号処理回路を２
系統もっている。図４において、回路名に１のついてい
る部分が出力パルス信号の立ち上がりエッジを形成する
ためのもので、２のついている部分が出力パルス信号の
立ち下がりエッジを形成するためのものである。

【００４３】ラインセレクタ１（６−２），ラインセレ
クタ２（６−３）の出力ラインを選択するセレクト信号
を作成するため、各々のラインセレクタの出力信号６
ａ，６ｂパルスをクロックカウンタ１（６−６）、クロ
ックカウンタ２（６−１１）でカウントしてゆき、その
カウント値をここでは１水平周期を２０クロックとして
いるので５ビットの信号６ｅ，６ｉとして出力してい
る。

【００４４】クロックカウンタ１（６−６），クロック
カウンタ２（６−１１）の出力信号６ｅ，６ｉはデータ
発生器１（６−７）、データ発生器２（６−１２）へ入
力される。各データ発生器１（６−７）、データ発生器
２（６−１２）はＲＯＭ（リードオンリーメモリ）等で
構成することができ、クロックカウンタからの出力信号
をアドレス信号として、選択するライン（相）間隔に関
するデータ信号を出力するものである。一方のデータ発
生器１（６−７）からは出力パルス信号の立ち上がりエ
ッジを形成するためにラインセレクタ１（６−２）で選
択すべき偶数のライン間隔（選択相間隔数）を示すデー
タが出力され、他方のデータ発生器２（６−１２）から
は出力パルス信号の立ち下がりエッジを形成するために
ラインセレクタ２（６−３）で選択すべきライン間隔を
示すデータが出力される。

【００４５】図５は、前記クロックパルス周波数変換回
路の各部信号のタイミング例の説明図である。実際のデ
ータ内容としては、図５の下部に示す選択間隔１、選択
間隔２になる。選択間隔１は希望の画面表示に対して予
め設定される値で、画面表示状態を変えれば設定値も変
わってくる。図５で示す値に対する画面表示状態は、次
の表１に示す伸長率をもつことになる。

【００４６】

【表１】

【００４７】選択間隔２は選択間隔１における前選択間
隔値と次選択間隔値の平均値になっている。ライン間隔
とは、現在選択しているラインの信号と次に選択するラ
インの信号の位相差（遅延量）を表しており、ここでは
入力の基準クロックを１０相の信号に多相化しているの
で、相間隔が１０相であれば１周期遅れていることにな
る。

【００４８】データ発生器１（６−７）、データ発生器
２（６−１２）からの出力信号６ｆ，６ｊは、加算器１
（６−８）、加算器２（６−１３）において現在のライ
ンセレクタでの選択ラインを示すセレクト信号６ｇ，６
ｋと加算され、次に選択すべきラインを指定するセレク
ト信号６ｈ，６ｌを作成する。選択できるライン数が１
０ラインなのでこれらの加算器も１０進の加算器として
いる。

【００４９】ラインセレクタ１（６−２）、ラインセレ
クタ２（６−３）へ送るセレクト信号は、データラッチ
１（６−９）、データラッチ２（６−１４）でデータ内
容を保持しており、これらデータラッチ１（６−９）、
データラッチ２（６−１４）は、ラインセレクタ１（６
−２）、ラインセレクタ２（６−３）出力パルスの立ち
下がりで次のセレクト信号のデータをラッチし、選択す
るラインを切り換える。

【００５０】ラインセレクタ１（６−２）、ラインセレ
クタ２（６−３）の出力ラインを指示するセレクト信号
の作成処理は、映像信号１水平周期のスタートポイント
で常にリセットがかけられ、各部の出力データも初期値
となる。リセット時のデータラッチ１とデータラッチ２
の出力データは、図５に示す選択相１、選択相２にある
ように０相及び３相を選択するように設定しておくこと
で所望の出力パルス信号が得られる。

【００５１】次に上記第１の実施形態にかかるクロック
パルス周波数変換回路の動作を前記図５（一部拡大図を
図６を示す）のタイミング図を参照して説明する。図６
では信号６ａ〜６ｌ、クロックパルス出力ＣＫＯＵＴを
詳細に示す。ここでも図４における設定と同じく、入力
の基準クロックパルスを１０相化して用いるものとし、
映像信号の１水平周期のクロック数を簡易化して２０ク
ロックとしている。

【００５２】図５において、ＣＫ０〜ＣＫ９は、入力の
基準クロックパルスをディレイラインによって等しい位
相差をもつ１０相のクロックパルスに変換したものであ
る。各相間の位相差は基準クロックパルスの周期を１０
等分した値になるように設定してある。

【００５３】図５、図６において６ａと６ｂの２つの信
号は、ラインセレクタ１とラインセレクタ２から各々セ
レクト信号Ｓ０〜Ｓ４で指示されるラインの信号として
出力される信号である。

【００５４】この時、ラインセレクタにおいて選択する
前ラインと次ライン間の位相差によっては図７の（ａ）
タイムチャートに示すように、前選択ライン出力信号の
立ち下がりエッジで選択切り換え時に、次選択ラインの
Ｈｉレベル部分がくると、選択ラインの切り換わりで一
瞬Ｌｏレベルとなり、直後にＨｉレベルとなる部分が発
生し、ここに立ち上がりエッジが形成され、この立ち上
がりエッジを含むパルスを次にくる立ち上がりエッジを
含むパルスを本来は出力したいところを、誤って出力し
てしまうため、同じく図７の（ｂ）に示す回路をライン
セレクタの出力部に設けている。

【００５５】図７の（ｂ）の回路は、選択ラインのパル
ス信号の立ち下がりエッジでＭ／Ｍ（単安定マルチバイ
ブレータ）にトリガをかけ、ライン選択切り換え時に過
渡的に発生するＬｏ状態よりもやや幅広の負極性パルス
を作成し、これをＦ／Ｆ（フリップフロップ）のリセッ
ト信号とする。一方Ｆ／Ｆのデータ入力はＨｉレベルに
固定しておき、クロック入力として、ライン選択された
パルス信号を用いることで、ライン選択パルス信号の立
ち上がりエッジでＨｉレベルとなり、ライン選択パルス
信号の立ち下がりエッジでは、それに同期して発生する
Ｍ／Ｍ出力信号でリセットすることでＬｏレベルとな
り、設定通りの位相差のパルス信号を得ることが可能と
なる。

【００５６】６ｃの信号は、パルスエッジディテクタ
（６−４）において、ラインセレクタ１（６−２）、ラ
インセレクタ２（６−３）の出力信号６ａ，６ｂの立ち
上がりエッジを検出して幅狭のパルス信号とし、それら
を加え合わせ１系統の信号としたものである。

【００５７】６ｄの信号は、その信号をフリップフロッ
プ（６−５）で分周し、所望のデューティ比５０％をな
すクロックパルス出力信号としたものである。

【００５８】６ｅと６ｉの２つの信号は、リセット後の
６ａ及び６ｂの立ち上がりエッジ数をカウントした値を
５ビットデータとしたもので、図５、図６中の数値はそ
のデータ値を表し、矢印はそのデータ値が出力されてい
る期間を示している。

【００５９】６ｆと６ｊの２つの信号は、前記信号６ｅ
及び６ｉの各データ値に対してデータ発生器１（６−
７）、データ発生器２（６−１２）から出力される、ラ
インセレクタ１（６−２）、ラインセレクタ２（６−
３）で次に選択すべきラインを指定するための選択相間
隔を示すデータ値である。

【００６０】６ｇと６ｋの２つの信号は、データラッチ
１（６−９）、データラッチ２（６−１４）から出力さ
れるラインセレクタ１（６−２）、ラインセレクタ２
（６−３）のセレクト信号であり、現在の選択ラインを
示すデータ値である。

【００６１】６ｈと６ｌの２つの信号は、加算器１（６
−８）、加算器２（６−１３）から出力されデータラッ
チ１（６−１０）、データラッチ２（６−１４）の入力
となる、次に選択すべきラインを示すデータ値である。

【００６２】６ｆ，６ｇ，６ｈ，６ｊ、６ｋ，６ｌの各
データは４ビットの信号で、それらのデータ値は図５、
図６に示す数値となる。図５、図６中の矢印は、そのデ
ータ値が出力されている期間を示している。

【００６３】さらに、比較例１としてクロックパルス周
波数変換回路は図８に示すような構成が考えられる。

【００６４】クロックパルス発生回路２（１−２）から
出力される周波数ｆ２のクロックパルスは、基準クロッ
クパルス１４ａとしてＰＬＬ発振器（１４−１）に入力
される。ＰＬＬ発振器から出力されるクロックパルスＰ
（１４ｂ）は固定分周回路（１４−２）へ入力され、一
定の分周比で分周された出力信号１４ｃを比較信号とし
てＰＬＬ発振器（１４−１）へ入力することで、分周比
の逆数で逓倍されたクロックパルスＰを得る。

【００６５】前記クロックパルスＰは可変分周回路（１
４−３）へも入力され、その分周出力１４ｄが映像信号
の１水平走査期間内のパルス数は変えずに、段階的に複
数の周波数をもつように変換されたクロックパルス信号
１４ｄとして出力される。

【００６６】可変分周回路（１４−３）の分周比は、ク
ロックパルス出力の段階的に周波数の変化する各領域の
クロック数となるカウントデータ１４ｇを発生するカウ
ントデータ発生部（１４−６）の出力を領域毎のデータ
選択信号１４ｆによりデータセレクタ（１４−５）で選
択し、分周比切換制御回路（１４−４）がその出力デー
タ１４ｈと可変分周回路出力１４ｄとを比較して、それ
らが等しくなると分周比を切り換えるように出力される
リセット信号１４ｅにより決定される。

【００６７】次に、上記比較例１に係るクロックパルス
周波数変換回路の詳細を図９、図１０により説明する。

【００６８】ここでは一例として、映像信号の１水平走
査期間の映像有効領域を５つに分け、画面表示における
伸縮形態は通常左右対称とするのが一般的であるから、
領域１と領域５、領域２と領域４の伸縮率及び領域長を
同じとして、領域１（領域５）のクロック数をβ、クロ
ックパルス出力周波数を８ｆ／７、領域２（領域４）の
クロック数をγ、クロックパルス出力周波数をｆ、領域
３のクロック数をδ、クロックパルス出力周波数を８ｆ
／９とする。但し基準クロックパルス入力の周波数をｆ
としている。

【００６９】又、映像有効領域外のブランキング領域
は、１水平走査期間の開始点となるＨリセット位置から
領域１までのクロック数はαとし、クロックパルス出力
周波数をｆとする。

【００７０】周波数ｆの基準クロックパルス１５ａがＰ
ＬＬ発振器（１５−１）に入力され、ＰＬＬ発振器（１
５−１）はその入力を逓倍化したクロックパルスＰ（１
５ｂ）を出力する。図９においては４ビットバイナリカ
ウンタで構成されるカウンタＢのリセット信号１５ｃが
カウント出力の下位３ビットＢＱ０、ＢＱ１、ＢＱ２を
ＮＡＮＤゲート（１５−４）に入力して作成し、分周比
が８になるように設定する。そして。そのカウンタＢの
出力信号ＢＱ２をＰＬＬ発振器（１５−１）の比較信号
として用いているので、クロックパルスＰは基準クロッ
クパルス入力１５ａの８倍の周波数の８ｆなる周波数を
もつことになる。

【００７１】クロックパルスＰ（１５ａ）は、また、カ
ウンタＢと同じく４ビットバイナリカウンタで構成され
るカウンタＡへも入力される。カウンタＡの分周比を決
めるリセット信号１５ｄは、３つのＮＡＮＤゲート（１
５−５、１５−６、１５−７）と１つのＡＮＤゲート
（１５−８）で作成される。この場合、ＮＡＮＤゲート
（１５−５）にはカウンタＡの２ビット目と３ビット目
のＡＱ１、ＡＱ２を入力して分周比７とするリセット信
号を作成し、ＮＡＮＤゲート（１５−６）には下位３ビ
ットのＡＱ０、ＡＱ１、ＡＱ２を入力して分周比８とす
るリセット信号を作成し、ＮＡＮＤゲート（１５−７）
には最上位ビットのＡＱ３を入力して分周比９とするリ
セット信号を作成し、ＡＮＤゲート（１５−８）を通し
てカウンタＡへ入力される。３つの分周比の選択はＡＲ
１、ＡＲ２、ＡＲ３の３つの信号によって行われる。

【００７２】カウンタＡの分周比は７、８、９の３種類
に設定してあるので、３ビット目のＡＱ２をカウンタ出
力として用い、クロックパルス出力１５ｅとする。クロ
ックパルス出力１５ｅは各領域毎に分周比を切り換える
ためにクロック数を検出するための信号としても用いる
ため、クロックカウンタ（１５−９）にも入力される。

【００７３】クロックカウンタ（１５−９）は、まず１
水平走査期間の開始点でＨリセット信号１５ｈでリセッ
トされてカウントを始め、カウント出力１５ｆをコンパ
レータ（１５−１０）へ入力する。コンパレータ（１５
−１０）にはセット機器内のシスコン（図示していな
い）からのシリアルデータをパラレル変換して出力する
レジスタ回路等で構成されるカウントデータ発生部（１
５−１２）の出力データ１５ｊをデータセレクタ（１５
−１１）で選択されたデータ１５ｉも入力され、先のカ
ウント出力１５ｆと比較される。

【００７４】カウントデータ発生部（１５−１２）から
は、図１０にあるように映像有効領域内のクロックパル
ス出力の周波数を３種類とし、ブランキング領域を含め
て４種類としているのでブランキング領域（Ｈリセット
位置から領域１までの間）、領域１（領域５）、領域２
（領域４）、領域３のクロック数α、β、γ、δに相当
する４種類のデータを出力する。データセレクタ（１５
−１１）で各領域に相当するデータを選択する。データ
セレクタ（１５−１１）のデータ選択は、４種類で２ビ
ットの制御信号ＣＱ０、ＣＱ１で制御可能である。

【００７５】コンパレータ（１５−１０）は、データセ
レクタ（１５−１１）から出力されるデータ値とクロッ
クカウンタから出力されるカウント値を比較し、等しく
なるとＣＯＭ ＯＵＴ １５ｇを出力してクロックカウ
ンタ（１５−９）をリセットするとともに、領域の切り
換え信号としてアップダウンカウンタ（１５−１３）で
それをカウントし、ＣＱ０、ＣＱ１を出力する。ＣＱ
０、ＣＱ１は上記データセレクタ（１５−１１）の制御
信号となるとともに、ＡＮＤゲート（１５−１３、１５
−１５）、ＩＮＶ（インバータ）ゲート（１５−１４）
にも入力され、カウンタＡ（１５−３）の３つの分周比
を切り換えるリセット信号を選択するＡＲ１、ＡＲ２、
ＡＲ３を作成する。

【００７６】アップダウンカウンタ（１５−１３）の出
力ＣＱ０、ＣＱ１は、図１０にあるように、１水平走査
期間の開始点でアップダウンカウンタがＨリセット信号
１５ｈでリセットされ、Ｌｏ、Ｌｏの状態になる。この
時アップダウンカウンタ（１５−１３）のカウント方向
はアップ側に設定される。

【００７７】データセレクタ（１５−１１）からは、ブ
ランキング領域のクロック数を示すデータ値αがコンパ
レータ（１５−１０）に出力されており、クロックカウ
ンタ（１５−９）のカウント値がαとなると、コンパレ
ータ（１５−１０）からは領域１に切り換えるためのパ
ルス信号ＣＯＭ ＯＵＴが出力され、クロックカウンタ
（１５−９）をリセットして新にカウント動作を開始さ
せるとともに、アップダウンカウンタ（１５−１３）の
カウント値を１つアップさせ、そのアップダウンカウン
タ（１５−１３）の出力ＣＱ０、ＣＱ１はＨｉ、Ｌｏの
状態となる。これにより、データセレクタ（１５−１
１）では、領域１のクロック数を示すデータ値βが選択
されて、コンパレータ（１５−１０）に出力される。

【００７８】クロックカウンタ（１５−９）のカウント
値がβとなると、コンパレータ（１５−１０）からは領
域２に切り換えるためのパルス信号ＣＯＭ ＯＵＴが出
力され、クロックカウンタ（１５−９）をリセットして
新にカウント動作を開始させるとともに、アップダウン
カウンタ（１５−１３）のカウント値をさらに１つアッ
プさせ、そのアップダウンカウンタ（１５−１３）の出
力ＣＱ０、ＣＱ１はＬｏ、Ｈｉの状態となる。これによ
り、データセレクタ（１５−１１）では、領域２のクロ
ック数を示すデータ値γが選択されて、コンパレータ
（１５−１０）に出力される。

【００７９】クロックカウンタ（１５−９）のカウント
値がγとなると、コンパレータ（１５−１０）からは領
域３に切り換えるためのパルス信号ＣＯＭ ＯＵＴが出
力され、クロックカウンタ（１５−９）をリセットして
新にカウント動作を開始させるとともに、アップダウン
カウンタ（１５−１３）のカウント値をさらに１つアッ
プさせ、そのアップダウンカウンタ（１５−１３）の出
力ＣＱ０、ＣＱ１はＨｉ、Ｈｉの状態となる。この時ア
ップダウンカウンタ（１５−１３）のカウント方向はダ
ウン側に切り換えられる。これによりデータセレクタ
（１５−１１）では、領域３のクロック数を示すデータ
値δが選択されて、コンパレータ（１５−１０）に出力
される。

【００８０】クロックカウンタ（１５−９）のカウント
値がδとなると、コンパレータ（１５−１０）からは領
域４、即ちクロック数データ値としては領域２に切り換
えるためのパルス信号ＣＯＭ ＯＵＴが出力され、クロ
ックカウンタ（１５−９）をリセットして新にカウント
動作を開始させるとともに、アップダウンカウンタ（１
５−１３）のカウント値を１つダウンさせ、そのアップ
ダウンカウンタ（１５−１３）の出力ＣＱ０、ＣＱ１は
Ｌｏ、Ｈｉの状態となる。これによりデータセレクタ
（１５−１１）では、領域２、即ち領域４のクロック数
を示すデータ値γが選択されて、コンパレータ（１５−
１０）に出力される。

【００８１】クロックカウンタ（１５−９）のカウント
値がγとなると、コンパレータ（１５−１０）からは領
域５、即ちクロック数データ値としては領域１に切り換
えるためのパルス信号ＣＯＭ ＯＵＴが出力され、クロ
ックカウンタ（１５−９）をリセットして新にカウント
動作を開始させるとともに、アップダウンカウンタ（１
５−１３）のカウント値をさらに１つダウンさせ、その
アップダウンカウンタ（１５−１３）の出力ＣＱ０、Ｃ
Ｑ１はＨｉ、Ｌｏの状態となる。これによりデータセレ
クタ（１５−１１）は、領域１、即ち領域５のクロック
数を示すデータ値βが選択されて、コンパレータ（１５
−１０）に出力される。

【００８２】クロックカウンタ（１５−９）のカウント
値がβとなると、コンパレータ（１５−１０）からはブ
ランキング領域に切り換えるためのパルス信号ＣＯＭ
ＯＵＴが出力され、アップダウンカウンタ（１５−１
３）のカウント値をさらに１つダウンさせ、その出力Ｃ
Ｑ０、ＣＱ１はＬｏ、Ｌｏの状態となる。これ以後は画
面上表示されないブランキング領域となるので、データ
セレクタ（１５−１１）からのクロック数のデータ値を
規定しなくても、次の水平走査期間の開始点にあるＨリ
セット信号が入力されるまでアップダウンカウンタ（１
５−１３）の出力状態を保っていれば、動作的には問題
ない。

【００８３】コンパレータ（１５−１０）出力のＣＱ
０、ＣＱ１はカウンタＡの分周比の決定するリセット信
号の切り換えを制御するＡＲ１、ＡＲ２、ＡＲ３の作成
にも用いる。

【００８４】カウンタＡ（１５−３）を７分周カウンタ
とするＡＲ１は、ＡＮＤゲート（１５−１３）によりＣ
Ｑ０とＣＱ１反転信号のＡＮＤ出力として得られ、図１
０の領域１及び領域５においてこの分周比を選択する。
クロックパルス出力はＰＬＬ発振器（１５−１）で８逓
倍され、カウンタＡ（１５−３）で７分周されるので、
周波数８ｆ／７の信号となる。領域１及び領域５は映像
有効領域の始端、終端にあたるところで、画面上では左
右端になり、この部分は元の信号が伸長される領域とな
る。

【００８５】カウンタＡ（１５−３）を９分周カウンタ
とするＡＲ３は、ＡＮＤゲート（１５−１５）によりＣ
Ｑ０とＣＱ１のＡＮＤ出力として得られ、図１０の領域
３においてこの分周比を選択する。クロックパルス出力
はＰＬＬ発振器（１５−１）で８逓倍され、カウンタＡ
（１５−３）で９分周されるので、周波数８ｆ／９の信
号となる。領域３は映像有効領域の中央にあり、画面上
でも中央部になり、この部分は元の信号が圧縮される領
域となる。

【００８６】カウンタＡ（１５−３）を８分周カウンタ
とするＡＲ２は、ＩＮＶゲート（１５−１４）により、
ＣＱ０の反転信号として得られ、図１０の領域２及び領
域４及びブランキング領域においてこの分周比を選択す
る。クロックパルス出力はＰＬＬ発振器（１５−１）で
８逓倍され、カウンタＡ（１５−３）で８分周されるの
で、基準クロックパルス入力と同じく周波数ｆの信号と
なる。領域２及び領域４は、領域１と領域５との伸長領
域と領域３の圧縮領域の間に位置し、この部分は元の信
号に圧縮、伸長処理をしない領域となる。

【００８７】ここまでは、図１のクロックパルス発生回
路２（１−２）の出力を基準クロックパルス入力として
クロックパルス出力を得る場合について述べた。図１１
は、比較例２にかかるクロックパルス周波数変換回路の
説明図である。前記クロックパルス発生回路１（１−
１）から出力される映像表示領域とブランキング領域で
周波数を変化させる信号についても、それらの周波数に
対応した分周比を設定する回路部を設ければ、クロック
パルス出力としてクロックパルス発生回路１から出力し
ていた信号も得ることができ、そのときの構成は図１１
に示すようになる。図１１の回路構成では単一のクロッ
クパルス発生回路（１２−１）の基準クロックパルスを
クロックパルス周波数変換回路（１２−２）内の分周比
設定回路部で分周比を設定して必要な周波数のクロック
パルスに変換する。

【００８８】ここまでは、図１に示す液晶パネル（１−
９）上に表示する映像信号に水平走査期間内で時間軸方
向に複数の伸縮率を持つ領域を設け、映像信号と表示画
面のアスペクト比が異なる場合にも、表示画面の水平方
向一杯に映像表示を可能とする液晶映像表示装置につい
ての実施形態を説明した。それとは別に、クロックパル
ス発生回路及びクロックパルス周波数変換回路は上記実
施形態と同様に用いて、その他にＡ／Ｄコンバータ回
路、ラインメモリ、Ｄ／Ａコンバータ回路を用いること
で液晶パネルへの表示だけでなく、一般のテレビジョン
受像機等への表示も可能とする第２の実施形態が、図１
２に示す構成ブロックである。

【００８９】図１２は、図１と同様に、クロックパルス
発生回路１（３−１）は、映像表示領域では周波数ｆ１
のクロックパルスを、ブランキング領域では周波数ｆ
１'のクロックパルスを切り換えて後続の切り換えスイ
ッチ（３−４）へ出力する。

【００９０】クロックパルス発生回路２（３−２）は、
周波数ｆ２のクロックパルスを切り換えスイッチ（３−
４）へ出力する。

【００９１】クロックパルス周波数変換回路（３−３）
では、クロックパルス発生回路２（３−２）から出力さ
れる周波数ｆ２のクロックパルスが入力され、それを基
準パルスとして、映像信号の１水平走査期間内のパルス
数は変えずに、段階的に複数の周波数をもつパルス信号
に変換されたクロックパルスを切り換えスイッチ（３−
４）へ出力する。

【００９２】クロックパルス発生回路１（３−１）、ク
ロックパルス発生回路２（３−２）、クロックパルス周
波数変換回路（３−３）から出力される３つのクロック
パルスは、前記図１４（ａ）、（ｂ）、（ｃ）の３つの
映像表示形態のうちのどれを選択するかを指示する、映
像表示装置内のシステムコントローラ（図示せず）から
のクロック切換信号３ｂに従い、切り換えスイッチ（３
−４）を切り換え、選択したクロックパルスをＡ／Ｄコ
ンバータ回路（３−５）及びラインメモリ（３−６）へ
出力する。

【００９３】またクロックパルス発生回路２（３−２）
から出力される周波数ｆ２のクロックパルスがラインメ
モリ（３−６）及びＤ／Ａコンバータ回路（３−７）へ
入力される。

【００９４】切り換えスイッチ（３−４）から出力され
るクロックパルスは、書き込み系のクロックとして、Ａ
／Ｄコンバータ回路（３−５）のサンプリングクロック
信号及びラインメモリ（３−６））のライトクロック信
号として用いられ、クロックパルス発生回路２（３−
２）から出力される周波数ｆ２のクロックパルスが、読
み出し系のクロックとして、ラインメモリ（３−６）の
リードクロック信号及びＤ／Ａコンバータ回路（３−
７）のサンプリングクロック信号として用いられ、それ
ら書き込み系クロックと読み出し系クロックとの周波数
の差で映像増幅回路（図示せず）からＡ／Ｄコンバータ
回路（３−５）へ入力される映像信号３ａの圧縮伸長処
理を行い、処理後の映像信号３ｃはＤ／Ａコンバータ回
路（３−７）から出力されてくる。ここで行われる映像
信号の圧縮伸長処理は、先に図１の構成において説明し
たものと同じ内容になり、処理後の出力映像信号をテレ
ビジョン受像機等に表示した画面形態も同様になる。

【００９５】又クロックパルス周波数変換回路を前記図
８、図９に示す構成として、クロックパルス発生回路１
の出力信号の周波数ｆ１、ｆ１'に相当する周波数の信
号を出力するようにカウンタＡの分周比を設定する回路
部を設ければ、クロックパルス出力としてクロックパル
ス発生回路１から出力していた信号も得ることができ、
そのときの構成は図１３に示すようになる。

【００９６】なお、前記各実施形態の説明において設定
されている回路各部のデータ値は、１種類に限定される
ものではなく、画面表示をどのような形態にするかで、
変わってくることは言うまでもない。

【００９７】

【発明の効果】以上の説明から明らかなように、請求項
１の発明によれば、例えば縦横比３：４の映像信号を縦
横比９：１６の画面に表示する場合のように、映像信号
と映像表示画面のアスペクト比が異なる場合にも、表示
する映像信号に水平走査期間内で時間軸方向に縮小部分
や伸長部分をもたせることで、視覚的な違和感が少な
く、表示画面の水平方向一杯に映像表示することが可能
となる。

【００９８】また、請求項１の発明によれば、一定遅延
時間をもつ遅延素子が直列接続されるだけの構成で入力
パルス信号を一定時間刻みで遅延させる複数相のパルス
信号を取り出すので、簡単な構成でクロックパルス周波
数の変換ができる。

【００９９】請求項２の発明によれば、所定比率のパル
ス信号を簡単な構成で実現できる。請求項３の発明によ
れば、どのような表示画面の映像表示装置においても、
映像信号と映像表示画面のアスペクト比が異なる場合に
も、表示する映像信号に水平走査期間内で時間軸方向に
縮小部分や伸長部分をもたせることで、視覚的な違和感
が少なく、表示画面の水平方向一杯に映像表示すること
が可能となる。

【図面の簡単な説明】

【図１】本発明の第一実施形態に係る液晶映像表示装置
の構成を示すブロック図である。

【図２】第１実施形態に係るクロックパルス周波数変換
回路の構成を示すブロック図である。

【図３】多相化遅延回路の構成を示すブロック図であ
る。

【図４】図２のクロックパルス周波数変換回路の詳細な
回路ブロック図である。

【図５】第１実施形態に係るクロックパルス周波数変換
回路の各部信号のタイミング例の説明図である。

【図６】図５の一部拡大して示すタイミング例の説明図
である。

【図７】第１実施形態に係るクロックパルス周波数変換
回路のラインセレクタ出力部の説明図であって、（ａ）
はタイミングタイムチャート、（ｂ）は回路図である。

【図８】比較例１に係るクロックパルス周波数変換回路
を示す図である。

【図９】比較例１に係るクロックパルス周波数変換回路
を示す図である。

【図１０】比較例１に係るクロックパルス周波数変換回
路のタイミング説明図である。

【図１１】比較例２に係る液晶映像表示装置のブロック
図である。

【図１２】本発明の第２の実施形態に係る映像信号処理
回路のブロック図である。

【図１３】図８、図９のクロックパルス周波数変換回路
を設けた映像信号処理回路のブロック図である。

【図１４】（ａ）〜（ｃ）は３つの表示モードにおけ
る、画面上での映像信号の表示形態をそれぞれ示す図で
ある。

【図１５】（ａ）〜（ｃ）は、クロックパルス周波数と
液晶パネル上での表示領域の関係を示す模式図である。

【図１６】従来例のＦＭ変調でクロックパルス発生を行
う場合の入出力の関係を示す図である。

【図１７】従来例のＦＭ変調でクロックパルス発生を行
う場合の入出力の関係を示す図である。

【符号の説明】

（１−１） クロックパルス発生回路 （１−２） 基準クロックパルス発生回路 （１−３） クロックパルス周波数変換回路 （１−４） クロックパルスを切り換えるスイッチ （１−５） コントロール回路 （１−６） シフトレジスタ （１−７） サンプルホールド回路 （１−８） バッファ回路 （１−９） 液晶パネル １ａ 映像信号 １ｂ クロック切換信号

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 液晶を用いた映像表示装置において、 シフトレジスタ、サンプルホールド回路、及びバッファ
   回路からなる液晶駆動回路と、 該サンプルパルスとなる基準クロックパルス信号を出力
   する基準クロックパルス発生回路と、 入力された基準クロックパルス信号を、映像信号の１水
   平走査期間内のサンプル数は変えずに、段階的に複数の
   周波数を持つパルス信号に変換するクロックパルス周波
   数変換回路と、 複数系統のクロックパルスを切換えるスイッチとを具備
   し、 クロックパルス周波数変換回路は、一定遅延時間をもつ
   遅延素子が直列接続されるとともに、各遅延素子出力を
   取り出し得るようにして、入力された基準クロックパル
   ス信号を一定時間刻みで遅延させた複数相のパルス信号
   とする多相化遅延回路と、該多相化遅延回路から出力さ
   れる複数相のパルス信号から出力すべき相の信号を選択
   する相選択切り換えスイッチと、前記相選択切り換えス
   イッチで何相目のパルス信号を選択するかを指示する相
   選択信号作成回路とを有してなり、 液晶パネル上に表示する映像信号に水平走査期間内で時
   間軸方向に複数の伸縮率をもつ領域を設けることを特徴
   とする液晶映像表示装置。
2. 【請求項２】 相選択信号作成回路は、多相化遅延回路
   から出力される複数相のパルス信号の選択を、 相選択切り換えスイッチで選択相間隔数を偶数として選
   択される相のパルス信号と、 該選択相間隔数と所定比率になる相間隔数に相当する相
   のパルス信号とを用いて行うものであることを特徴とす
   る請求項１に記載の液晶映像表示装置。
3. 【請求項３】 映像信号処理回路において、 基準クロックパルス発生回路とＡＤコンバータとライン
   メモリとクロックパルス周波数変換回路を具備し、 前記基準クロックパルス発生回路は、所定周波の基準ク
   ロックパルス信号を出力するものであり、 前記クロックパルス周波数変換回路は、一定遅延時間を
   もつ遅延素子が直列接続されるとともに、各遅延素子出
   力を取り出し得るようにして、入力された基準クロック
   パルス信号を一定時間刻みで遅延させた複数相のパルス
   信号とする多相化遅延回路と、該多相化遅延回路から出
   力される複数相のパルス信号から出力すべき相の信号を
   選択する相選択切り換えスイッチと、前記相選択切り換
   えスイッチで何相目のパルス信号を選択するかを指示す
   る相選択信号作成回路とを有して、映像信号の１水平走
   査期間内のサンプル数は変えずに、前記基準クロックパ
   ルス発生回路より出力されたクロックパルス信号を、段
   階的に複数の周波数をもつパルス信号に変換するもので
   あり、 該クロックパルス周波数変換回路の出力パルス信号をＡ
   Ｄコンバータのサンプリングクロック信号及びラインメ
   モリのライトクロック信号として用い、ラインメモリの
   リードクロック信号には基準クロックパルス信号を用い
   ることで、映像信号に水平走査期間内で時間軸方向に複
   数の伸縮率をもつ領域を設けるようにしたことを特徴と
   する映像表示装置の映像信号処理回路。