JPH0686189A

JPH0686189A - 表示装置

Info

Publication number: JPH0686189A
Application number: JP4238251A
Authority: JP
Inventors: Akira Matsushita; 明松下
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-09-07
Filing date: 1992-09-07
Publication date: 1994-03-25

Abstract

(57)【要約】【目的】この発明は、簡易な構成で多画面表示すべき複
数のテレビジョン信号をそれぞれ処理することができ経
済的にも有利である表示装置を提供することを目的とし
ている。【構成】複数のテレビジョン信号を同一ディスプレイ上
に多画面表示する表示装置において、複数のテレビジョ
ン信号をそれぞれその同期周波数に対応したタイミング
でメモリに書き込む書き込み手段と、この書き込み手段
でメモリに書き込まれた複数のテレビジョン信号をディ
スプレイの表示同期周波数に対応したタイミングで順次
読み出す読み出し手段と、この読み出し手段で順次読み
出されたそれぞれのテレビジョン信号に対してその表示
領域の大きさに応じて間引き処理及び補間処理を施す演
算手段とを備えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えばＮＴＳＣやＭ
ＵＳＥ等のような各種方式を含む複数のテレビジョン信
号を選択的に処理し、ＣＲＴ（カソード・レィ・チュー
ブ）や液晶プロジェクタ等のディスプレイに多画面表示
させるための表示装置に関する。

【０００２】

【従来の技術】周知のように、近年のテレビジョン放送
では、従前の放送方式であるＮＴＳＣ方式の放送の他
に、新しいテレビジョン方式であるＭＵＳＥ方式の放送
が加えられている。そして、このような複数のテレビジ
ョン信号を受信して多画面表示することが可能なテレビ
ジョン受信機として、従来より特開平１−２０５６８８
号公報に示されるものが考えられている。

【０００３】図２０は、このような多画面対応のテレビ
ジョン受信機を示している。すなわち、入力端子１１に
供給されたＮＴＳＣ信号は、チューナ１２とＰＬＬ（位
相同期ループ）回路１３とにそれぞれ供給される。この
うちチューナ１２は、入力されたＮＴＳＣ信号の各チャ
ンネルを検波し、各チャンネルのテレビジョン信号Ｐ
１，Ｐ２，Ｐ３，……，Ｐｎを出力する。また、上記Ｐ
ＬＬ回路１３は、入力されたＮＴＳＣ信号から水平同期
信号ＮＴ−Ｈ，垂直同期信号ＮＴ−Ｖ及びクロックＮＴ
−ＣＬＫを生成し、制御回路１４に出力している。

【０００４】そして、上記チューナ１２から出力された
各チャンネルのテレビジョン信号Ｐ１，Ｐ２，Ｐ３，…
…，Ｐｎは、Ａ／Ｄ（アナログ／デジタル）変換回路１
５でデジタル化された後、縮小回路１６に供給される。
この縮小回路１６は、制御回路１４から出力される制御
信号に基づいて、各テレビジョン信号Ｐ１，Ｐ２，Ｐ
３，……，Ｐｎをそれぞれ縮小するもので、縮小処理さ
れた各テレビジョン信号Ｐ１，Ｐ２，Ｐ３，……，Ｐｎ
のうちＰ１は、そのまま速度変換メモリ１７に供給さ
れ、他のテレビジョン信号Ｐ２，Ｐ３，……，Ｐｎは、
遅延回路１８により順次遅延処理されて速度変換メモリ
１７に供給される。

【０００５】この速度変換メモリ１７は、制御回路１４
から出力される制御信号に基づいて、入力された各テレ
ビジョン信号Ｐ１，Ｐ２，Ｐ３，……，ＰｎをＮＴＳＣ
信号の速度で書き込み、その後、ＨＤＴＶ信号の速度で
読み出すことにより速度変換処理を行なうもので、読み
出された各チャンネルのテレビジョン信号Ｐ１，Ｐ２，
Ｐ３，……，Ｐｎは、シリアルに選択回路１９の一方の
入力端に供給される。例えば８チャンネルのテレビジョ
ン信号Ｐ１〜Ｐ８があるとすれば、速度変換メモリ１７
の出力によって、図２１に示すように、ＨＤＴＶの画面
に８つのＮＴＳＣのテレビジョン信号Ｐ１〜Ｐ８を多画
面表示させることができる。

【０００６】一方、上記Ａ／Ｄ変換回路１５でデジタル
化された各テレビジョン信号Ｐ１，Ｐ２，Ｐ３，……，
Ｐｎは、選択回路２０に供給される。この選択回路２０
は、入力された各チャンネルのテレビジョン信号Ｐ１，
Ｐ２，Ｐ３，……，Ｐｎのうち、制御回路１４から出力
される制御信号で指定されたチャンネルの信号のみを選
択し、拡大回路２１に出力する。この拡大回路２１は、
制御回路１４から出力される制御信号に基づいて、入力
されたテレビジョン信号をＨＤＴＶ画面サイズまで拡大
して、速度変換メモリ２２に供給する。

【０００７】この速度変換メモリ２２は、制御回路１４
から出力される制御信号に基づいて、入力されたテレビ
ジョン信号をＮＴＳＣ信号の速度で書き込み、ＨＤＴＶ
信号の速度で読み出すことにより速度変換処理を行なう
もので、読み出されたテレビジョン信号は、上記選択回
路１９の他方の入力端に供給される。ここで、選択回路
１９は、制御回路１４から出力される制御信号に基づい
て速度変換メモリ１７，２２の出力を選択し、マトリク
ス回路２３に出力している。このマトリクス回路２３
は、ＮＴＳＣ信号からＲ（赤），Ｇ（緑），Ｂ（青）の
色信号か、または輝度信号Ｙ及び色差信号Ｃ_W，Ｃ_Nを
生成して、選択回路２４の一方の入力端に出力してい
る。

【０００８】また、この選択回路２４の他方の入力端に
は、入力端子２５を介してＨＤＴＶ信号が供給されてい
る。この選択回路２４は、制御回路１４から出力される
制御信号に基づいて、マトリクス回路２３の出力信号と
入力端子２５に供給されたＨＤＴＶ信号とを選択して、
出力端子２６に導出する。なお、出力端子２６に導出さ
れた信号は、Ｄ／Ａ（デジタル／アナログ）変換されて
図示しないディスプレイに供給され、画像表示に供され
る。

【０００９】このため、速度変換メモリ１７から読み出
されたテレビジョン信号が、選択回路１９，マトリクス
回路２３及び選択回路２４を介して出力端子２６に導か
れるならば、図２１に示したように、ＨＤＴＶ画面上に
８チャンネル分のＮＴＳＣ信号が多画面表示される。ま
た、速度変換メモリ２２から読み出されたテレビジョン
信号が、選択回路１９，マトリクス回路２３及び選択回
路２４を介して出力端子２６に導かれるならば、ＨＤＴ
Ｖ画面上にＮＴＳＣ信号が拡大表示される。さらに、入
力端子２５に供給されたＨＤＴＶ信号が選択回路２４を
介して出力端子２６に導かれるならば、ＨＤＴＶ画面上
にＨＤＴＶ信号が通常に表示されることになる。

【００１０】ここで、上記制御回路１４は、ＰＬＬ回路
１３で生成されたＮＴＳＣ信号の水平同期信号ＮＴ−
Ｈ，垂直同期信号ＮＴ−Ｖ及びクロックＮＴ−ＣＬＫの
他に、入力端子２７〜３１にそれぞれ供給される、使用
者の操作信号，ＨＤＴＶ／ＮＴＳＣモード信号，ＨＤＴ
Ｖ信号の水平同期信号ＨＤ−Ｈ，垂直同期信号ＨＤ−Ｖ
及びクロックＨＤ−ＣＬＫに基づいて、Ａ／Ｄ変換回路
１５，縮小回路１６，速度変換メモリ１７，２２，遅延
回路１８，選択回路１９，２０，２４及び拡大回路２１
に対する各種の制御信号を生成し出力している。

【００１１】しかしながら、上記のような従来の多画面
対応のテレビジョン受信機では、受信した複数のテレビ
ジョン信号をそれぞれＡ／Ｄ変換処理、縮小処理、遅延
処理及び速度変換処理するために、Ａ／Ｄ変換回路１
５，縮小回路１６，遅延回路１８及び速度変換メモリ１
７として、テレビジョン信号のチャンネル数に対応した
数の信号処理部を設定する必要があるので、テレビジョ
ン信号のチャンネル数が増えるほど回路規模が大きくな
り構成が複雑化するとともに、経済的にも不利になると
いう問題が生じる。

【００１２】

【発明が解決しようとする課題】以上のように、従来の
多画面対応のテレビジョン受信機では、多画面表示すべ
きテレビジョン信号の数に対応した数の信号処理部をそ
れぞれ設定する必要があるため、テレビジョン信号の数
が増えるほど回路規模が大きくなり構成が複雑化して経
済的に不利になるという問題を有している。

【００１３】そこで、この発明は上記事情を考慮してな
されたもので、簡易な構成で多画面表示すべき複数のテ
レビジョン信号をそれぞれ処理することができ経済的に
も有利である極めて良好な表示装置を提供することを目
的とする。

【００１４】

【課題を解決するための手段】この発明に係る表示装置
は、複数のテレビジョン信号を同一ディスプレイ上に多
画面表示するものを対象としている。そして、複数のテ
レビジョン信号をそれぞれその同期周波数に対応したタ
イミングでメモリに書き込む書き込み手段と、この書き
込み手段でメモリに書き込まれた複数のテレビジョン信
号をディスプレイの表示同期周波数に対応したタイミン
グで順次読み出す読み出し手段と、この読み出し手段で
順次読み出されたそれぞれのテレビジョン信号に対して
その表示領域の大きさに応じて間引き処理及び補間処理
を施す演算手段とを備えるようにしたものである。

【００１５】

【作用】上記のような構成によれば、メモリに書き込ま
れた複数のテレビジョン信号をディスプレイの表示同期
周波数に対応したタイミングで順次読み出し、この読み
出されたそれぞれのテレビジョン信号に対してその表示
領域の大きさに応じて間引き処理及び補間処理を施すよ
うにしたので、多画面表示すべきテレビジョン信号の数
が多くなっても回路規模を増大させる必要がなく、簡易
な構成で多画面表示すべき複数のテレビジョン信号をそ
れぞれ処理することができ、経済的にも有利とすること
ができる。

【００１６】

【実施例】以下、この発明の一実施例について図面を参
照して詳細に説明する。図１において、ＵＨＦ／ＶＨＦ
放送の各テレビジョン信号は、アンテナ３２にて受信さ
れた後、チューナ３３，３４によりそれぞれ選局されて
ベースバンド信号に変換される。これらチューナ３３，
３４は、ＣＰＵ（中央演算処理装置）３５から出力され
る制御信号が、データバス３６及びＩ／Ｏ（入出力）制
御回路３７を介して供給されることにより制御される。
なお、これらのチューナ３３，３４は、通常のＮＴＳＣ
信号とＥＤＴＶ信号とを受信して処理する機能も有して
いる。

【００１７】また、ＢＳ放送のテレビジョン信号は、ア
ンテナ３８にて受信された後、チューナ３９により選局
されてベースバンド信号に変換される。このチューナ３
９もＣＰＵ３５から出力される制御信号が、データバス
３６及びＩ／Ｏ制御回路３７を介して供給されることに
より制御される。なお、このチューナ３９は、通常のＮ
ＴＳＣ信号やＥＤＴＶ信号の他に、ハイビジョン放送の
ＭＵＳＥ信号も受信して処理する機能を有している。

【００１８】そして、各チューナ３３，３４，３９から
出力されたベースバンド信号は、スイッチ回路４０に供
給されるとともに方式判別回路４１に供給される。この
方式判別回路４１は、入力されたベースバンド信号の種
類つまりＮＴＳＣ信号かＭＵＳＥ信号かの判別を行なう
もので、その判別結果は、Ｉ／Ｏ制御回路４２及びデー
タバス３６を介して方式メモリ４３に書き込まれる。ま
た、スイッチ回路４０は、チューナ３３，３４，３９か
ら出力される各ベースバンド信号を、ＮＴＳＣデコーダ
４４，４５とＭＵＳＥデコーダ４６とに振り分けて供給
するように動作される。このスイッチ回路４０の動作
は、方式判別結果に基づいてＣＰＵ３５から出力される
制御信号が、データバス３６及びＩ／Ｏ制御回路４７を
介して供給されることにより制御される。

【００１９】ここで、この実施例では、チューナ３３，
３４が共にＮＴＳＣ信号を受信していて、チューナ３３
の出力がＮＴＳＣデコーダ４４に供給され、チューナ３
４の出力がＮＴＳＣデコーダ４５に供給されるととも
に、チューナ３９がＭＵＳＥ信号を受信していて、その
出力がＭＵＳＥデコーダ４６に供給されているように、
スイッチ回路４０が切り替え制御されているものとす
る。すると、ＮＴＳＣデコーダ４４からは、色信号
Ｒ₁，Ｇ₁，Ｂ₁とクロックＣＫ₁，水平同期信号Ｈ₁
及び垂直同期信号Ｖ₁とがそれぞれ出力される。また、
ＮＴＳＣデコーダ４５からは、色信号Ｒ₂，Ｇ₂，Ｂ₂
とクロックＣＫ₂，水平同期信号Ｈ₂及び垂直同期信号
Ｖ₂とがそれぞれ出力される。さらに、ＭＵＳＥデコー
ダ４６からは、色信号Ｒ₃，Ｇ₃，Ｂ₃とクロックＣＫ
₃，水平同期信号Ｈ₃，垂直同期信号Ｖ₃及び同期信号
ＳＹＮＣとがそれぞれ出力される。

【００２０】このうち、クロックＣＫ₁，ＣＫ₂，ＣＫ
₃、水平同期信号Ｈ₁，Ｈ₂，Ｈ₃及び垂直同期信号Ｖ
₁，Ｖ₂，Ｖ₃は、ワンチップのマイクロコンピュータ
４８に割り込み入力として供給される。また、色信号Ｒ
₁，Ｇ₁，Ｂ₁、Ｒ₂，Ｇ₂，Ｂ₂及びＲ₃，Ｇ₃，Ｂ
₃は、スイッチ回路４９の入力となる。このスイッチ回
路４９は、マイクロコンピュータ４８から出力される制
御信号が、データバス５０及びＩ／Ｏ制御回路５１を介
して供給されることにより切り替え制御されて、色信号
Ｒ₁，Ｇ₁，Ｂ₁、Ｒ₂，Ｇ₂，Ｂ₂またはＲ₃，
Ｇ₃，Ｂ₃を選択的に導出するものである。

【００２１】そして、スイッチ回路４９から導出された
色信号Ｒ₁，Ｇ₁，Ｂ₁、Ｒ₂，Ｇ₂，Ｂ₂または
Ｒ₃，Ｇ₃，Ｂ₃は、データバス５０を介して時間軸変
換メモリ５２に書き込まれる。この時間軸変換メモリ５
２は、互いに同期が異なる複数の色信号Ｒ₁，Ｇ₁，Ｂ
₁、Ｒ₂，Ｇ₂，Ｂ₂及びＲ₃，Ｇ₃，Ｂ₃を、いずれ
かの色信号Ｒ₁，Ｇ₁，Ｂ₁、Ｒ₂，Ｇ₂，Ｂ₂または
Ｒ₃，Ｇ₃，Ｂ₃の同期に合わせるために使用される。
この場合、図示しないディスプレイは、ＭＵＳＥデコー
ダ４６から出力端子５３を介して出力される同期信号Ｓ
ＹＮＣに同期して駆動されるので、時間軸変換メモリ５
２に書き込まれた色信号Ｒ₁，Ｇ₁，Ｂ₁、Ｒ₂，
Ｇ₂，Ｂ₂及びＲ₃，Ｇ₃，Ｂ₃の読み出しは、ＭＵＳ
Ｅデコーダ４６から出力される水平同期信号Ｈ₃及び垂
直同期信号Ｖ₃に同期して行なわれる。

【００２２】次に、時間軸変換メモリ５２に書き込まれ
た色信号Ｒ₁，Ｇ₁，Ｂ₁、Ｒ₂，Ｇ₂，Ｂ₂及び
Ｒ₃，Ｇ₃，Ｂ₃は、ラインメモリ５４，５５に選択的
に書き込まれる。これらラインメモリ５４，５５への色
信号Ｒ₁，Ｇ₁，Ｂ₁、Ｒ₂，Ｇ₂，Ｂ₂及びＲ₃，Ｇ
₃，Ｂ₃の書き込みは、マイクロコンピュータ４８から
出力される制御信号が、データバス５０及びＩ／Ｏ制御
回路５６を介してラインメモリ５４，５５に供給される
ことにより制御される。

【００２３】そして、ラインメモリ５４，５５に書き込
まれた色信号Ｒ₁，Ｇ₁，Ｂ₁、Ｒ₂，Ｇ₂，Ｂ₂及び
Ｒ₃，Ｇ₃，Ｂ₃は、そのままスイッチ回路５７に供給
されるとともに、ラッチ回路５８，５９を介してスイッ
チ回路５７に供給される。このスイッチ回路５７は、マ
イクロコンピュータ４８から出力される制御信号が、デ
ータバス５０及びＩ／Ｏ制御回路５６を介して供給され
ることにより切り替え制御されて、４つの入力を選択的
に乗算器６０に出力する。また、マイクロコンピュータ
４８から出力され、データバス５０及びＩ／Ｏ制御回路
５６を介してシフトレジスタ６１に書き込まれた係数デ
ータが、スイッチ回路５７の出力と乗算器６０で乗算さ
れる。

【００２４】この乗算器の出力は、加算器６２に供給さ
れる。この加算器６２の出力は、マイクロコンピュータ
４８から出力される制御信号が、データバス５０及びＩ
／Ｏ制御回路５６を介して供給されるラッチ回路６３に
取り込まれ、このラッチ回路６３の出力が乗算器６０の
出力と加算器６２で加算されることにより累積加算が行
なわれる。そして、加算器６２から出力される累積加算
出力は、ＭＵＳＥデコーダ４６から出力されるクロック
ＣＫ₃に同期して駆動されるラッチ回路６４に供給され
て最終同期がとられた後、Ｄ／Ａ変換回路６５でアナロ
グ信号に変換され出力端子６６を介して図示しないディ
スプレイに出力される。

【００２５】また、前記ＣＰＵ３５が接続されたデータ
バス３６には、ＣＰＵ３５に与えるプログラムが格納さ
れたプログラムＲＯＭ（リードオンリーメモリ）６７
と、ＣＰＵ３５の演算時に使用される演算ＲＡＭ（ラン
ダムアクセスメモリ）６８と、使用者が操作するリモー
トコントロール操作部６９からの操作データを受けてＣ
ＰＵ３５に取り込むためのＩ／Ｏ制御回路７０とが設け
られている。さらに、ＣＰＵ３５から出力される各種制
御情報は、データバス３６，Ｉ／Ｏ制御回路７１及びデ
ータバス５０を介して、マイクロコンピュータ４８に伝
達されるようになっている。

【００２６】上記のような構成において、以下、複数の
テレビジョン信号を多画面表示処理する動作について説
明する。図２は、多画面表示の例を示している。図中Ｎ
ＴＳＣ１画面は、ＮＴＳＣ信号を補間処理つまり拡大処
理して表示し、ＮＴＳＣ２画面は、ＮＴＳＣ信号を間引
き処理つまり縮小処理して表示し、ＭＵＳＥ画面は、Ｍ
ＵＳＥ信号を間引き処理して表示している。図３は、水
平画素数９１０個、垂直ライン数５２５本のＮＴＳＣ信
号から、水平画素数３６０個、垂直ライン数３７５本の
ＮＴＳＣ２画面を生成するための間引き処理の様子を示
している。この場合、間引き率は、水平方向が画素数で
４／１０であり、垂直方向がライン数で７／１０とな
る。

【００２７】すなわち、水平方向の間引き処理は、図４
（ａ）に示すように、画素Ｎｍ₁に係数１を乗算して新
画素Ｎｍ₁´を生成することと、画素Ｎｍ₃に０．５を
乗算した値と画素Ｎｍ₄に０．５を乗算した値とを加算
して新画素Ｎｍ₂´を生成することによって実現され
る。また、垂直方向の間引き処理は、図４（ｂ）に示す
ように、ラインＮｌ₁に係数１を乗算して新ラインＮｌ
₁´を生成することと、ラインＮｌ₂に０．５７を乗算
した値とラインＮｌ₃に０．４３を乗算した値とを加算
して新ラインＮｌ₂´を生成することと、ラインＮｌ₃
に０．１５を乗算した値とラインＮｌ₄に０．８５を乗
算した値とを加算して新ラインＮｌ₃´を生成すること
と、ラインＮｌ₅に０．７１を乗算した値とラインＮｌ
₆に０．２９を乗算した値とを加算して新ラインＮｌ₄
´を生成することによって実現される。

【００２８】次に、図５は、水平画素数１４４０個、垂
直ライン数１１２５本のＭＵＳＥ信号から、水平画素数
３６０個、垂直ライン数２８１本のＭＵＳＥ画面を生成
するための間引き処理の様子を示している。この場合、
間引き率は、水平方向が画素数で１／４であり、垂直方
向がライン数で１／４となる。すなわち、水平方向の間
引き処理は、図６（ａ）に示すように、画素Ｍｍ₃に
０．５を乗算した値と画素Ｍｍ₄に０．５を乗算した値
とを加算して新画素Ｍｍ₁´を生成することによって実
現される。また、垂直方向の間引き処理は、図６（ｂ）
に示すように、ラインＭｌ₃に０．５を乗算した値とラ
インＭｌ₄に０．５を乗算した値とを加算して新ライン
Ｍｌ₁´を生成することによって実現される。

【００２９】一方、図７は、水平画素数９１０個、垂直
ライン数５２５本のＮＴＳＣ信号から、水平画素数１０
８０個、垂直ライン数１１２５本のＮＴＳＣ１画面を生
成するための補間処理の様子を示している。この場合、
補間率は、水平方向が画素数で１．２倍であり、垂直方
向がライン数で２．１倍となる。すなわち、水平方向の
補間処理は、図８（ａ）に示すように、画素ｍ₁に係数
１を乗算して新画素ｍ₁´を生成することと、画素ｍ₁
に０．１７を乗算した値と画素ｍ₂に０．８３を乗算し
た値とを加算して新画素ｍ₂´を生成することと、画素
ｍ₂に０．３３を乗算した値と画素ｍ₃に０．６７を乗
算した値とを加算して新画素ｍ₃´を生成することと、
画素ｍ₃に０．５を乗算した値と画素ｍ₄に０．５を乗
算した値とを加算して新画素ｍ₄´を生成することと、
画素ｍ₄に０．６７を乗算した値と画素ｍ₅に０．３３
を乗算した値とを加算して新画素ｍ₅´を生成すること
と、画素ｍ₅に０．８３を乗算した値と画素ｍ₆に０．
１７を乗算した値とを加算して新画素ｍ₆´を生成する
ことによって実現される。また、垂直方向の補間処理
は、図８（ｂ）に示すように実現される。具体的な新ラ
インｌ₁´〜ｌ₂₂´の演算内容は図９に示す通りであ
る。

【００３０】図１０は、補間処理を行なうタイミングを
示している。非表示期間にラインメモリ５４，５５への
データ書き込みを行ない、表示期間に実際の演算を行な
っている。ラインメモリ５４，５５へのデータ書き込み
処理が、マイクロコンピュータ４８によって制御される
ことは間引き処理と同様である。すなわち、非表示期間
１では、データｌ₁の取り込みを行ない、補間データｌ
₁´を求める演算が行なわれる。表示期間２では、デー
タｌ₂を取り込み、図９に示した演算が実行され補間デ
ータｌ₂´が生成される。

【００３１】図１１は、水平部分の画素単位の補間演算
タイミングを示している。図中ａはラインメモリ５４，
５５の転送クロックを示し、図中ｂはシフトレジスタ６
１の転送クロックを示している。これらの転送クロック
ａ，ｂは、マイクロコンピュータ４８からＩ／Ｏ制御回
路５６を介してラインメモリ５４，５５及びシフトレジ
スタ６１にそれぞれ供給される。また、シフトレジスタ
６１への係数のセットも、マイクロコンピュータ４８に
よって行なわれる。

【００３２】ここで、図１１は、ｌ₂´のラインを補間
する例について示している。すなわち、演算期間１で
は、ラインメモリ５４から出力されるｌ₁ｍ₁と、ライ
ンメモリ５５から出力されるｌ₂ｍ₁とに、乗算器６０
において順次タップ係数０．５２，０．４８が乗算さ
れ、加算器６２で足し合わされることによって、ｌ₂´
ｍ₁´が生成される。

【００３３】また、演算期間２〜１３では、図１２に示
すように、ラインメモリ５４，５５の出力及び該出力を
ラッチ回路５８，５９を介した出力に対応して、シフト
レジスタ６１からタップ係数が順次出力されて補間デー
タが生成される。以上の処理を行なうことにより、図７
に示す形でアスペクト比１６：９のディスプレイに、元
の縦横比を損なうことなく画像表示を行なうことができ
る。

【００３４】上述した間引き処理と補間処理とは、時間
軸変換メモリ５２にデータが転送された後に行なわれる
が、図１３に時間軸変換メモリ５２にデータを取り込む
タイミングを示している。図１３（ａ）はＮＴＳＣ１画
面の画素単位のデータタイミングを示し、図１３（ｂ）
はＮＴＳＣ２画面の画素単位のデータタイミングを示
し、図１３（ｃ）はＭＵＳＥ画面の画素単位のデータタ
イミングを示している。また、図１３（ｄ）はマイクロ
コンピュータ４８への割り込みタイミングを示してい
る。

【００３５】図１３（ｄ）中、ａ，ｂ，ｃはマイクロコ
ンピュータ４８がデータ転送を行なうタイミングを示し
ている。すなわち、タイミングａでマイクロコンピュー
タ４８に割り込みが行なわれると、マイクロコンピュー
タ４８は、スイッチ回路４９をＮＴＳＣデコーダ４４側
に切り替え、ＮＴＳＣ１画面に対応するデータを時間軸
変換メモリ５２に書き込ませる。また、タイミングｂで
マイクロコンピュータ４８に割り込みが行なわれると、
マイクロコンピュータ４８は、スイッチ回路４９をＭＵ
ＳＥデコーダ４６側に切り替え、ＭＵＳＥ画面に対応す
るデータを時間軸変換メモリ５２に書き込ませる。さら
に、タイミングｃでマイクロコンピュータ４８に割り込
みが行なわれると、マイクロコンピュータ４８は、スイ
ッチ回路４９をＮＴＳＣデコーダ４５側に切り替え、Ｎ
ＴＳＣ２画面に対応するデータを時間軸変換メモリ５２
に書き込ませる。

【００３６】図１４は、このような時間軸変換メモリ５
２へのデータの書き込み処理を示すフローチャートであ
る。まず、前述したクロックＣＫ₁，ＣＫ₂，ＣＫ₃、
水平同期信号Ｈ₁，Ｈ₂，Ｈ₃及び垂直同期信号Ｖ₁，
Ｖ₂，Ｖ₃のいずれかがマイクロコンピュータ４８に入
力されると、割り込み処理が開始（ステップＳ１）され
る。この割り込み処理は、ＮＴＳＣ１画面、ＮＴＳＣ２
画面及びＭＵＳＥ画面の３つの処理に分けられる。

【００３７】ＮＴＳＣ１画面の場合、マイクロコンピュ
ータ４８は、ステップＳ２で、垂直同期信号Ｖ₁を検知
すると、マイクロコンピュータ４８の内部に設けられた
図示しない垂直カウント用の演算レジスタＲ１を０にセ
ットする。次に、マイクロコンピュータ４８は、ステッ
プＳ３で、水平同期信号Ｈ₁を検知すると、マイクロコ
ンピュータ４８の内部に設けられた図示しない水平カウ
ント用の演算レジスタＲ２を０にセットする。

【００３８】その後、マイクロコンピュータ４８は、ス
テップＳ４で、クロックＣＫ₁を検知すると、スイッチ
回路４９をＮＴＳＣデコーダ４４側に切り替え、このＮ
ＴＳＣデコーダ４４から出力される色信号Ｒ₁，Ｇ₁，
Ｂ₁を時間軸変換メモリ５２に書き込ませる。このステ
ップＳ４の処理により、ＮＴＳＣ１画面の１画素分のデ
ータ転送が終了されると、マイクロコンピュータ４８
は、ステップＳ５で、水平カウント用の演算レジスタＲ
２を＋１し、ステップＳ６で、１ライン分取り込んだか
否かを判別する。

【００３９】そして、１ライン分取り込んでいれば（Ｙ
ＥＳ）、マイクロコンピュータ４８は、ステップＳ７
で、垂直カウント用の演算レジスタＲ１を＋１し、元の
プログラムにリターン（ステップＳ８）される。また、
１ライン分取り込んでいなければ（ＮＯ）、マイクロコ
ンピュータ４８は、そのまま元のプログラムにリターン
（ステップＳ８）される。

【００４０】ＮＴＳＣ２画面の場合、マイクロコンピュ
ータ４８は、ステップＳ９で、垂直同期信号Ｖ₂を検知
すると、マイクロコンピュータ４８の内部に設けられた
図示しない垂直カウント用の演算レジスタＲ３を０にセ
ットする。次に、マイクロコンピュータ４８は、ステッ
プＳ１０で、水平同期信号Ｈ₂を検知すると、マイクロ
コンピュータ４８の内部に設けられた図示しない水平カ
ウント用の演算レジスタＲ４を０にセットする。

【００４１】その後、マイクロコンピュータ４８は、ス
テップＳ１１で、クロックＣＫ₂を検知すると、スイッ
チ回路４９をＮＴＳＣデコーダ４５側に切り替え、この
ＮＴＳＣデコーダ４５から出力される色信号Ｒ₂，
Ｇ₂，Ｂ₂を時間軸変換メモリ５２に書き込ませる。こ
のステップＳ１１の処理により、ＮＴＳＣ２画面の１画
素分のデータ転送が終了されると、マイクロコンピュー
タ４８は、ステップＳ１２で、水平カウント用の演算レ
ジスタＲ４を＋１し、ステップＳ１３で、１ライン分取
り込んだか否かを判別する。

【００４２】そして、１ライン分取り込んでいれば（Ｙ
ＥＳ）、マイクロコンピュータ４８は、ステップＳ１４
で、垂直カウント用の演算レジスタＲ３を＋１し、元の
プログラムにリターン（ステップＳ１５）される。ま
た、１ライン分取り込んでいなければ（ＮＯ）、マイク
ロコンピュータ４８は、そのまま元のプログラムにリタ
ーン（ステップＳ１５）される。

【００４３】ＭＵＳＥ画面の場合、マイクロコンピュー
タ４８は、ステップＳ１６で、垂直同期信号Ｖ₃を検知
すると、マイクロコンピュータ４８の内部に設けられた
図示しない垂直カウント用の演算レジスタＲ５を０にセ
ットする。次に、マイクロコンピュータ４８は、ステッ
プＳ１７で、水平同期信号Ｈ₃を検知すると、マイクロ
コンピュータ４８の内部に設けられた図示しない水平カ
ウント用の演算レジスタＲ６を０にセットする。

【００４４】その後、マイクロコンピュータ４８は、ス
テップＳ１８で、クロックＣＫ₃を検知すると、スイッ
チ回路４９をＭＵＳＥデコーダ４６側に切り替え、この
ＭＵＳＥデコーダ４６から出力される色信号Ｒ₃，
Ｇ₃，Ｂ₃を時間軸変換メモリ５２に書き込ませる。こ
のステップＳ１８の処理により、ＭＵＳＥ画面の１画素
分のデータ転送が終了されると、マイクロコンピュータ
４８は、ステップＳ１９で、水平カウント用の演算レジ
スタＲ６を＋１し、ステップＳ２０で、１ライン分取り
込んだか否かを判別する。

【００４５】そして、１ライン分取り込んでいれば（Ｙ
ＥＳ）、マイクロコンピュータ４８は、ステップＳ２１
で、垂直カウント用の演算レジスタＲ５を＋１し、元の
プログラムにリターン（ステップＳ２２）される。ま
た、１ライン分取り込んでいなければ（ＮＯ）、マイク
ロコンピュータ４８は、そのまま元のプログラムにリタ
ーン（ステップＳ２２）される。

【００４６】次に、図１５は、時間軸変換メモリ５２に
書き込まれたデータの読み出しタイミングを示してい
る。非表示期間１に時間軸変換メモリ５２からラインメ
モリ５４，５５へデータが転送される。なお、図中２は
表示期間である。ラインメモリ５４，５５のデータ転送
は、マイクロコンピュータ４８よりＩ／Ｏ制御回路５６
を介して制御され、非表示期間１には、シフトレジスタ
６１にタップ係数がセットされる。

【００４７】図１６は、このような時間軸変換メモリ５
２からラインメモリ５４，５５へのデータ転送処理と、
シフトレジスタ６１へのタップ係数のセット処理を示す
フローチャートである。これらの処理は、水平同期信号
Ｈ₃がマイクロコンピュータ４８に供給されることによ
る割り込み処理で実行される。すなわち、割り込みが開
始（ステップＳ２３）されると、マイクロコンピュータ
４８は、ステップＳ２４で、上記非表示期間１に時間軸
変換メモリ５２からラインメモリ５４，５５へのデータ
転送を実行する。その後、マイクロコンピュータ４８
は、ステップＳ２５で、上記非表示期間１にシフトレジ
スタ６１に係数データを転送し、ステップＳ２６で、マ
イクロコンピュータ４８の内部に設けられた図示しない
転送カウンタＲ７を＋１した後、元のプログラムにリタ
ーン（ステップＳ２７）される。

【００４８】また、図１７は、タップ係数の演算処理を
示すフローチャートである。この処理は、垂直同期信号
Ｖ₃がマイクロコンピュータ４８に供給されることによ
る割り込み処理で実行される。すなわち、割り込みが開
始（ステップＳ２８）されると、マイクロコンピュータ
４８は、ステップＳ２９で、上記転送カウンタＲ７を０
にセットし、ステップＳ３０で、Ｉ／Ｏ制御回路７１か
ら間引き率及び補間率を読み込む。ＮＴＳＣ１画面の場
合、垂直方向に２．１倍，水平方向に１．２倍の補間率
であり、ＮＴＳＣ２画面の場合、垂直方向に７／１０，
水平方向に４／１０の間引き率であり、ＭＵＳＥ画面の
場合、垂直方向に１／４，水平方向に１／４の間引き率
である。

【００４９】その後、マイクロコンピュータ４８は、ス
テップＳ３１で、読み込んだ間引き率及び補間率に基づ
いて間引き係数及び補間係数を生成し、元のプログラム
にリターン（ステップＳ３２）される。ＮＴＳＣ１画面
の場合の補間係数は図８及び図９に示した通りであり、
ＮＴＳＣ２画面の場合の間引き係数は図４に示した通り
であり、ＭＵＳＥ画面の場合の間引き係数は図６に示し
た通りである。

【００５０】次に、先に図２に示したＮＴＳＣ１画面の
ラインｌ₂´及びＮＴＳＣ２画面のラインＮｌ₂´を参
照して、補間処理及び間引き処理の具体例について説明
する。図１８は、このラインｌ₂´，Ｎｌ₂´の表示画
素データを示している。まず、ラインｌ₂´を構成する
画素ａ₁は、（ｌ₁ｍ₁×０．５２）＋（ｌ₂ｍ₁×
０．４８）なる演算によって生成される。０．５２と
０．４８とはタップ係数でシフトレジスタ６１から出力
される。

【００５１】まず、ｌ₁ｍ₁×０．５２の演算が乗算器
６０にて実行され、その演算結果が加算器６２で０と足
し合わされた後、ラッチ回路６４にラッチされる。その
後、ｌ₂ｍ₁×０．４８の演算が乗算器６０にて実行さ
れ、その演算結果が加算器６２によりラッチ回路６４の
演算結果と足し合わされて、画素ａ₁が生成される。こ
の画素ａ₁は、ラッチ回路６４で同期をとった後、Ｄ／
Ａ変換回路６５に送出される。このような演算処理は、
１画素期間つまり２０．６ｎｓｅｃ期間に実行される。

【００５２】また、画素ａ₂は、（ｌ₁ｍ₂×０．４
３）＋（ｌ₂ｍ₂×０．４０）＋（ｌ₁ｍ₁×０．０
９）＋（ｌ₂ｍ₁×０．０８）なる演算が上記と同様の
順序で、１画素期間つまり２０．６ｎｓｅｃ期間に行な
われる。

【００５３】一方、ラインＮｌ₂´を構成する画素ｂ₁
は、（Ｎｌ₂Ｎｍ₁×０．６７）＋（Ｎｌ₃Ｎｍ₁×
０．４３）なる演算によって生成される。０．６７と
０．４３とはタップ係数でシフトレジスタ６１から出力
される。演算手法は、上記画素ａ₁の演算で説明した方
法と同様である。

【００５４】ＮＴＳＣ１画面のラインｌ₂´を構成する
画素ａ₁，ａ₂，ａ₃，ａ₄，……の演算内容と、ＮＴ
ＳＣ２画面のラインＮｌ₂´を構成する画素ｂ₁，
ｂ₂，ｂ₃，ｂ₄，……の演算内容とを、図１９に示し
ている。

【００５５】したがって、上記実施例のような構成によ
れば、時間軸変換処理，間引き処理及び補間処理を行な
う演算回路を１系統だけ持ち、ＮＴＳＣデコーダ４４，
４５及びＭＵＳＥデコーダ４６から出力されるクロック
ＣＫ₁，ＣＫ₂，ＣＫ₃、水平同期信号Ｈ₁，Ｈ₂，Ｈ
₃及び垂直同期信号Ｖ₁，Ｖ₂，Ｖ₃によってマイクロ
コンピュータ４８に割り込みをかけることにより、色信
号Ｒ₁，Ｇ₁，Ｂ₁、Ｒ₂，Ｇ₂，Ｂ₂及びＲ₃，
Ｇ₃，Ｂ₃に対して時分割的に所望の処理を施すように
したので、多画面表示すべきテレビジョン信号の数が多
くなっても回路規模を増大させる必要がなく、簡易な構
成で多画面表示すべき複数のテレビジョン信号をそれぞ
れ処理することができ、経済的にも有利とすることがで
きる。なお、この発明は上記実施例に限定されるもので
はなく、この外その要旨を逸脱しない範囲で種々変形し
て実施することができる。

【００５６】

【発明の効果】以上詳述したようにこの発明によれば、
簡易な構成で多画面表示すべき複数のテレビジョン信号
をそれぞれ処理することができ経済的にも有利である極
めて良好な表示装置を提供することができる。

【図面の簡単な説明】

【図１】この発明に係る表示装置の一実施例を示すブロ
ック構成図。

【図２】同実施例の多画面表示状態を説明するための
図。

【図３】同実施例のＮＴＳＣ画面の間引き処理を説明す
るための図。

【図４】同ＮＴＳＣ画面の間引き処理を具体的に説明す
るための図。

【図５】同実施例のＭＵＳＥ画面の間引き処理を説明す
るための図。

【図６】同ＭＵＳＥ画面の間引き処理を具体的に説明す
るための図。

【図７】同実施例のＮＴＳＣ画面の補間処理を説明する
ための図。

【図８】同ＮＴＳＣ画面の補間処理を具体的に説明する
ための図。

【図９】同ＮＴＳＣ画面の垂直方向の補間演算処理を説
明するための図。

【図１０】同実施例の補間演算の出力タイミングを示す
図。

【図１１】同実施例の補間演算の具体的なタイミングを
示す図。

【図１２】同実施例の補間演算におけるタップ係数を説
明するための図。

【図１３】同実施例の時間軸変換メモリへのデータの取
り込みタイミングを示す図。

【図１４】同時間軸変換メモリへのデータの取り込み処
理を示すフローチャート。

【図１５】同時間軸変換メモリからのデータの読み出し
タイミングを示す図。

【図１６】同時間軸変換メモリからのデータの読み出し
処理を示すフローチャート。

【図１７】同実施例のタップ係数の演算処理を示すフロ
ーチャート。

【図１８】同実施例における１ラインの表示画素データ
を説明するための図。

【図１９】同表示画素データを生成する演算処理を説明
するための図。

【図２０】従来の多画面対応のテレビジョン受信機を示
すブロック構成図。

【図２１】同テレビジョン受信機における多画面表示状
態を説明するための図。

【符号の説明】

１１…入力端子、１２…チューナ、１３…ＰＬＬ回路、
１４…制御回路、１５…Ａ／Ｄ変換回路、１６…縮小回
路、１７…速度変換メモリ、１８…遅延回路、１９，２
０…選択回路、２１…拡大回路、２２…速度変換メモ
リ、２３…マトリクス回路、２４…選択回路、２５…入
力端子、２６…出力端子、２７〜３１…入力端子、３２
…アンテナ、３３，３４…チューナ、３５…ＣＰＵ、３
６…データバス、３７…Ｉ／Ｏ制御回路、３８…アンテ
ナ、３９…チューナ、４０…スイッチ回路、４１…方式
判別回路、４２…Ｉ／Ｏ制御回路、４３…方式メモリ、
４４，４５…ＮＴＳＣデコーダ、４６…ＭＵＳＥデコー
ダ、４７…Ｉ／Ｏ制御回路、４８…マイクロコンピュー
タ、４９…スイッチ回路、５０…データバス、５１…Ｉ
／Ｏ制御回路、５２…時間軸変換メモリ、５３…出力端
子、５４，５５…ラインメモリ、５６…Ｉ／Ｏ制御回
路、５７…スイッチ回路、５８，５９…ラッチ回路、６
０…乗算器、６１…シフトレジスタ、６２…加算器、６
３，６４…ラッチ回路、６５…Ｄ／Ａ変換回路、６６…
出力端子、６７…プログラムＲＯＭ、６８…演算ＲＡ
Ｍ、６９…リモートコントロール操作部、７０，７１…
Ｉ／Ｏ制御回路。

Claims

【特許請求の範囲】

【請求項１】複数のテレビジョン信号を同一ディスプ
レイ上に多画面表示する表示装置において、前記複数の
テレビジョン信号をそれぞれその同期周波数に対応した
タイミングでメモリに書き込む書き込み手段と、この書
き込み手段で前記メモリに書き込まれた複数のテレビジ
ョン信号を前記ディスプレイの表示同期周波数に対応し
たタイミングで順次読み出す読み出し手段と、この読み
出し手段で順次読み出されたそれぞれのテレビジョン信
号に対してその表示領域の大きさに応じて間引き処理及
び補間処理を施す演算手段とを具備してなることを特徴
とする表示装置。