JP3378505B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JP3378505B2
JP3378505B2 JP17645698A JP17645698A JP3378505B2 JP 3378505 B2 JP3378505 B2 JP 3378505B2 JP 17645698 A JP17645698 A JP 17645698A JP 17645698 A JP17645698 A JP 17645698A JP 3378505 B2 JP3378505 B2 JP 3378505B2
Authority
JP
Japan
Prior art keywords
film
gold
semiconductor device
interlayer insulating
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP17645698A
Other languages
English (en)
Other versions
JP2000012485A (ja
Inventor
秀文 安田
まゆみ 冨田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP17645698A priority Critical patent/JP3378505B2/ja
Priority to US09/337,672 priority patent/US6208032B1/en
Publication of JP2000012485A publication Critical patent/JP2000012485A/ja
Application granted granted Critical
Publication of JP3378505B2 publication Critical patent/JP3378505B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53242—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01018—Argon [Ar]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に係り、特に金めっきを用いた化合物半導
体装置およびその製造方法に関する。
【０００２】
【従来の技術】半導体デバイスの高密度化と高集積化に
伴い、これを実現する手段として多層配線技術が広く用
いられている。多層配線には、集積度を高めるばかりで
なく、配線パターンの設計が容易になる等の利点があ
る。しかし、一方で多層配線であるがゆえに工程が増え
たり、表面の凹凸が著しくなるという欠点を有してい
る。凹凸が激しいと断線やマイグレーションの原因とな
る。従って多層配線においては表面の平坦化が重要視さ
れている。
【０００３】多層配線は、基板にコンタクトホールを形
成し、金属を被着してパターンとし、これに絶縁層を被
着する、という工程を繰り返し、所望の層数となったら
ボンディングパッドを形成することによって完成する。
【０００４】多層配線に用いられる薄膜材料は金属膜と
絶縁膜である。金属膜の望ましい特性としては、ステッ
プカバレージが良好であること、低抵抗性であること、
基板へのオーミックコンタクトが優れていること、絶縁
膜下地への密着性が良好であること、パターン加工性に
優れていること、均一で均質な膜であること、マイグレ
ーションを起こしにくいこと、化学的および熱的に安定
であること等が挙げられる。また、絶縁膜として望まし
い特性としては、ステップカバレージが良好であるこ
と、優れた絶縁性を有していること、金属への密着性が
良好であること、金属との反応性が低いこと、汚染に対
する優れたパッシベーション効果を有していること等が
挙げられる。
【０００５】金属膜としては、例えば、Ａｌ、Ａｌ合
金、Ｔｉ、Ｐｔ、Ｍｏ、Ｗおよびこれらの合金等が例示
される。また、絶縁膜としてはＳｉＯ2 、ＰＳＧ、Ｓｉ
Ｏ2 −ＰＳＧ、ＳｉＯ2 −プラズマＳｉ3 Ｎ4 、Ａｌ2
Ｏ3 、ポリイミド等が例示される。
【０００６】多層配線構造においては、配線抵抗を下げ
るために、また、高さをかせぐために、金属に金めっき
を施す場合があるが、金めっきはその上に形成されるＣ
ＶＤパッシベーション膜との密着性が悪い。このため、
金めっきとパッシベーション膜の間にＴｉを形成してパ
ッシベーション膜との密着性を改善する必要がある。
【０００７】従来の多層配線構造の半導体装置の製造方
法を図３を参照して説明する。
【０００８】まず、ＧａＡｓ半導体基板１上に、Ａｕ／
Ｐｔ／Ｔｉ（１０，０００／３００／５００Ａの膜厚）
からなる金属膜２を形成し（図３（ａ））、アンダーレ
ジスト３をフォトエッチングプロセスにより形成して
（図３（ｂ））、ハードベークし（図３（ｃ））、ハー
ドベークしたアンダーレジスト３上に、Ａｕ／Ｔｉ
（１，０００／５０Ａの膜厚）からなるめっき下地金属
膜４を形成する（図３（ｄ））。めっきするために、ト
ップレジスト５をフォトエッチングプロセスにより形成
する（図３（ｅ））。金めっき６をトップレジスト５の
ない部分に４μｍの厚さに電解析出させ（図３
（ｆ））、トップレジスト５を剥離した後、アンダーレ
ジスト３も除去する（図３（ｇ））。次に、Ｔｉ８を全
面に蒸着させて形成し、マスクを介してフォトエッチン
グプロセスを行い、Ｔｉ８をエッチングしてレジスト９
を剥離する（図３（ｈ））。すると、Ｔｉ８がめっき下
地金属膜４上に髭状に残ってしまう。さらに、この後、
Ｔｉ８の上にＣＶＤパッシベーション膜等を、嵩高い金
めっきの側壁をカバレッジよく形成するのは難しい。
【０００９】
【発明が解決しようとする課題】上述した通り、多層配
線構造の半導体装置において、金めっきを施す場合に
は、金とＣＶＤパッシベーション膜との密着性を高める
ためのＴｉ等の高融点金属を蒸着する場合、嵩高い金め
っきの側壁のカバレージに問題があった。
【００１０】本発明は、多層配線構造の半導体装置にお
いて、金めっきを施す場合に、高融点金属のエッチング
を簡便に行い、嵩高い金めっきの側壁を良好に覆うこと
のできる層間絶縁膜を有する半導体装置およびその製造
方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板と、前記半導体基板上に形成された導電性部
と、前記導電性部上に形成された金属薄膜と、前記金属
薄膜上に形成された金めっき部と、前記導電性部、前記
金属薄膜および前記金めっき部の形成されていない前記
半導体基板上に、前記導電性部、前記金属薄膜および前
記金めっき部の側壁に接触するようにして形成された層
間絶縁膜と、前記金めっき部上に形成された高融点金属
膜と、前記高融点金属膜の一部を電気的接続部として露
出させつつ前記層間絶縁膜および前記高融点金属膜を覆
うように形成されたパッシベーション膜とを少なくとも
具備し、前記金属めっき部の上部が前記層間絶縁膜の表
面よりも突出しており、かつこの突出部全体を覆うよう
に前記高融点金属膜が形成されていることを特徴として
いる。
【００１２】本発明の半導体装置の製造方法は、半導体
基板上に導電性膜を堆積させパターニングして導電性部
を形成する工程と、前記導電性部上に金属薄膜を堆積す
る工程と、前記金属薄膜上に金めっき部を形成する工程
と、前記半導体基板、前記導電性部、前記金属薄膜およ
び前記金めっき部を層間絶縁膜で覆う工程と、前記金め
っき部の上部のみが露出するよう層間絶縁膜をパターニ
ングする工程と、前記露出した金めっき部に高融点金属
膜を堆積する工程と、前記層間絶縁膜および前記高融点
金属膜に保護膜を堆積する工程と、前記保護膜に開口部
を形成して、前記高融点金属膜の一部を電気的接続部と
して露出させる工程とを少なくとも具備することを特徴
としている。
【００１３】本発明の半導体およびその製造方法によれ
ば、層間絶縁膜を嵩高い金めっき部の側壁に設けること
で、その上に形成される保護膜のカバレージが良好とな
る。また、この層間絶縁膜を堆積させた後、金めっき部
上部を露出させて高融点金属を蒸着させているため、高
融点金属のエッチングを簡便にかつ精度よく行うことが
できる。
【００１４】本発明の半導体装置およびその製造方法に
おいて、層間絶縁膜は厚い膜を平坦性良くつけられるも
のであれば特に限定されないが、有機膜、例えば、ベン
ゾシクロブテン、ポリイミド等の樹脂が挙げられる。
【００１５】この層間絶縁膜はめっき膜厚の倍程度の厚
い膜として塗布する。これにより、段差の少ない構造と
なり、Ｔｉを表面に均一につけることができる。さら
に、段差が少ないことから絶縁膜を良好に堆積すること
ができ、ステップカバレージの問題が解決される。
【００１６】ベンゾシクロブテンは図２に示すような構
造を有していて、開環重合により重合して硬化する。ベ
ンゾシクロブテン重合後の熱分解温度は４００℃であ
り、ガラス転移温度も３５０℃で耐熱性に優れている。
さらに、カバレージ（表面平坦化能力）も良好で、膜厚
を１から２５μｍまで変化させることができる。
【００１７】ポリイミド樹脂は脱水縮重合により形成さ
れるため、膜減りを起こす点で平坦化はあまり良好では
なく、耐湿性の面においてもベンゾシクロブテンより劣
るが、本発明のように配線部分において露出しない構造
とすれば十分使用可能である。
【００１８】ベンゾシクロブテン層の表面にカーボンが
付着すると、ベンゾシクロブテン層と金属配線（例え
ば、Ｃｕ、Ｔｉ、Ａｌ、Ｃｒ）との密着力が著しく落ち
るため、エッチングガスとしてはカーボンを生成しない
ようなものが望ましく、例えば、ＳＦ6 とＯ2 の混合ガ
スを用いると、この混合ガスが解離してカーボンが生成
することはない。さらに、反応生成物やラジカルがベン
ゾシクロブテン層表面に付着しないよう、ＳＦ6 とＯ2
の混合ガスに不活性ガスＡｒを添加してもよい。
【００１９】本発明の半導体装置およびその製造方法に
おいて、導電性部である金属膜はＡｌ、Ａｌ合金、Ｔ
ｉ、Ｐｔ、Ｍｏ、Ｗおよびこれらの合金等が例示され
る。
【００２０】本発明の半導体装置およびその製造方法に
おいて、金属薄膜はめっき下地金属として機能するもの
であり、Ａｕ、Ｐｔなどの貴金属が例示される。ただ
し、Ａｕ、Ｐｔなどは下層配線との密着性が悪いため、
一層目にＴｉなどの密着性を向上させる金属膜を形成す
る。
【００２１】本発明の半導体装置およびその製造方法に
おいて、高融点金属膜は、金めっきと保護膜の密着性を
高める金属であればよく、例えば、Ｔｉ、Ｍｏ、Ｗ等が
例示される。
【００２２】また、本発明の半導体装置およびその製造
方法において、保護膜は、窒化シリコン膜等のＣＶＤパ
ッシベーション膜であり、プラズマＣＶＤ法により形成
される。
【００２３】本発明の半導体装置およびその製造方法
は、金めっきをした配線であれば適用可能であるが、例
えば、ガリウム砒素半導体基板を用いた高周波集積回路
に用いることができる。
【００２４】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図１を参照して説明する。
【００２５】ＧａＡｓ半導体基板１上に、Ａｕ／Ｐｔ／
Ｔｉ（１０，０００／３００／５００Ａの膜厚）からな
る金属膜２を形成し（図１（ａ））、アンダーレジスト
３をフォトエッチングプロセスにより１．５μｍの厚さ
で形成して（図１（ｂ））、ハードベークし（図１
（ｃ））、ハードベークしたアンダーレジスト３上に、
Ａｕ／Ｔｉ（１，０００／５０Ａの膜厚）からなるめっ
き下地金属膜４を形成する（図１（ｄ））。
【００２６】めっきするために、トップレジスト５をフ
ォトエッチングプロセスにより６μｍ程度の厚さで形成
する（図１（ｅ））。
【００２７】金めっき６を４μｍの厚さに流し込み（図
１（ｆ））、トップレジスト５を剥離する（図１
（ｇ））。
【００２８】さらに、めっき下地金属膜４をエッチング
し（図１（ｈ））、アンダーレジスト３を除去する（図
１（ｉ））。
【００２９】次に、層間絶縁膜として本実施例において
はベンゾシクロブテン（ダウケミカル社製ＣＹＣＬＯＴ
ＥＮＥ）膜７を全面に８μｍの厚さで塗布する。これ
を、７５℃のオーブンに２０分間程度入れ、３００から
５００ｍＪ／ｃｍ2 で露光して硬化させる。（図１
（ｊ））。
【００３０】ベンゾシクロブテン膜７のエッチバック用
レジスト（図示せず）を１．５μｍの厚さで塗布し、Ｃ
Ｆ4 ／Ｏ2 ガスを用いて反応性イオンエッチングにより
エッチバックする。このとき、金めっき６はエッチング
されないため、上部が露出する。この露出高さは次工程
のフォトエッチングプロセスを考慮して０．５から１．
０μｍ程度とする（図１（ｋ））。
【００３１】金めっき６とトップパッシベーション膜で
あるＳｉＮ膜１０との密着性向上のため、Ｔｉ８を５０
Ａ程度の厚さで全面に蒸着により堆積させる。Ｔｉの蒸
着後、金めっき６の幅より広くフォトエッチングプロセ
スを行い、金めっき６部分をレジストにてマスクする。
このレジストの厚さは５０Ａから１００Ａ程度とする。
その後、マスクした以外の不要なＴｉ８をＮＨ4 Ｆでエ
ッチングして除去する（図１（ｌ））。
【００３２】レジストをフォトエッチングプロセスによ
り剥離した後、プラズマＣＶＤにてトップパッシベーシ
ョン膜であるＳｉＮ膜１０を４０００Ａ程度の厚さに堆
積させる（図１（ｍ））。
【００３３】この工程を必要なだけ繰り返して多層配線
とし、金めっき６上にボンディングパッド部分を開口１
１して半導体装置を完成させる。
【００３４】この開口部はＴｉ８とＳｉＮ膜１０からな
るため、密着性が良好で、水分等が染み込むことがな
い。また、ＦＥＴ部においてはベンゾシクロブテン膜７
とＳｉＮ膜１０でパッシベーションされるため、樹脂パ
ッケージを用いても良好な耐湿性が得られる。
【００３５】
【発明の効果】本発明によれば、金めっきを用いても優
れた平坦性を保つことができ、保護膜のカバレージも良
好な半導体装置を提供することができる。また、電気的
接続部分である開口部においては、高融点金属であるＴ
ｉとＳｉＮからなる保護膜の組み合わせとなっているた
め、水分等が染み込む恐れがない。さらに、ＦＥＴ部は
ベンゾシクロブテンからなる層間絶縁膜とＳｉＮからな
る保護膜でパッシベーションされるため、樹脂パッケー
ジを用いても良好な耐湿性が得られる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造工程を示す図。
【図２】本発明の半導体装置の層間絶縁膜として用いる
ベンゾシクロブテンの構造およびその重合機構を示す
図。
【図３】従来の金めっきを用いた半導体装置の製造工程
を示す図。
【符号の説明】
１…半導体基板 ２…金属膜 ３…アンダーレジスト ４…めっき下地金属膜 ５…トップレジスト ６…金めっき ７…ベンゾシクロブテン膜 ８…Ｔｉ ９…レジスト １０…ＳｉＮ膜 １１…開口部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 H01L 21/288 H01L 21/3205 H01L 21/768 H01L 21/60

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板上に形成された導電性部と、 前記導電性部上に形成された金属薄膜と、 前記金属薄膜上に形成された金めっき部と、 前記導電性部、前記金属薄膜および前記金めっき部の形
    成されていない前記半導体基板上に、前記導電性部、前
    記金属薄膜および前記金めっき部の側壁に接触するよう
    にして形成された層間絶縁膜と、 前記金めっき部上に形成された高融点金属膜と、 前記高融点金属膜の一部を電気的接続部として露出させ
    つつ前記層間絶縁膜および前記高融点金属膜を覆うよう
    に形成されたパッシベーション膜とを少なくとも具備
    し、 前記金属めっき部の上部が前記層間絶縁膜の表面よりも
    突出しており、かつこの突出部全体を覆うように前記高
    融点金属膜が形成されている ことを特徴とする半導体装
    置。
  2. 【請求項２】 前記層間絶縁膜は有機膜であることを特
    徴とする請求項１記載の半導体装置。
  3. 【請求項３】 前記パッシベーション膜は窒化シリコン
    膜であることを特徴とする請求項１記載の半導体装置。
  4. 【請求項４】 前記半導体基板はガリウム砒素基板であ
    ることを特徴とする請求項１記載の半導体装置。
  5. 【請求項５】 半導体基板上に導電性膜を堆積させパタ
    ーニングして導電性部を形成する工程と、前記導電性部
    上に金属薄膜を堆積する工程と、前記金属薄膜上に金め
    っき部を形成する工程と、前記半導体基板、前記導電性
    部、前記金属薄膜および前記金めっき部を層間絶縁膜で
    覆う工程と、前記金めっき部の上部のみが露出するよう
    層間絶縁膜をパターニングする工程と、前記露出した金
    めっき部に高融点金属膜を堆積する工程と、前記層間絶
    縁膜および前記高融点金属膜に保護膜を堆積する工程
    と、前記保護膜に開口部を形成して、前記高融点金属膜
    の一部を電気的接続部として露出させる工程とを少なく
    とも具備することを特徴とする半導体装置の製造方法。
  6. 【請求項６】 前記層間絶縁膜は有機膜であることを特
    徴とする請求項５記載の半導体装置の製造方法。
  7. 【請求項７】 前記保護膜は窒化シリコン膜であること
    を特徴とする請求項５記載の半導体装置の製造方法。
  8. 【請求項８】 前記半導体基板はガリウム砒素基板であ
    ることを特徴とする請求項１記載の半導体装置。
JP17645698A 1998-06-23 1998-06-23 半導体装置およびその製造方法 Expired - Fee Related JP3378505B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP17645698A JP3378505B2 (ja) 1998-06-23 1998-06-23 半導体装置およびその製造方法
US09/337,672 US6208032B1 (en) 1998-06-23 1999-06-22 Semiconductor device and fabrication method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP17645698A JP3378505B2 (ja) 1998-06-23 1998-06-23 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2000012485A JP2000012485A (ja) 2000-01-14
JP3378505B2 true JP3378505B2 (ja) 2003-02-17

Family

ID=16014026

Family Applications (1)

Application Number Title Priority Date Filing Date
JP17645698A Expired - Fee Related JP3378505B2 (ja) 1998-06-23 1998-06-23 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US6208032B1 (ja)
JP (1) JP3378505B2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6700076B2 (en) * 2000-09-28 2004-03-02 Eic Corporation Multi-layer interconnect module and method of interconnection
US20080122107A1 (en) * 2006-09-22 2008-05-29 Taiwan Semiconductor Manufacturing Co., Ltd. Poly silicon hard mask
JP2008091639A (ja) * 2006-10-02 2008-04-17 Nec Electronics Corp 電子装置およびその製造方法
JP5418887B2 (ja) * 2009-05-27 2014-02-19 住友電気工業株式会社 半導体レーザ素子の製造方法及び半導体レーザ素子
US20110291264A1 (en) 2010-06-01 2011-12-01 Daesik Choi Integrated circuit packaging system with posts and method of manufacture thereof
JP6119211B2 (ja) * 2012-11-30 2017-04-26 三菱電機株式会社 電子デバイス及びその製造方法
DE102015107160A1 (de) * 2015-05-07 2016-11-10 Osram Opto Semiconductors Gmbh Verfahren zum Herstellen eines Halbleiterbauelements

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE5115T1 (de) * 1980-04-17 1983-11-15 The Post Office Gold-metallisierung in halbleiteranordnungen.
JPH01302842A (ja) * 1988-05-31 1989-12-06 Nec Corp 多層配線構造の半導体装置
JPH04174541A (ja) 1990-03-28 1992-06-22 Nec Corp 半導体集積回路及びその製造方法
JPH05206301A (ja) * 1991-11-19 1993-08-13 Nec Corp 金属の埋め込み構造およびその製造方法
US5262353A (en) * 1992-02-03 1993-11-16 Motorola, Inc. Process for forming a structure which electrically shields conductors
JP2861629B2 (ja) * 1992-05-27 1999-02-24 日本電気株式会社 半導体装置
JP2773578B2 (ja) * 1992-10-02 1998-07-09 日本電気株式会社 半導体装置の製造方法
US5834845A (en) * 1995-09-21 1998-11-10 Advanced Micro Devices, Inc. Interconnect scheme for integrated circuits
US6020640A (en) * 1996-12-19 2000-02-01 Texas Instruments Incorporated Thick plated interconnect and associated auxillary interconnect

Also Published As

Publication number Publication date
US6208032B1 (en) 2001-03-27
JP2000012485A (ja) 2000-01-14

Similar Documents

Publication Publication Date Title
US4606998A (en) Barrierless high-temperature lift-off process
US6759599B2 (en) Circuit board, method for manufacturing same, and high-output module
JPS6161258B2 (ja)
CA2391492A1 (en) Circuit board, method for manufacturing same, and high-output module
JP3378505B2 (ja) 半導体装置およびその製造方法
JPH0766942B2 (ja) 多層相互接続導体パターン製造方法
US3562040A (en) Method of uniformally and rapidly etching nichrome
JPH04229618A (ja) 集積回路デバイスの接点及びその形成方法
US20060183312A1 (en) Method of forming chip-type low-k dielectric layer
US6103639A (en) Method of reducing pin holes in a nitride passivation layer
US6548386B1 (en) Method for forming and patterning film
JPH02253628A (ja) 半導体装置の製造方法
JPH05206301A (ja) 金属の埋め込み構造およびその製造方法
US5861341A (en) Plated nickel-gold/dielectric interface for passivated MMICs
JPH04127454A (ja) 半導体装置
JPH03101233A (ja) 電極構造及びその製造方法
JPH0394451A (ja) 半導体装置の配線構造
JPS59145537A (ja) 半導体装置
JPH0425159A (ja) 電極配線の形成方法
JP3166912B2 (ja) 半導体装置の製造方法
JPH0290623A (ja) 半導体装置の製造方法
JPH04307737A (ja) 半導体装置の製造方法
KR20040009789A (ko) 반도체 소자 및 그 제조 방법
JPS6262469B2 (ja)
KR100571265B1 (ko) 반도체 소자의 패키지 방법

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20021119

LAPS Cancellation because of no payment of annual fees