JP3374732B2 - 半導体素子モジュールおよび半導体装置 - Google Patents
半導体素子モジュールおよび半導体装置Info
- Publication number
- JP3374732B2 JP3374732B2 JP31526097A JP31526097A JP3374732B2 JP 3374732 B2 JP3374732 B2 JP 3374732B2 JP 31526097 A JP31526097 A JP 31526097A JP 31526097 A JP31526097 A JP 31526097A JP 3374732 B2 JP3374732 B2 JP 3374732B2
- Authority
- JP
- Japan
- Prior art keywords
- package
- semiconductor element
- lead
- element module
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3447—Lead-in-hole components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
- H05K3/3426—Leaded components characterised by the leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10431—Details of mounted components
- H05K2201/10568—Integral adaptations of a component or an auxiliary PCB for mounting, e.g. integral spacer element
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10689—Leaded Integrated Circuit [IC] package, e.g. dual-in-line [DIL]
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/306—Lead-in-hole components, e.g. affixing or retention before soldering, spacing means
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
Description
ュールおよび半導体装置に関するものである。
受光素子)の場合について説明する。図7(a)は従来
の半導体素子モジュールの側面図であり、図7(b)は
図7(a)の断面図であり、図7(c)は図7(a)の
A−A’線断面正面図である。図において、1は電気信
号と光信号の変換を行うための光素子、2は光信号を伝
送するための光ファイバ、3は上記光素子1と上記光フ
ァイバ2を光軸調整し固定するためのマウント、4は上
記光素子1を気密封止するためのパッケージ、5は上記
光素子1と上記パッケージ4を電気的に接合するための
ワイヤ、6は開放端がパッケージ取り付け面側の方向に
向くように上記パッケージ4の側面に設けられ、上記光
素子を外部回路と接続するためのリード、7は上記パッ
ケージと上記リード6を接合するためのロウ材である。
ここで上記ワイヤ5と上記リード6は上記パッケージ4
を介して電気的に接合されている。図8(a)は従来の
半導体素子モジュールを基板に設けたスルーホールを介
して基板に実装した半導体装置を示す側面図であり、図
8(b)は図8(a)の正面図である。図において、8
は半導体素子モジュールを実装する基板、9は実装に用
いる半田、10は基板8に設けたスルーホールである。
図9(a)は従来の半導体素子モジュールを基板の実装
面上に設けた導体パターンを介して基板に実装した半導
体装置を示す側面図であり、図9(b)は図9(a)の
正面図である。図において、11は基板8の実装面上に
設けた導体パターンである。
ュールおよび半導体装置は以上のように構成されている
ため、半導体素子モジュールを基板8に設けたスルーホ
ール10を介して基板8に実装する際、実装に用いる半
田(リード6がスルーホール10を介して半田付けされ
る半田)が、加熱により溶融し、その溶融した半田の一
部が毛細管現象により、パッケージ底面と基板8の間に
形成されるわずかな隙間を流れ込んでリード6同士がシ
ョートするという問題があった。また、基板8の実装面
上に設けた導体パターン11を介して基板に実装する
際、パッケージ4とリード6の接合強度を劣化させない
ようロウ材7から離れた部分でリード6を成形する必要
があるが、ロウ材7がパッケージ底面に近い部分にある
ため、パッケージ底面から離れた部分でリード6を成形
(外方向への折り曲げ)することになり、実装後の高さ
が高くなるという問題があった。
ためになされたもので、半導体素子モジュールを基板に
設けたスルーホールを介して基板に実装する際、実装に
用いる半田が、毛細管現象により、パッケージ底面と基
板の間に形成されるわずかな隙間に流れ込んでリード同
士がショートすることを防ぐことができる半導体素子モ
ジュールおよび半導体装置を提供することを目的とす
る。
板の実装面上に設けた導体パターンを介して基板に実装
する際、パッケージとリードの接合強度を劣化させない
ようロウ材から離れた部分でリードを成形する必要があ
るが、ロウ材がパッケージ底面から離れた部分にあるた
め、パッケージ底面に近い部分でリードを成形すること
ができ、これにより実装後の高さを低くすることができ
る半導体素子モジュールおよび半導体装置を提供するこ
とを目的とする。
素子モジュールは、パッケージと、上記パッケージに配
置される半導体素子と、一端が上記パッケージの側面に
面して接合され、他端が上記パッケージ側面に対して外
向きに曲げられ上記パッケージの底面よりも下方へ突出
した開放端を成し、上記半導体素子を外部回路と接続す
るための複数のリードとを備え、上記パッケージ側面の
上記パッケージ底面側に上記リードとの空間を形成する
ように段差が設けられ、上記段差内であって上記パッケ
ージ底面よりも上方に、上記リードと上記パッケージに
接合されたロウ材が収容されたものである。
ールは、第1の発明において、上記リードの一端におけ
るパッケージとの接合部は、上記パッケージ底面より上
方にあり、上記リードの他端は、上記リードと上記パッ
ケージとの接合部より下方に延在した位置で上記側面に
対して外向きに曲げられたものである。
ールは、第1もしくは第2の発明において、上記半導体
素子を光素子としたものである。
ールは、第3の発明において、上記リードの一端におけ
る上端は、上記パッケージに設けられ上記光素子と外部
との間で光信号を伝送するための開口部の上端よりも、
下方にあるものである。
ールは、第1から第4のいずれかの発明において、上記
リードの一端における上記パッケージとの接合部分が太
く、当該リードの他端側が細くなるように、当該リード
に段差を設けたものである。
導体素子モジュールと当該半導体素子モジュールが実装
される基板とを有する半導体装置であって、上記半導体
素子モジュールは、パッケージと、上記パッケージに配
置される半導体素子と、一端が上記パッケージの側面に
面して接合され、他端が上記パッケージ側面に対して外
向きに曲げられ上記パッケージの底面よりも下方へ突出
した開放端を成し、上記半導体素子を外部回路と接続す
るための複数のリードとを備え、上記パッケージ側面の
上記パッケージ底面側に上記リードとの空間を形成する
ように段差が設けられ、上記段差内であって上記パッケ
ージ底面よりも上方に、上記リードと上記パッケージに
接合されたロウ材が収容されたものである。
6の発明において、上記半導体素子を光素子としたもの
である。
導体素子モジュールと上記半導体素子モジュールが実装
される基板とを有する半導体装置であって、上記半導体
素子モジュールは、外部との間で光伝送を行うための開
口部を有するパッケージと、上記パッケージ内に配置さ
れ光素子を搭載したマウントと、一端が上記パッケージ
の側面にロウ材で接合され、他端が上記基板に接続され
る複数のリードと、上記パッケージ側面のパッケージに
おける底面側に上記リードとの空間を形成するように設
けられた段差とを備え、上記段差を構成する面の内、上
記パッケージ側面と直接交差する面は上記マウントの底
面よりも上方にあるとともに、上記リードの一端におけ
る先端部は上記開口部の上端よりも下方にあるものであ
る。
発明の実施の形態1を示す側面図であり、図1(b)は
図1(a)の断面図であり、図1(c)は図1(a)の
A−A’線断面正面図である。図において、1〜7は従
来の半導体素子モジュールおよび半導体装置と同様の構
成になっており、12は上記パッケージ側面の上記パッ
ケージ取り付け面側に上記リード6との空間を形成する
ように設けた凹み段差を示す。図2(a)はこの発明に
よる半導体素子モジュールを基板に設けたスルーホール
を介して基板に実装した半導体装置を示す側面図であ
り、図2(b)はその正面図である。図において、1〜
10は図8に示した従来の半導体素子モジュールおよび
半導体装置と同様の構成になっている。ここで上記パッ
ケージ4は当該パッケージ4の底面が実装面に接するよ
うに上記スルーホール10を介して半田付けされるが、
上記凹み段差12が、パッケージ4の底面が上記スルー
ホール周辺に設けた導体パターンおよび実装に用いた半
田と接触しないように形成されているため、リード6を
スルーホール10を介して半田付けする際、溶融半田の
一部が、毛細管現象により、パッケージ底面と基板の間
に形成されるわずかな隙間に流れ込んでリード同士がシ
ョートすることを防ぐことができる。
る半導体素子モジュールを基板の実装面上に設けた導体
パターンを介して基板に実装した半導体装置を示す側面
図であり、図3(b)はその正面図である。図におい
て、1〜9、11は図9に示した従来の半導体素子モジ
ュールおよび半導体装置と同様の構成になっている。ま
た、12は図1、図2に示した凹み段差と同様のもので
ある。ここで上記パッケージ4は当該パッケージ4の底
面が実装面に対し所定の空間を形成するように上記導体
パターン11を介して半田付けされるが、上記凹み段差
12が、パッケージ4の底面とロウ材7との間に隙間を
設けるように形成されているためロウ材7がパッケージ
底面から離れた部分となり、パッケージ底面に近い部分
でリードを外方向へ折り曲げることができる。また実装
の際に上記リード6を上記パッケージ4の底面に近い部
分で外方向へ曲げても上記パッケージ4と上記リード6
の接合強化を劣化させることなく実装することができ
る、これにより実装後の高さを従来よりも低くすること
ができる。
施の形態3を示す側面図であり、図4(b)は図4
(a)の断面図であり、図4(c)は図4(a)のA−
A’線断面正面図である。図において、1〜7は従来の
半導体素子モジュールおよび半導体装置と同様の構成に
なっており、13は上記リード6の上記パッケージ4に
接合しない部分に、上記リード6と上記パッケージ4の
接合部側が太く開放端側が細くなるように設けたリード
段差を示す。図5(a)はこの発明による半導体素子モ
ジュールを基板に設けたスルーホールを介して基板に実
装した半導体装置を示す側面図であり、図5(b)はそ
の正面図である。図において、1〜10は図7、図8に
示した従来の半導体素子モジュールおよび半導体装置と
同様の構成になっている。なお、この場合上記リード段
差13は上記リード6と上記パッケージ4の接合部側の
幅が上記スルーホール10の穴径より太く、開放端側の
幅が上記スルーホール10の穴径より細くなるように形
成されている。ここで上記パッケージ4は上記リード6
が当該リードの上記段差13が実装面上に接するように
上記スルーホール10を介して半田付けされるが、上記
リード段差13は、パッケージ4の底面が上記スルーホ
ール周辺に設けた導体パターンおよび実装に用いたリー
ドとスルーホールとの半田と接触しないように、上記リ
ード6の上記パッケージ4に接合しない部分に形成され
ているため、上記半田の溶融部が、毛細管現象により、
パッケージ底面と基板8の間に形成されるわずかな隙間
に流れ込んでリード同士がショートすることを防ぐこと
ができる。
る半導体素子モジュールを基板の実装面上に設けた導体
パターンを介して基板に実装した半導体装置を示す側面
図であり、図6(b)はその正面図である。図におい
て、1〜9、11は図9に示した従来の半導体素子モジ
ュールおよび半導体装置と同様の構成になっている。ま
た、13は図4、5と同様のリード段差である。ここで
上記パッケージ4は当該パッケージの底面が実装面(基
板8の上面)に対し所定の空間を形成するように上記導
体パターン11を介して半田付けされるが、上記リード
段差13が、当該リードの太さの差異による機械的強度
の差異を設けるように形成されているため、実装の際に
上記リード6の細い部分を上記リード段差13に近い部
分で急峻に曲げても、上記リード6の太い部分は大きく
曲がらないため、上記パッケージ4と上記リード6の接
合強度を劣化させることなく実装することができ、これ
により実装後の高さを従来に比べて低くすることができ
る。
4では、基板8に設けた上記スルーホールを介して半田
付けする場合(実施の形態1,3)と、上記基板8の実
装面上に設けた導体パターン11を介して半田付けされ
る場合(実施の形態2,4)とについて分けて説明した
が、これらの組み合わせの場合、たとえば、基板の実装
面上に設けた導体パターンを介して半田付けしたほうが
一般に高周波特性に優れるため、高周波特性の必要なリ
ードについては基板の実装面上に設けた導体パターンを
介して半田付けし、残りのリードについては半導体素子
モジュールを基板に位置決めするために基板に設けた上
記スルーホールを介して半田付けするという場合におい
ても同様の効果が期待できる。
5では、半導体素子が光素子の場合について説明した
が、たとえば半導体素子をICとした場合においても同
等の効果が期待できる。
ルを基板に設けたスルーホールを介して基板に実装する
際、実装に用いる半田がパッケージ底面と基板の間に流
れ込むことを防ぐことができる半導体素子モジュールお
よび半導体装置を提供できる効果がある。
板の実装面上に設けた導体パターンを介して基板に実装
する際、実装後の高さを低くできる半導体素子モジュー
ルおよび半導体装置を提供できる効果がある。
ジュールの側面図、側面図の断面図、およびA−A’線
断面正面図である。
ジュールを基板に設けたスルーホールを介して基板に実
装した半導体装置を示す側面図、および正面図である。
ジュールを基板の実装面上に設けた導体パターンを介し
て基板に実装した半導体装置を示す側面図、および正面
図である。
ジュールの側面図、側面図の断面図、およびA−A’線
断面正面図である。
ジュールを基板に設けたスルーホールを介して基板に実
装した半導体装置を示す側面図、および正面図である。
ジュールを基板の実装面上に設けた導体パターンを介し
て基板に実装した半導体装置を示す側面図、および正面
図である。
図の断面図、およびA−A’線断面正面図である。
スルーホールを介して基板に実装した半導体装置を示す
側面図、および正面図である。
上に設けた導体パターンを介して基板に実装した半導体
装置を示す側面図、および正面図である。
ケージ、5 ワイヤ、6 リード、7 ロウ材、8 基
板、9 半田、10 スルーホール、11 導体パター
ン、12 凹み段差、13 リード段差。
Claims (8)
- 【請求項1】 パッケージと、 上記パッケージに配置される半導体素子と、 一端が上記パッケージの側面に面して接合され、他端が
上記パッケージ側面に対して外向きに曲げられ上記パッ
ケージの底面よりも下方へ突出した開放端を成し、上記
半導体素子を外部回路と接続するための複数のリードと
を備え、 上記パッケージ側面の上記パッケージ底面側に上記リー
ドとの空間を形成するように段差が設けられ、 上記段差内であって上記パッケージ底面よりも上方に、
上記リードと上記パッケージに接合されたロウ材が収容
されたことを特徴とする半導体素子モジュール。 - 【請求項2】 上記リードの一端におけるパッケージと
の接合部は、上記パッケージ底面より上方にあり、 上記リードの他端は、上記リードと上記パッケージとの
接合部より下方に延在した位置で上記側面に対して外向
きに曲げられたことを特徴とする請求項1に記載の半導
体素子モジュール。 - 【請求項3】 上記半導体素子は光素子であることを特
徴とする請求項1もしくは請求項2に記載の半導体素子
モジュール。 - 【請求項4】 上記リードの一端における上端は、上記
パッケージに設けられ上記光素子と外部との間で光信号
を伝送するための開口部の上端よりも、下方にあること
を特徴とする請求項3に記載の半導体素子モジュール。 - 【請求項5】 上記リードの一端における上記パッケー
ジとの接合部分が太く、当該リードの他端側が細くなる
ように、当該リードに段差を設けたことを特徴とする請
求項1から4のいずれかに記載の半導体素子モジュー
ル。 - 【請求項6】 半導体素子モジュールと当該半導体素子
モジュールが実装される基板とを有する半導体装置であ
って、 上記半導体素子モジュールは、 パッケージと、 上記パッケージに配置される半導体素子と、 一端が上記パッケージの側面に面して接合され、他端が
上記パッケージ側面に対して外向きに曲げられ上記パッ
ケージの底面よりも下方へ突出した開放端を成し、上記
半導体素子を外部回路と接続するための複数のリードと
を備え、 上記パッケージ側面の上記パッケージ底面側に上記リー
ドとの空間を形成するように段差が設けられ、 上記段差内であって上記パッケージ底面よりも上方に、
上記リードと上記パッケージに接合されたロウ材が収容
された、 ことを特徴とする半導体装置。 - 【請求項7】 上記半導体素子は光素子であることを特
徴とする請求項6に記載の半導体装置。 - 【請求項8】 半導体素子モジュールと上記半導体素子
モジュールが実装される基板とを有する半導体装置であ
って、 上記半導体素子モジュールは、 外部との間で光伝送を行うための開口部を有するパッケ
ージと、 上記パッケージ内に配置され光素子を搭載したマウント
と、 一端が上記パッケージの側面にロウ材で接合され、他端
が上記基板に接続される複数のリードと、 上記パッケージ側面のパッケージにおける底面側に上記
リードとの空間を形成するように設けられた段差とを備
え、 上記段差を構成する面の内、上記パッケージ側面と直接
交差する面は上記マウントの底面よりも上方にあるとと
もに、 上記リードの一端における先端部は上記開口部の上端よ
りも下方にある、 ことを特徴とする半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31526097A JP3374732B2 (ja) | 1997-11-17 | 1997-11-17 | 半導体素子モジュールおよび半導体装置 |
US09/138,562 US5986337A (en) | 1997-11-17 | 1998-08-24 | Semiconductor element module and semiconductor device which prevents short circuiting |
DE69839205T DE69839205T2 (de) | 1997-11-17 | 1998-09-04 | Halbleiterelementmodul und Halbleiter |
EP98116772A EP0917196B1 (en) | 1997-11-17 | 1998-09-04 | Semiconductor element module and semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31526097A JP3374732B2 (ja) | 1997-11-17 | 1997-11-17 | 半導体素子モジュールおよび半導体装置 |
Related Child Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001099043A Division JP2001326291A (ja) | 2001-03-30 | 2001-03-30 | 半導体素子モジュールおよび半導体装置 |
JP2001099042A Division JP2001319986A (ja) | 2001-03-30 | 2001-03-30 | 半導体素子モジュールおよび半導体装置 |
JP2001190317A Division JP3726718B2 (ja) | 2001-06-22 | 2001-06-22 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11150200A JPH11150200A (ja) | 1999-06-02 |
JP3374732B2 true JP3374732B2 (ja) | 2003-02-10 |
Family
ID=18063300
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31526097A Expired - Lifetime JP3374732B2 (ja) | 1997-11-17 | 1997-11-17 | 半導体素子モジュールおよび半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5986337A (ja) |
EP (1) | EP0917196B1 (ja) |
JP (1) | JP3374732B2 (ja) |
DE (1) | DE69839205T2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003178661A (ja) * | 2001-12-11 | 2003-06-27 | Yazaki Corp | リレー素子及びその実装構造 |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5758469A (en) * | 1980-09-26 | 1982-04-08 | Hitachi Ltd | Solid-state image sensor |
DE3686225T2 (de) * | 1985-08-14 | 1993-01-07 | Omron Tateisi Electronics Co | Montagestruktur fuer einen oberflaechenmontierten bauelementtyp und verfahren zum montieren dieses bauelementtyps auf einer leiterplatte. |
JPH07120730B2 (ja) * | 1986-01-13 | 1995-12-20 | イビデン 株式会社 | 電子部品を搭載した樹脂基板 |
US4890152A (en) * | 1986-02-14 | 1989-12-26 | Matsushita Electric Works, Ltd. | Plastic molded chip carrier package and method of fabricating the same |
EP0268181B1 (en) * | 1986-11-15 | 1992-07-29 | Matsushita Electric Works, Ltd. | Plastic molded pin grid chip carrier package |
JPS63174344A (ja) * | 1987-01-14 | 1988-07-18 | Matsushita Electric Works Ltd | ピングリツドアレイ |
JPS6439051A (en) * | 1987-08-05 | 1989-02-09 | Matsushita Electric Works Ltd | Pin grid array |
JPS6460542A (en) * | 1987-08-28 | 1989-03-07 | Hitachi Ltd | Paper conveying tractor mechanism |
US4890154A (en) * | 1988-03-02 | 1989-12-26 | Lsi Logic Corporation | Semiconductor package profile |
JPH0229538A (ja) * | 1988-04-14 | 1990-01-31 | Mitsubishi Electric Corp | 空気調和機の制御装置 |
JPH01307251A (ja) * | 1988-06-03 | 1989-12-12 | Fujitsu Ltd | 表面実装型パッケージ |
JPH0212861A (ja) * | 1988-06-30 | 1990-01-17 | Nec Corp | 樹脂封止型半導体装置 |
US5231305A (en) * | 1990-03-19 | 1993-07-27 | Texas Instruments Incorporated | Ceramic bonding bridge |
JP2721748B2 (ja) * | 1990-10-09 | 1998-03-04 | 三菱重工業株式会社 | Ic用メタルパッケージ |
JPH04199556A (ja) * | 1990-10-30 | 1992-07-20 | Mitsubishi Electric Corp | ピングリッドアレイ形icパッケージ |
JPH05102348A (ja) * | 1991-10-04 | 1993-04-23 | Seiko Epson Corp | 半導体装置 |
JPH05144962A (ja) * | 1991-11-21 | 1993-06-11 | Kyocera Corp | プラグイン型半導体素子収納用パツケージ |
JPH05218269A (ja) * | 1992-02-03 | 1993-08-27 | Fujitsu Ltd | 半導体装置 |
JP3093476B2 (ja) * | 1992-08-31 | 2000-10-03 | ローム株式会社 | 電子部品およびその実装方法 |
US5567984A (en) * | 1994-12-08 | 1996-10-22 | International Business Machines Corporation | Process for fabricating an electronic circuit package |
-
1997
- 1997-11-17 JP JP31526097A patent/JP3374732B2/ja not_active Expired - Lifetime
-
1998
- 1998-08-24 US US09/138,562 patent/US5986337A/en not_active Expired - Lifetime
- 1998-09-04 DE DE69839205T patent/DE69839205T2/de not_active Expired - Lifetime
- 1998-09-04 EP EP98116772A patent/EP0917196B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP0917196A2 (en) | 1999-05-19 |
DE69839205D1 (de) | 2008-04-17 |
DE69839205T2 (de) | 2009-03-12 |
EP0917196B1 (en) | 2008-03-05 |
JPH11150200A (ja) | 1999-06-02 |
EP0917196A3 (en) | 2003-01-08 |
US5986337A (en) | 1999-11-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5723900A (en) | Resin mold type semiconductor device | |
KR950012921B1 (ko) | 수지봉지형 반도체장치 | |
US4967261A (en) | Tape carrier for assembling an IC chip on a substrate | |
US7049684B2 (en) | Lead frame and method of producing the same, and resin-encapsulated semiconductor device and method of producing the same | |
US5352852A (en) | Charge coupled device package with glass lid | |
CN106680959B (zh) | 光学元件封装和光学元件设备 | |
US4949225A (en) | Circuit board for mounting electronic components | |
JPH09260437A (ja) | 半導体装置 | |
KR20020087769A (ko) | 이미지 센서 모듈 및 그 제조 방법 | |
US20040036135A1 (en) | Optic semiconductor module and manufacturing method | |
JP4117868B2 (ja) | 光結合素子 | |
JPH06260582A (ja) | 半導体装置 | |
JP3374732B2 (ja) | 半導体素子モジュールおよび半導体装置 | |
CN111834885A (zh) | 半导体装置用管座和半导体装置 | |
JPS62124780A (ja) | 光半導体モジユ−ル | |
US6498294B1 (en) | Package for high frequency device | |
JP3726718B2 (ja) | 半導体装置 | |
JP2001326291A (ja) | 半導体素子モジュールおよび半導体装置 | |
JP4145879B2 (ja) | 半導体パッケージ | |
US6787890B2 (en) | Optical package structure | |
JP2001319986A (ja) | 半導体素子モジュールおよび半導体装置 | |
JP3555304B2 (ja) | 電子装置 | |
JP4641762B2 (ja) | 光半導体装置 | |
JP2001028407A (ja) | 光半導体素子収納用パッケージ | |
JP2000089065A (ja) | 光モジュールおよびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071129 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081129 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081129 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091129 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091129 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101129 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111129 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121129 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121129 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131129 Year of fee payment: 11 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |