JP3340850B2 - サイクロコンバータのゲート回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電動機や発電機等に交流
電力を任意の周波数で供給するサイクロコンバータに関
する。

【０００２】

【従来の技術】非循環電流形のサイクロコンバータはト
ランスの巻線が少なく、電流抑制用リアクトルが必要な
いなどコンパクトな装置を提供できることから、多くの
分野で利用されている。正側方向の電流を供給する正側
コンバータと負側方向の電流を供給する負側コンバータ
を逆並列に接続して構成されるが、電流方向の切替には
一方のコンバータがオフした後、他方のコンバータを点
弧させる。このため非循環電流形のサイクロコンバータ
では必ず電流が零の区間が生じ大容量器では１ｍｓ弱の
電流が零の区間が必要となる。この零区間は極低周波で
は問題とならないが、出力周波数が高くなる程電流歪み
やトルクの不足となって現れる。これを防止するために
非循環電流形サイクロコンバータで電流の零区間なしに
電流方向を切替る方式が考案されている。

【０００３】以下図を参照してこの方式について説明す
る。図１４はサイクロコンバータの主回路を示したもの
である。簡単の為１相分を示している。図において、１
〜１２はサイリスタであり、サイリスタ１〜６は正方向
の電流を供給する正側コンバータとなる三相ブリッジ回
路を構成する。サイリスタ７〜１２は負方向の電流を供
給する負側コンバータとなる三相ブリッジ回路を構成す
る。１３は電圧検出器であり、サイリスタ１〜１２にそ
れぞれ取付けられ、サイリスタ１〜１２に順電圧が印加
されていること及び逆電圧が印加されていることを検出
する。

【０００４】図１５は、従来のサイクロコンバータのゲ
ート回路を示すブロック図である。図において１６はフ
リップフロップ回路でありゲート信号を保持する。１７
は時限回路であり逆電圧信号が所定の時間確立すると信
号を出力する。１８はオア回路であり時限回路１７の出
力とリセット信号のいづれかが確立すると信号を出力
し、フリップフロップ回路１６をリセットする。１９は
アンド回路でありフリップフロップ回路１６の出力と順
電圧信号の両方が確立した場合に出力する。２０はパル
ス発生回路でありアンド回路１９の出力が確立するとパ
ルスを発生しサイリスタを点弧する。以下、各符号に−
１の記号を付したものは正側コンバータに対応するもの
で、−２の記号を付したものは負側コンバータに対応す
るものとする。ここでの説明は−１を付したものは正側
コンバータのサイリスタ１に対応するもの、−２を付し
たものしは負側コンバータのサイリスタ７に対応したも
のとする。サイリスタ１のゲート信号が入力されるとフ
リップフロップ回路１６−１で保持される。この時、サ
イリスタ１に順電圧が印加されると電圧検出器１３によ
り検出されアンド回路１９−１に順電圧信号確立として
入力される。これによりアンド回路１９−１が成立しパ
ルス発生回路２０−１でゲートパルスを発生しサイリス
タ１を点弧させる。通常の運転中は当該サイリスタ１の
通電期間が終了し次にサイリスタ２に転流させるとサイ
リスタ１に逆電圧が印加され、これが所定の時間継続し
たことを時限回路１７−１により検出し、時限回路１７
−１が信号を出力するとオア回路１８−１を通ってフリ
ップフロップ回路１６−１をリセットする。これにより
サイリスタ１が確実にオフしてからゲート信号をリセッ
トする。電流零の区間無しで電流方向を切替える場合正
側サイリスタから負側サイリスタに切替る場合で正側コ
ンバータはサイリスタ１とサイリスタ６が点弧していた
とする。ここで負側コンバータのサイリスタ７とサイリ
スタ１２を点弧させる。サイクロコンバータの入力交流
電圧により電流が減衰し電流方向が反転すると電流は瞬
時にサイリスタ７とサイリスタ１２に流れ電流零の区間
は無く電流を切替えることができる。サイリスタ１とサ
イリスタ７、サイリスタ６とサイリスタ１２は同一の交
流母線に接続されたものであるので交流短絡になること
はない。サイリスタ７とサイリスタ１２に流れた後サイ
リスタ７、サイリスタ１２を転流させて負の電流を流し
ていく。

【０００５】

【発明が解決しようとする課題】図１６は図１５のゲー
ト回路の電流零区間無しの切替を行う時の動作説明図で
ある。この電流零区間無しの切替を行う場合、フリップ
フロップ回路１６−１がセットされている間にフリップ
フロップ回路１６−２にサイリスタ７のゲート信号が与
えられる。電流がサイリスタ１からサイリスタ７に移ろ
うとした瞬間にサイリスタ７には順電圧が印加されるこ
とによりアンド回路１９−２が成立し、パルス発生回路
２０−２でゲートパルスを発生しサイリスタ７が点弧す
る。サイリスタ７が点弧するとサイリスタ７の順電圧は
無くなる。この順電圧が発生している時間はアンド回路
１９−２、パルス発生回路２０−２、サイリスタ７の遅
れ時間の和程度である。サイリスタ７の順電圧はサイリ
スタ１の逆電圧となるが時限回路１７−１の時間はサイ
リスタ１のターンオフ時間以上に設定され、時限回路１
７−１の出力が確立するほど長い時間逆電圧は印加され
ない。サイリスタ７が通電するとサイリスタ１にはサイ
リスタ７の順電圧降下による電圧しか印加されないた
め、逆電圧信号は発生しない。このため時限回路１７−
１は確立せずフリップフロップ回路１６−１はリセット
されないままとなる。この状態でサイリスタ８を点弧
し、サイリスタ７から転流させようとすると、サイリス
タ１に順電圧が加わる。フリップフロップ回路１６−１
がセットされたままのため順電圧信号が確立するとアン
ド回路１９−１が成立しパルス発生回路２０−１からサ
イリスタ１にパルスが与えられる。このためサイリスタ
１、サイリスタ８により交流短絡となりサイクロコンバ
ータの運転ができない。

【０００６】これを防止するためには、サイリスタ７の
順電圧信号の時間でターンオフできる高速のサイリスタ
を使用し時限回路１７をこの時間で確立する設定にする
方法とフリップフロップ回路１６−１を強制的にリセッ
トする方法がある。

【０００７】しかしフリップフロップ回路１６−１を強
制的にリセットすると、サイリスタ１は完全にオフして
いない場合もあり転流させると交流短絡になる。このた
め装置が高価になり信頼性の低いものになる。本発明
は、前述の課題を解消するためになされたものであっ
て、高速な電流切替可能な安価で信頼性の高いサイクロ
コンバータを提供することを目的とする。

【０００８】

【課題を解決するための手段】前記目的を達成するため
に請求項１に記載の発明は、共通の交流電源に接続され
負荷に正方向電流を供給する正側コンバータと、負方向
電流を供給する負側コンバータと、前記正負コンバータ
を構成するサイリスタを点弧するゲート信号を保持する
ゲート信号保持回路と、該ゲート信号保持回路の出力と
前記サイリスタの順電圧信号の論理積が成立した時に出
力信号を発生する論理積回路と、該論理積回路の出力信
号が印加され前記サイリスタを点弧するパルスを発生す
るパルス発生回路により構成されるサイクロコンバータ
のゲート回路において、前記論理積回路の出力或いは前
記パルス発生回路の出力のいづれか一方の出力により時
間の積算を開始し、予め設定された時間で出力信号を発
生する時間積算手段を具備し、正側（負側）コンバータ
のサイリスタに逆並列接続されている負側（正側）コン
バータのサイリスタの前記時間積算手段の出力により前
記正側（負側）コンバータのサイリスタの前記ゲ―ト信
号保持回路をリセットすることを特徴としたものであ
る。

【０００９】又、請求項２に記載の発明は、共通の交流
電源に接続され負荷に正方向電流を供給する正側コンバ
ータと、負方向電流を供給する負側コンバータと、前記
正負コンバータを構成するサイリスタを点弧するゲート
信号を保持するゲート信号保持回路と、該ゲート信号保
持回路の出力と前記サイリスタの順電圧信号の論理積が
成立した時に出力信号を発生する論理積回路と、該論理
積回路の出力信号が印加され前記サイリスタを点弧する
パルスを発生するパルス発生回路により構成されるサイ
クロコンバータのゲート回路において、前記正側コンバ
ータの正群サイリスタ又は負群サイリスタのいづれか一
方の群のサイリスタの前記論理積回路の出力或いは前記
パルス発生回路の出力のいづれか一方の出力により時間
の積算を開始し、予め設定された時間で出力信号を発生
する正側コンバータの時間積算手段と、前記負側コンバ
ータの正群サイリスタ又は負群サイリスタのいづれか一
方の群のサイリスタの前記論理積回路の出力或いは前記
パルス発生回路の出力のいづれか一方の出力により時間
の積算を開始し、予め設定された時間で出力信号を発生
する負側コンバータの時間積算手段を具備し、前記正側
コンバータの時間積算手段の出力で前記負側コンバータ
の前記ゲ―ト信号保持回路をリセットし、前記負側コン
バータの時間積算手段の出力で前記正側コンバータの前
記ゲ―ト信号保持回路をリセットすることを特徴とした
ものである。

【００１０】更に、請求項３に記載の発明は、共通の交
流電源に接続され負荷に正方向電流を供給する正側コン
バータと、負方向電流を供給する負側コンバータと、前
記正負コンバータを構成するサイリスタを点弧するゲー
ト信号を保持するゲート信号保持回路と、該ゲート信号
保持回路の出力と前記サイリスタの順電圧信号の論理積
が成立した時に出力信号を発生する論理積回路と、該論
理積回路の出力信号が印加され前記サイリスタを点弧す
るパルスを発生するパルス発生回路により構成されるサ
イクロコンバータのゲート回路において、前記論理積回
路の出力或いは前記パルス発生回路の出力のいづれか一
方の出力により時間の積算を開始し、予め設定された時
間で出力信号を発生する時間積算手段を具備し、正側
（負側）コンバータのサイリスタに逆並列接続されてい
る負側（正側）コンバータのサイリスタの前記時間積算
手段の出力により前記正側（負側）コンバータのサイリ
スタの前記ゲ―ト信号保持回路をリセットし、前記正側
（負側）コンバータのサイリスタの前記時間積算手段を
前記負側（正側）コンバータのサイリスタの前記論理積
回路の出力或いは前記パルス発生回路の出力のいづれか
一方の出力によりリセットすることを特徴としたもので
ある。

【００１１】更に又、請求項４に記載の発明は、共通の
交流電源に接続され負荷に正方向電流を供給する正側コ
ンバータと、負方向電流を供給する負側コンバータと、
前記正負コンバータを構成するサイリスタを点弧するゲ
ート信号を保持するゲート信号保持回路と、該ゲート信
号保持回路の出力と前記サイリスタの順電圧信号の論理
積が成立した時に出力信号を発生する論理積回路と、該
論理積回路の出力信号が印加され前記サイリスタを点弧
するパルスを発生するパルス発生回路により構成される
サイクロコンバータのゲート回路において、前記正側コ
ンバータの正群サイリスタ又は負群サイリスタのいづれ
か一方の群のサイリスタの前記論理積回路の出力或いは
前記パルス発生回路の出力のいづれか一方の出力により
時間の積算を開始し、予め設定された時間で出力信号を
発生し、前記負側コンバータの正群サイリスタ又は負群
サイリスタのいづれか一方の群のサイリスタの前記論理
積回路の出力或いは前記パルス発生回路の出力のいづれ
か一方の出力によりリセットされる正側コンバータの時
間積算手段と、前記負側コンバータの正群サイリスタ又
は負群サイリスタのいづれか一方の群のサイリスタの前
記論理積回路の出力或いは前記パルス発生回路の出力の
いづれか一方の出力により時間の積算を開始し、予め設
定された時間で出力信号を発生し、前記正側コンバータ
の正群サイリスタ又は負群サイリスタのいづれか一方の
群のサイリスタの前記論理積回路の出力或いは前記パル
ス発生回路の出力のいづれか一方の出力によりリセット
される負側コンバータの時間積算手段を具備し、前記正
側コンバータの時間積算手段の出力で前記負側コンバー
タの前記ゲ―ト信号保持回路をリセットし、前記負側コ
ンバータの時間積算手段の出力で前記正側コンバータの
前記ゲ―ト信号保持回路をリセットすることを特徴とし
たものである。

【００１２】

【作用】前述のように構成された請求項１に記載の発明
によれば、一方のコンバータから他方のコンバータに電
流を切替る時に他方のコンバータの論理積回路の出力或
いはゲートパルスが発生したことにより他方のコンバー
タに電流が流れたことになる。この論理積回路の出力或
いはゲートパルスにより積算手段の積算を開始する。積
算時間がサイリスタのターンオフに充分な時間に達した
ら出力を発生し、ゲート信号を保持していた一方のコン
バータの保持回路をリセットする。この保持回路がリセ
ットされたことにより他方のコンバータの転流を許可す
る。一方のコンバータのサイリスタが完全にオフしてか
らゲートが確実にリセットされ、その後で他方のコンバ
ータの転流を開始するため両コンバータのサイリスタが
同時に点弧し交流短絡に到ることはない。

【００１３】又、前述のように構成された請求項２に記
載の発明によれば、時間積算手段を正側コンバータに共
通に１個、負側コンバータに共通に１個つづ設けること
によって請求項１に記載の発明と同様な効果を得ること
ができる。

【００１４】又、前述のように構成された請求項３に記
載の発明によれば、一方の群から他方の群に電流を切替
る場合は請求項１に記載の発明と全く同一に行われ交流
短絡となることはない。更に、正側コンバータのサイリ
スタの時間積算手段を負側コンバータのサイリスタの論
理積回路の出力或いはパルス発生回路の出力のいづれか
一方の出力によりリセットし、負側コンバータのサイリ
スタの時間積算手段を正側コンバータのサイリスタの論
理積回路の出力或いはパルス発生回路の出力のいづれか
一方の出力によりリセットしているため、正側コンバー
タから負側コンバータに電流が切替わりサイリスタのタ
ーンオフタイム以下の時間で再び正側コンバータに電流
が切替わりその後で再度負側コンバータに電流が切替わ
っても交流短絡となることはない。

【００１５】更に又、前述のように構成された請求項４
に記載の発明によれば、時間積算手段を正側コンバータ
に共通に１個、負側コンバータに共通に１個つづ設ける
ことによって請求項３に記載の発明と同様な効果を得る
ことができる。

【００１６】

【実施例】以下、請求項１に記載の発明の一実施例を図
１５と同一部に同一記号を付して示す図１のブロック図
を参照して説明する。図において、２１は積算タイマで
あり、パルス発生器２０の出力パルスで時間の積算を開
始し、積算時間が所定の時間に達したらパルスを出力す
る。２２はオア回路でありフリップフロップ回路１６の
出力の各サイリスタの信号の論理和を出力する。この信
号は反対側のコンバータの転流禁止信号となり、積算タ
イマ２１のパルス出力は反対側のフリップフロップ回路
１６のリセットに入力される。

【００１７】図１のサイクロコンバータのゲート回路に
おいて、零区間無しの電流切替は次のように行われる。
正側から負側への切替の場合について図２を参照して説
明する。まず、フリップフロップ回路１６−２にサイリ
スタ７のゲート信号が与えられ、フリップフロップ回路
１６−２で保持される。フリップフロップ回路１６−１
にはサイリスタ１のゲート信号が保持されている。サイ
リスタ１に流れていた電流が零になり、負方向に流れよ
うとするとサイリスタ７に順電圧が印加され、順電圧信
号が確立する。サイリスタ７の順電圧信号の確立によ
り、アンド回路１９−２が成立し、アンド回路１９−２
の出力がパルス発生回路２０−２に与えられ、サイリス
タ７へゲートパルスが与えられる。これによりサイリス
タ７はターンオンし負方向の電流が流れる。サイリスタ
１の電流は零となるがサイリスタ７がオンしているため
サイリスタ１にはサイリスタ７の順電圧降下の電圧しか
印加されない。パルス発生回路２０−２の出力パルスは
積算タイマ２１−２に与えられ、積算タイマ２０−２は
時間を積算し始める。積算タイマ２０−２の設定時間を
十分長くすれば、サイリスタ１に印加される逆電圧がサ
イリスタ７の順電圧降下分だけであっても十分サイリス
タ１をターンオフできる。従って、積算時間がサイリス
タ１のターンオフに必要な時間に相当する予め設定され
た時間ＴOFF になると（具体的には１ｍｓ程度、尚、タ
ーンオフ後に十分な逆電圧が印加されるような場合のタ
ーンオフタイムは４００μｓ程度である。）積算タイマ
２１−２はパルスを出力する。このパルスは正側のフリ
ップフロップ回路１６−１のリセット端子に与えられ
る。これによりフリップフロップ回路１６−１の出力は
リセットされ、サイリスタ１のゲートは以後発生しなく
なり、さらにオア回路２２−１の論理和が不成立となり
負側の転流禁止が解除され転流が許可される。これによ
りサイリスタ７からサイリスタ８への転流が許可されサ
イリスタ８が点弧してもサイリスタ１を介して交流短絡
となることなく負側は転流を開始し負方向の電流を増加
させる。

【００１８】サイリスタ１が完全にターンオフするまで
の時間ＴOFF が積算タイマ２１−２で確保されているこ
とにりサイリスタ１は完全にオフすることができる。更
に、サイリスタ１のゲート信号も確実にリセットされサ
イリスタ１がオフした後、順電圧が印加されてもゲート
パルスを発生することはない。

【００１９】このように零区間無しの電流切替を行った
場合でも正側コンバータのサイリスタ１が完全にオフし
ゲート信号も確実にリセットされた後に負側コンバータ
のサイリスタが転流を開始することから、転流を開始し
ても交流短絡とならずサイクロコンバータが停止するこ
とはない。更に、サイリスタ１のターンオフ時間は積算
タイマ２１−２により確保されることからサイリスタ１
に高速なサイリスタを使用する必要もない。従って、安
価で信頼性の高いサイクロコンバータを提供することが
できる。

【００２０】図１と同一部に同一記号を付して示す図３
は、請求項１に記載の発明の他の実施例を示すブロック
図である。図１ではパルス発生回路２０の出力で積算タ
イマ２１の積算を開始しているのに対して、図３ではア
ンド回路１９の出力で積算タイマ２１の積算を開始して
いる。図３の構成であってもアンド回路１９−２が成立
したことにより積算が開始されると共にパルス発生回路
２０−２によりゲートパルスを発生しサイリスタ７をタ
ーンオンさせる。以後は図１と同様になり、サイリスタ
１は充分なターンオフ時間が確保されサイリスタ１のゲ
ート信号も確実にリセットされるので同様な効果が得ら
れる。

【００２１】図４は、請求項２の発明の一実施例を示す
ブロック図であり、２３はオア回路であり、正側コンバ
ータの全サイリスタ（全アームとも言う）のゲートパル
スの論理和により積算タイマ２１の積算を開始し、その
出力で負側のフリップフロップ回路１６をリセットし、
負側の全サイリスタ（全アームとも言う）のゲートパル
スの論理和により積算タイマ２１の積算を開始し、その
出力で正側のフリップフロップ回路１６をリセットす
る。本実施例は積算タイマ２１を正側コンバータに共通
に１個、負側コンバータに共通に１個設けて請求項１に
記載の発明と全く同様の効果を得るようにしたものであ
る。

【００２２】図５は、請求項２の発明の第２の実施例を
示すブロック図であり、図４のオア回路２３の入力をコ
ンバータの上側のアームのみ、つまり正側コンバータで
はサイリスタ１、サイリスタ２、サイリスタ３のゲート
パルスのみとし、負側コンバータではサイリスタ７、サ
イリスタ８、サイリスタ９のゲートパルスのみとしたも
のである。

【００２３】これは、正側コンバータのサイリスタはサ
イリスタ１と６，サイリスタ６と２，サイリスタ２と
４，サイリスタ４と３，サイリスタ３と５，サイリスタ
５と１のように対をなして点弧し、負側コンバータのサ
イリスタはサイリスタ７と１２，サイリスタ１２と８，
サイリスタ８と１０，サイリスタ１０と９，サイリスタ
９と１１，サイリスタ１１と７のように対をなして点弧
するため、図５のように構成しても図４と同じタイミン
グで積算タイマ２１が積算を開始することになる。

【００２４】同様にして、正側コンバータの正群サイリ
スタ即ち、サイリスタ１、サイリスタ２、サイリスタ３
のゲートパルスと、負側コンバータの負群サイリスタ即
ち、サイリスタ１０、サイリスタ１１、サイリスタ１２
のゲートパルスの組合せ、或いは正側コンバータの負群
サイリスタ即ち、サイリスタ４、サイリスタ５、サイリ
スタ６のゲートパルスと負側コンバータの正群サイリス
タ即ち、サイリスタ７、サイリスタ８、サイリスタ９の
ゲートパルスの組合せでも同様な効果を得ることができ
る。

【００２５】図６は、請求項２の発明の第３の実施例を
示すブロック図であり、図４のゲートパルスの代りに図
３同様アンド回路１９の出力信号の全アームの論理和に
より積算タイマ２１の積算を開始するものである。この
構成であっても図４と同様に同じ効果が得られる。

【００２６】更に、図７は、請求項２の発明の第４の実
施例を示すブロック図であり、図示のように正群アーム
のみのアンド回路１９の出力信号の論理和であっても良
い。また、負群アームのみのアンド回路１９の出力信号
の論理和であっても良い。

【００２７】図８は、請求項３の発明の一実施例を示す
ブロック図である。この実施例は、正側コンバータのサ
イリスタ１の時間積算タイマ２１−１をサイリスタ１に
逆並列接続される負側コンバータのサイリスタ７へのゲ
ートパルスでリセットし、負側コンバータのサイリスタ
７の時間積算タイマ２１−２をサイリスタ７に逆並列接
続される正側コンバータのサイリスタ１へのゲートパル
スでリセットするようにしたものである。このように構
成することにより、外乱等によりサイクロコンバータの
出力電流が振動するような場合でも交流短絡を防止でき
る。

【００２８】例えば、図１の実施例において、図２の一
点鎖線で示すように外乱等により電流が振動し時間積算
タイマ２１−２の設定時間ＴOFF 以内の時刻時刻ｔ2 で
再びサイリスタ１に電流が切替わった場合を考えてみ
る。

【００２９】時刻ｔ1 にてサイリスタ７へ点弧パルスが
与えられると同時に時間積算タイマ２１−２が時間の積
算を開始する。時刻ｔ2 でサイリスタ７の電流が零にな
り、サイリスタ１の順電圧信号が確立しアンド回路１９
−１が成立し図示しないパルスによってサイリスタ１が
点弧し電流がサイリスタ７からサイリスタ１へ切替わ
る。時刻ｔ3 で時間積算タイマ２１−２が出力を発生す
るため、フリップフロップ回路１６−１はリセットされ
るがそれ以前の時刻ｔ2 でサイリスタ１はターンオンし
ているため導通し続けることになる。一方、時刻ｔ3 で
フリップフロップ回路１６−１の出力はリセットされて
いるため、オア回路２２−１の論理和が不成立となり負
側コンバ―タの転流禁止が解除され転流が許可され、こ
の状態が保持される。従って、時刻ｔ3 以降サイリスタ
１の電流が減少し零になった時点をｔ4 （図示せず）と
すれば、時刻ｔ4 直後にサイリスタ８に点弧パルスが与
えられることになるが、この時サイリスタ１は完全にタ
―ンオフしていないため交流短絡となる。

【００３０】次に、図８に示す実施例において、図２に
一点鎖線で示すように外乱等により電流が振動し時間積
算タイマ２１−２の設定時間ＴOFF 以内の時刻時刻ｔ2
で再びサイリスタ１に電流が切替わった場合を考えてみ
る。

【００３１】時刻ｔ1 にてサイリスタ７へ点弧パルスが
与えられると同時に時間積算タイマ２１−２が時間の積
算を開始する。時刻ｔ2 でサイリスタ７の電流が零にな
り、サイリスタ１の順電圧信号が確立しアンド回路１９
−１が成立することにより、パルス発生回路２０−１か
らサイリスタ１へのゲ―トパルス（図示せず）が発生
し、電流はサイリスタ７からサイリスタ１へ切替わる。
サイリスタ１へのゲ―トパルス（図示せず）によって時
刻ｔ2 直後に時間積算タイマ２１−２はリセットされ
る。このため、フリップフロップ回路１６−１はリセッ
トされないから、サイリスタ１の電流が零になった時刻
ｔ4 の直後には、サイリスタ８へ転流することなく、再
度サイリスタ７に電流が切替わることになり、交流短絡
となることはない。

【００３２】再度サイリスタ７に電流が切替わった時刻
ｔ4 から時間積算タイマ２１−２が時間の積算を再度開
始し、もし充分なターンオフタイムが確保されればサイ
リスタ７からサイリスタ８へと転流が開始され負方向電
流は増加し始め正常に復帰することになる。

【００３３】図８と同一部に同一記号を付して示す図９
は、請求項３に記載の発明の他の実施例を示すブロック
図である。図９では、アンド回路１９−１の出力で積算
タイマ２１−１の積算を開始し、アンド回路１９−２の
出力で積算タイマ２１−１をリセットし、アンド回路１
９−２の出力で積算タイマ２１−２の積算を開始し、ア
ンド回路１９−１の出力で積算タイマ２１−２をリセッ
トしているので、請求項１の発明と同様に、充分なター
ンオフ時間が確保できると共に、外乱等によりサイクロ
コンバータの出力電流が振動するような場合でも交流短
絡を防止できる。

【００３４】図１０は、請求項４の発明の一実施例を示
すブロック図であり、２３はオア回路であり、正側コン
バータの全サイリスタ（全アームとも言う）のゲートパ
ルスの論理和により積算タイマ２１の積算を開始し、負
側コンバータの全サイリスタ（全アームとも言う）のゲ
ートパルスの論理和によりリセットし、その出力で負側
のフリップフロップ回路１６をリセットする。又、負側
の全サイリスタ（全アームとも言う）のゲートパルスの
論理和により積算タイマ２１の積算を開始し、正側コン
バータの全サイリスタ（全アームとも言う）のゲートパ
ルスの論理和によりリセットし、その出力で正側のフリ
ップフロップ回路１６をリセットする。本実施例は積算
タイマ２１を正側コンバータに共通に１個、負側コンバ
ータに共通に１個設けて請求項３に記載の発明と全く同
様の効果を得るようにしたものである。

【００３５】図１１は、請求項４の発明の第２の実施例
を示すブロック図であり、図１０のオア回路２３の入力
をコンバータの上側のアームのみ、つまり正側コンバー
タではサイリスタ１、サイリスタ２、サイリスタ３のゲ
ートパルスのみとし、負側コンバータではサイリスタ
７、サイリスタ８、サイリスタ９のゲートパルスのみと
したものである。

【００３６】これは、正側コンバータのサイリスタはサ
イリスタ１と６，サイリスタ６と２，サイリスタ２と
４，サイリスタ４と３，サイリスタ３と５，サイリスタ
５と１のように対をなして点弧し、負側コンバータのサ
イリスタはサイリスタ７と１２，サイリスタ１２と８，
サイリスタ８と１０，サイリスタ１０と９，サイリスタ
９と１１，サイリスタ１１と７のように対をなして点弧
するため、図１１のように構成しても図１０と同じタイ
ミングで積算タイマ２１が積算を開始することになる。

【００３７】同様にして、正側コンバータの正群サイリ
スタ即ち、サイリスタ１、サイリスタ２、サイリスタ３
のゲートパルスと、負側コンバータの負群サイリスタ即
ち、サイリスタ１０、サイリスタ１１、サイリスタ１２
のゲートパルスの組合せ、或いは正側コンバータの負群
サイリスタ即ち、サイリスタ４、サイリスタ５、サイリ
スタ６のゲートパルスと負側コンバータの正群サイリス
タ即ち、サイリスタ７、サイリスタ８、サイリスタ９の
ゲートパルスの組合せでも同様な効果を得ることができ
る。

【００３８】図１２は、請求項４の発明の第３の実施例
を示すブロック図であり、図１０のゲートパルスの代り
に図９同様アンド回路１９の出力信号の全アームの論理
和により積算タイマ２１の積算を開始するものである。
この構成であっても図１０と同様に同じ効果が得られ
る。

【００３９】更に、図１３は、請求項４の発明の第４の
実施例を示すブロック図であり、正側のオア回路２３
に、図示のように正群アームのみのアンド回路１９の出
力信号を加え、負側のオア回路２３に、図示のように負
群アームのみのアンド回路１９の出力信号を加えたもの
である。また、負群アームのみのアンド回路１９の出力
信号のであっても良い。また、負群アームのみのアンド
回路１９の出力信号の論理和であっても良く、この場合
も請求項１の発明と同様に、充分なターンオフ時間が確
保できると共に、外乱等によりサイクロコンバータの出
力電流が振動するような場合でも交流短絡を防止でき
る。

【００４０】

【発明の効果】以上説明したように請求項１に記載の発
明によれば、正側コンバータと、これに逆並列接続され
る負側コンバータからなるサイクロコンバータにおい
て、正側コンバータ及び負側コンバータを構成するサイ
リスタに対応して設けられ、該サイリスタへの点弧パル
スによって時間積算を開始する時間積算手段を具備し、
正側コンバータを構成するサイリスタの時間積算手段の
出力で、前記正側コンバータを構成するサイリスタに逆
並列接続されている負側コンバータのサイリスタのゲー
ト信号をリセットするようにしたのでサイクロコンバー
タを電流零の区間無しに切替る場合でも高速なサイリス
タを使用する必要がなく、又、転流時に交流短絡の発生
しない安価で信頼性の高いサイクロコンバータのゲート
回路を提供することができる。

【００４１】又、請求項２に記載の発明によれば、前記
時間積算手段を正側コンバータ側に１個、負側コンバー
タ側に１個設けることにより、請求項１に記載の発明と
同様な効果を得ることができる。

【００４２】更に、請求項３に記載の発明によれば、請
求項１に記載の発明の効果に加え、外乱等によりサイク
ロコンバータの出力電流が振動するような場合でも交流
短絡を防止できる効果も得ることができる。

【００４３】更に又、請求項４に記載の発明によれば、
前記時間積算手段を正側コンバータ側に１個、負側コン
バータ側に１個設けることにより、請求項３に記載の発
明と同様な効果を得ることができる。

【図面の簡単な説明】

【図１】請求項１に記載の発明によるサイクロコンバー
タのゲート回路の一実施例を示すブロック図。

【図２】［図１］のサイクロコンバータのゲート回路の
動作説明図。

【図３】請求項１に記載の発明によるサイクロコンバー
タのゲート回路の他の実施例を示すブロック図。

【図４】請求項２に記載の発明によるサイクロコンバー
タのゲート回路の一実施例を示すブロック図。

【図５】請求項２に記載の発明によるサイクロコンバー
タのゲート回路の第２の実施例を示すブロック図。

【図６】請求項２に記載の発明によるサイクロコンバー
タのゲート回路の第３の実施例を示すブロック図。

【図７】請求項２に記載の発明によるサイクロコンバー
タのゲート回路の第４の実施例を示すブロック図。

【図８】請求項３に記載の発明によるサイクロコンバー
タのゲート回路の一実施例を示すブロック図。

【図９】請求項３に記載の発明によるサイクロコンバー
タのゲート回路の他の実施例を示すブロック図。

【図１０】請求項４に記載の発明によるサイクロコンバ
ータのゲート回路の一実施例を示すブロック図。

【図１１】請求項４に記載の発明によるサイクロコンバ
ータのゲート回路の第２の実施例を示すブロック図。

【図１２】請求項４に記載の発明によるサイクロコンバ
ータのゲート回路の第３の実施例を示すブロック図。

【図１３】請求項４に記載の発明によるサイクロコンバ
ータのゲート回路の第４の実施例を示すブロック図。

【図１４】サイクロコンバータ一相分の主回路構成図。

【図１５】従来のサイクロコンバータのゲート回路のブ
ロック図。

【図１６】従来のサイクロコンバータのゲート回路の動
作説明図。

【符号の説明】

１〜１２ …サイリスタ １３…
電圧検出器 １６ …フリップフロップ回路 １７…
時限回路 １８ …オア回路 １９…
アンド回路 ２０ …パルス発生回路 ２１…
積算タイマ ２２ …オア回路 ２３…
オア回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−344168（ＪＰ，Ａ) 特開 平２−197261（ＪＰ，Ａ) 特開 平３−150070（ＪＰ，Ａ) 特開 昭55−58780（ＪＰ，Ａ) 特開 昭59−230468（ＪＰ，Ａ) 特開 昭58−19167（ＪＰ，Ａ) 特開 昭58−66580（ＪＰ，Ａ) 特開 平３−253297（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H02M 5/00 - 5/48 H02M 1/00 - 1/30

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 共通の交流電源に接続され負荷に正
   方向電流を供給する正側コンバータと、負方向電流を供
   給する負側コンバータと、前記正負コンバータを構成す
   るサイリスタを点弧するゲート信号を保持するゲート信
   号保持回路と、該ゲート信号保持回路の出力と前記サイ
   リスタの順電圧信号の論理積が成立した時に出力信号を
   発生する論理積回路と、該論理積回路の出力信号が印加
   され前記サイリスタを点弧するパルスを発生するパルス
   発生回路により構成されるサイクロコンバータのゲート
   回路において、 前記論理積回路の出力或いは前記パルス発生回路の出力
   のいづれか一方の出力により時間の積算を開始し、予め
   設定された時間で出力信号を発生する時間積算手段を具
   備し、正側（負側）コンバータのサイリスタに逆並列接
   続されている負側（正側）コンバータのサイリスタの前
   記時間積算手段の出力により前記正側（負側）コンバー
   タのサイリスタの前記保持回路をリセットすることを特
   徴としたサイクロコンバータのゲート回路。
2. 【請求項２】 共通の交流電源に接続され負荷に正
   方向電流を供給する正側コンバータと、負方向電流を供
   給する負側コンバータと、前記正負コンバータを構成す
   るサイリスタを点弧するゲート信号を保持するゲート信
   号保持回路と、該ゲート信号保持回路の出力と前記サイ
   リスタの順電圧信号の論理積が成立した時に出力信号を
   発生する論理積回路と、該論理積回路の出力信号が印加
   され前記サイリスタを点弧するパルスを発生するパルス
   発生回路により構成されるサイクロコンバータのゲート
   回路において、 前記正側コンバータの正群サイリスタ又は負群サイリス
   タのいづれか一方の群のサイリスタの前記論理積回路の
   出力或いは前記パルス発生回路の出力のいづれか一方の
   出力により時間の積算を開始し、予め設定された時間で
   出力信号を発生する正側コンバータの時間積算手段と、 前記負側コンバータの正群サイリスタ又は負群サイリス
   タのいづれか一方の群のサイリスタの前記論理積回路の
   出力或いは前記パルス発生回路の出力のいづれか一方の
   出力により時間の積算を開始し、予め設定された時間で
   出力信号を発生する負側コンバータの時間積算手段を具
   備し、 前記正側コンバータの時間積算手段の出力で前記負側コ
   ンバータの前記ゲート信号保持回路をリセットし、前記
   負側コンバータの時間積算手段の出力で前記正側コンバ
   ータの前記ゲート信号保持回路をリセットすることを特
   徴としたサイクロコンバータのゲート回路。
3. 【請求項３】 共通の交流電源に接続され負荷に正
   方向電流を供給する正側コンバータと、負方向電流を供
   給する負側コンバータと、前記正負コンバータを構成す
   るサイリスタを点弧するゲート信号を保持するゲート信
   号保持回路と、該ゲート信号保持回路の出力と前記サイ
   リスタの順電圧信号の論理積が成立した時に出力信号を
   発生する論理積回路と、該論理積回路の出力信号が印加
   され前記サイリスタを点弧するパルスを発生するパルス
   発生回路により構成されるサイクロコンバータのゲート
   回路において、 前記論理積回路の出力或いは前記パルス発生回路の出力
   のいづれか一方の出力により時間の積算を開始し、予め
   設定された時間で出力信号を発生する時間積算手段を具
   備し、正側（負側）コンバータのサイリスタに逆並列接
   続されている負側（正側）コンバータのサイリスタの前
   記時間積算手段の出力により前記正側（負側）コンバー
   タのサイリスタの前記ゲート信号保持回路をリセット
   し、前記正側（負側）コンバータのサイリスタの前記時
   間積算手段を前記負側（正側）コンバータのサイリスタ
   の前記論理積回路の出力或いは前記パルス発生回路の出
   力のいづれか一方の出力によりリセットすることを特徴
   としたサイクロコンバータのゲート回路。
4. 【請求項４】 共通の交流電源に接続され負荷に正
   方向電流を供給する正側コンバータと、負方向電流を供
   給する負側コンバータと、前記正負コンバータを構成す
   るサイリスタを点弧するゲート信号を保持するゲート信
   号保持回路と、該ゲート信号保持回路の出力と前記サイ
   リスタの順電圧信号の論理積が成立した時に出力信号を
   発生する論理積回路と、該論理積回路の出力信号が印加
   され前記サイリスタを点弧するパルスを発生するパルス
   発生回路により構成されるサイクロコンバータのゲート
   回路において、 前記正側コンバータの正群サイリスタ又は負群サイリス
   タのいづれか一方の群のサイリスタの前記論理積回路の
   出力或いは前記パルス発生回路の出力のいづれか一方の
   出力により時間の積算を開始し、予め設定された時間で
   出力信号を発生し、前記負側コンバータの正群サイリス
   タ又は負群サイリスタのいづれか一方の群のサイリスタ
   の前記論理積回路の出力或いは前記パルス発生回路の出
   力のいづれか一方の出力によりリセットされる正側コン
   バータの時間積算手段と、 前記負側コンバータの正群サイリスタ又は負群サイリス
   タのいづれか一方の群のサイリスタの前記論理積回路の
   出力或いは前記パルス発生回路の出力のいづれか一方の
   出力により時間の積算を開始し、予め設定された時間で
   出力信号を発生し、前記正側コンバータの正群サイリス
   タ又は負群サイリスタのいづれか一方の群のサイリスタ
   の前記論理積回路の出力或いは前記パルス発生回路の出
   力のいづれか一方の出力によりリセットされる負側コン
   バータの時間積算手段を具備し、 前記正側コンバータの時間積算手段の出力で前記負側コ
   ンバータの前記ゲ―ト信号保持回路をリセットし、前記
   負側コンバータの時間積算手段の出力で前記正側コンバ
   ータの前記ゲ―ト信号保持回路をリセットすることを特
   徴としたサイクロコンバータのゲート回路。