JPH06113559A - Ｇｔｏインバータ回路 - Google Patents
Ｇｔｏインバータ回路Info
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- JPH06113559A JPH06113559A JP4256896A JP25689692A JPH06113559A JP H06113559 A JPH06113559 A JP H06113559A JP 4256896 A JP4256896 A JP 4256896A JP 25689692 A JP25689692 A JP 25689692A JP H06113559 A JPH06113559 A JP H06113559A
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- phase
- snubber
- overvoltage
- switching
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Abstract
(57)【要約】
【目的】 各相のＧＴＯ素子のスイッチング時に発生す
る過電圧及び急峻な電圧変化を抑制し、ＧＴＯインバー
タ回路の低コスト化とコンパクト化を図る。 【構成】 ＧＴＯ素子を用いた多相インバータ回路にお
いて、各相に共有するスナバ抵抗５及び過電圧コンデン
サ６を設ける。各相にはスナバコンデンサ３ａ〜３ｃ、
スナバダイオード４ａ〜４ｆを設け、共有するスナバ抵
抗５及び過電圧コンデンサ６と共にスナバ回路を構成す
る。スイッチングパターン発生部１２は、各相のＧＴＯ
素子２ａ〜２ｆをスイッチング制御する。スイッチング
パターン発生部１２は、ある相のＧＴＯ素子のスイッチ
ング指令を出力すると一定時間他相のＧＴＯ素子に対す
るスイッチング指令の出力を禁止する手段を備えてい
る。従って、過電圧コンデンサ６に誘起した過電圧が充
分放電してから他相のＧＴＯ素子がスイッチングされ、
ＧＴＯ素子の両端の急峻な電圧変化が抑制される。
る過電圧及び急峻な電圧変化を抑制し、ＧＴＯインバー
タ回路の低コスト化とコンパクト化を図る。 【構成】 ＧＴＯ素子を用いた多相インバータ回路にお
いて、各相に共有するスナバ抵抗５及び過電圧コンデン
サ６を設ける。各相にはスナバコンデンサ３ａ〜３ｃ、
スナバダイオード４ａ〜４ｆを設け、共有するスナバ抵
抗５及び過電圧コンデンサ６と共にスナバ回路を構成す
る。スイッチングパターン発生部１２は、各相のＧＴＯ
素子２ａ〜２ｆをスイッチング制御する。スイッチング
パターン発生部１２は、ある相のＧＴＯ素子のスイッチ
ング指令を出力すると一定時間他相のＧＴＯ素子に対す
るスイッチング指令の出力を禁止する手段を備えてい
る。従って、過電圧コンデンサ６に誘起した過電圧が充
分放電してから他相のＧＴＯ素子がスイッチングされ、
ＧＴＯ素子の両端の急峻な電圧変化が抑制される。
Description
【０００１】
【産業上の利用分野】この発明は、スナバ回路を備えた
多相のＧＴＯ（ゲートターンオフサイリスタ）インバー
タ回路に関する。
多相のＧＴＯ（ゲートターンオフサイリスタ）インバー
タ回路に関する。
【０００２】
【従来の技術】ＧＴＯ素子は、デバイスの特性上、ター
ンオフ時の電圧上昇率に制限がある。このためＧＴＯ素
子を用いた回路では、図６に示すようにＧＴＯ素子２０
にスナバ回路２１を並列に接続し、過電圧及びターンオ
フ時の電圧上昇率を抑制するようにしている。このスナ
バ回路２１は、スナバダイオード２２、スナバコンデン
サ２３及びスナバ抵抗２４からなり、スナバダイオード
２２とスナバコンデンサ２３の直列回路がＧＴＯ素子２
０に並列に接続され、スナバ抵抗２４がスナバダイオー
ド２２に並列に接続されている。
ンオフ時の電圧上昇率に制限がある。このためＧＴＯ素
子を用いた回路では、図６に示すようにＧＴＯ素子２０
にスナバ回路２１を並列に接続し、過電圧及びターンオ
フ時の電圧上昇率を抑制するようにしている。このスナ
バ回路２１は、スナバダイオード２２、スナバコンデン
サ２３及びスナバ抵抗２４からなり、スナバダイオード
２２とスナバコンデンサ２３の直列回路がＧＴＯ素子２
０に並列に接続され、スナバ抵抗２４がスナバダイオー
ド２２に並列に接続されている。
【０００３】上記の構成において、ＧＴＯ素子２０のタ
ーンオフ時には、ＧＴＯ素子２０に流れていた主電流が
スナバダイオード２２を介してスナバコンデンサ２３に
流れ、スナバコンデンサ２３に電荷が蓄積される。この
ように主電流をスナバコンデンサ２３に分流することに
より、ＧＴＯ素子２０のターンオフ時における電圧上昇
率が抑制される。上記スナバコンデンサ２３に蓄積され
た電荷は、ＧＴＯ素子２０のターンオン時にスナバ抵抗
２４を介して放電される。
ーンオフ時には、ＧＴＯ素子２０に流れていた主電流が
スナバダイオード２２を介してスナバコンデンサ２３に
流れ、スナバコンデンサ２３に電荷が蓄積される。この
ように主電流をスナバコンデンサ２３に分流することに
より、ＧＴＯ素子２０のターンオフ時における電圧上昇
率が抑制される。上記スナバコンデンサ２３に蓄積され
た電荷は、ＧＴＯ素子２０のターンオン時にスナバ抵抗
２４を介して放電される。
【０００４】しかして、上記ＧＴＯ素子を用いた回路と
しては、ＧＴＯインバータ回路がある。ＧＴＯ素子とス
ナバ回路を複数個組合わせて構成した多相のＧＴＯイン
バータ回路の例としては、１９８４年のＩＥＥＥに、Un
deland氏等が発表した論文「A SNUBBER CONFIGURATION
FOR BOTH POWER TRANSISTORS AND GTO PWM INVERTERS」
がある。
しては、ＧＴＯインバータ回路がある。ＧＴＯ素子とス
ナバ回路を複数個組合わせて構成した多相のＧＴＯイン
バータ回路の例としては、１９８４年のＩＥＥＥに、Un
deland氏等が発表した論文「A SNUBBER CONFIGURATION
FOR BOTH POWER TRANSISTORS AND GTO PWM INVERTERS」
がある。
【０００５】
【発明が解決しようとする課題】上記Undeland氏等によ
り発表された論文では、ＰＷＭブリッジでＧＴＯ素子を
用いる時は、各相毎に分離した過電圧コンデンサが必要
であると示され、過電圧コンデンサの共有化は、臨界オ
フ電圧上昇率（ｄｖ／ｄｔ）の点で問題があるとしてい
る。即ち、複数のＧＴＯ素子とスナバ回路を複数個組合
わせて多相のインバータ回路を構成する場合、各相のＧ
ＴＯ素子に対して過電圧コンデンサを共有化しようとす
ると、ある相のＧＴＯ素子をターンオフした際、過電圧
コンデンサに充電されている過電圧が他の相のＧＴＯ素
子に印加され、所定の臨界オフ電圧上昇率を越えてしま
う。このため従来の多相のＧＴＯインバータ回路では、
過電圧コンデンサを共有化することが困難であった。
り発表された論文では、ＰＷＭブリッジでＧＴＯ素子を
用いる時は、各相毎に分離した過電圧コンデンサが必要
であると示され、過電圧コンデンサの共有化は、臨界オ
フ電圧上昇率（ｄｖ／ｄｔ）の点で問題があるとしてい
る。即ち、複数のＧＴＯ素子とスナバ回路を複数個組合
わせて多相のインバータ回路を構成する場合、各相のＧ
ＴＯ素子に対して過電圧コンデンサを共有化しようとす
ると、ある相のＧＴＯ素子をターンオフした際、過電圧
コンデンサに充電されている過電圧が他の相のＧＴＯ素
子に印加され、所定の臨界オフ電圧上昇率を越えてしま
う。このため従来の多相のＧＴＯインバータ回路では、
過電圧コンデンサを共有化することが困難であった。
【０００６】この発明は上記の問題を解決するためにな
されたもので、ＧＴＯ素子のスイッチング時に過電圧及
びオフ電圧上昇率を確実に抑制でき、スナバ抵抗及び過
電圧コンデンサの共有化を可能として低コスト化とコン
パクト化を図ることができるＧＴＯインバータ回路を提
供することを目的とする。
されたもので、ＧＴＯ素子のスイッチング時に過電圧及
びオフ電圧上昇率を確実に抑制でき、スナバ抵抗及び過
電圧コンデンサの共有化を可能として低コスト化とコン
パクト化を図ることができるＧＴＯインバータ回路を提
供することを目的とする。
【０００７】
【課題を解決するための手段】この発明は、対をなすＧ
ＴＯ素子を用いたインバータ回路を複数並列的に接続し
てなる多相インバータ回路において、各相に共有して設
けられるスナバ抵抗及び過電圧コンデンサと、各相のイ
ンバータ回路に設けられ、上記共有するスナバ抵抗及び
過電圧コンデンサと共に、スナバコンデンサ、スナバダ
イオードにより構成されるスナバ回路と、上記各相のＧ
ＴＯ素子をオン／オフするスイッチングパターンを発生
するスイッチングパターン発生手段と、この手段により
ある相のＧＴＯ素子のスイッチング指令が出力されると
一定時間他相のＧＴＯ素子に対するスイッチング指令の
出力を禁止する手段とを具備したことを特徴とする。
ＴＯ素子を用いたインバータ回路を複数並列的に接続し
てなる多相インバータ回路において、各相に共有して設
けられるスナバ抵抗及び過電圧コンデンサと、各相のイ
ンバータ回路に設けられ、上記共有するスナバ抵抗及び
過電圧コンデンサと共に、スナバコンデンサ、スナバダ
イオードにより構成されるスナバ回路と、上記各相のＧ
ＴＯ素子をオン／オフするスイッチングパターンを発生
するスイッチングパターン発生手段と、この手段により
ある相のＧＴＯ素子のスイッチング指令が出力されると
一定時間他相のＧＴＯ素子に対するスイッチング指令の
出力を禁止する手段とを具備したことを特徴とする。
【０００８】
【作用】第１の相の交流信号を出力する場合、スイッチ
ング制御手段は所定のＧＴＯ素子をオンする。
ング制御手段は所定のＧＴＯ素子をオンする。
【０００９】スイッチング制御手段は、第１の相の交流
信号出力の為のＧＴＯ素子のスイッチング指令を出した
後、このＧＴＯ素子を保護する保護回路の過渡状態が終
了するまで他相の交流信号出力の為のＧＴＯ素子のスイ
ッチング指令を禁止する。所定の保護回路の過渡状態終
了後、他相の交流信号出力の為のＧＴＯ素子をオンす
る。これにより、ＧＴＯ素子のスイッチング時にＧＴＯ
インバータに発生する過電圧及びオフ電圧上昇率を抑制
できる。
信号出力の為のＧＴＯ素子のスイッチング指令を出した
後、このＧＴＯ素子を保護する保護回路の過渡状態が終
了するまで他相の交流信号出力の為のＧＴＯ素子のスイ
ッチング指令を禁止する。所定の保護回路の過渡状態終
了後、他相の交流信号出力の為のＧＴＯ素子をオンす
る。これにより、ＧＴＯ素子のスイッチング時にＧＴＯ
インバータに発生する過電圧及びオフ電圧上昇率を抑制
できる。
【００１０】
【実施例】以下、図面を参照してこの発明の一実施例を
説明する。図１に示す実施例は、複数のＧＴＯ素子及び
スナバ回路を組合わせて、直流電圧を３相（Ｕ相、Ｖ
相、Ｗ相）の交流電圧に変換するＧＴＯインバータ回路
について示したものである。
説明する。図１に示す実施例は、複数のＧＴＯ素子及び
スナバ回路を組合わせて、直流電圧を３相（Ｕ相、Ｖ
相、Ｗ相）の交流電圧に変換するＧＴＯインバータ回路
について示したものである。
【００１１】この実施例に係るＧＴＯインバータ回路
は、外部の直流電源から直流電圧が供給される＋側端子
１ａ、−側端子１ｂ、ＧＴＯ素子２ａ〜２ｆ、スナバコ
ンデンサ３ａ，３ｂ，３ｃとスナバダイオード４ａ〜４
ｆを有するスナバ回路、各スナバ回路が共有するスナバ
抵抗５及び過電圧コンデンサ６、ＧＴＯ素子２ａ〜２ｆ
をバイパスするフリーホイリングダイオード７ａ〜７
ｆ、リアクトル８ａ，８ｂ，８ｃ、Ｕ相，Ｖ相，Ｗ相の
各信号出力用のインバータ各相出力端子９ａ，９ｂ，９
ｃ、ゲートドライブ回路１１、インバータスイッチング
パターン発生部１２を有している。
は、外部の直流電源から直流電圧が供給される＋側端子
１ａ、−側端子１ｂ、ＧＴＯ素子２ａ〜２ｆ、スナバコ
ンデンサ３ａ，３ｂ，３ｃとスナバダイオード４ａ〜４
ｆを有するスナバ回路、各スナバ回路が共有するスナバ
抵抗５及び過電圧コンデンサ６、ＧＴＯ素子２ａ〜２ｆ
をバイパスするフリーホイリングダイオード７ａ〜７
ｆ、リアクトル８ａ，８ｂ，８ｃ、Ｕ相，Ｖ相，Ｗ相の
各信号出力用のインバータ各相出力端子９ａ，９ｂ，９
ｃ、ゲートドライブ回路１１、インバータスイッチング
パターン発生部１２を有している。
【００１２】上記直流電圧が供給される端子１ａ，１ｂ
には、電源ラインＬ1 ，Ｌ2 が接続される。この電源ラ
インＬ1 ，Ｌ2 間には、Ｕ相のＧＴＯ素子２ａ，２ｂ、
Ｖ相のＧＴＯ素子２ｃ，２ｄ、Ｗ相のＧＴＯ素子２ｅ，
２ｆがそれぞれリアクトル８ａ，８ｂ，８ｃを介して接
続されると共に、スナバ抵抗５及び過電圧コンデンサ６
の直列回路が接続される。
には、電源ラインＬ1 ，Ｌ2 が接続される。この電源ラ
インＬ1 ，Ｌ2 間には、Ｕ相のＧＴＯ素子２ａ，２ｂ、
Ｖ相のＧＴＯ素子２ｃ，２ｄ、Ｗ相のＧＴＯ素子２ｅ，
２ｆがそれぞれリアクトル８ａ，８ｂ，８ｃを介して接
続されると共に、スナバ抵抗５及び過電圧コンデンサ６
の直列回路が接続される。
【００１３】上記ＧＴＯ素子２ａ，２ｃ，２ｅの各アノ
ードは、それぞれスナバダイオード４ｂ，４ａ、スナバ
ダイオード４ｄ，４ｃ、スナバダイオード４ｆ，４ｅを
介してスナバ抵抗５と過電圧コンデンサ６との接続点に
接続される。また、上記スナバダイオード４ｂ，４ｄ，
４ｆのカソードは、それぞれスナバコンデンサ３ａ，３
ｂ，３ｃを介してＧＴＯ素子２ａ，２ｃ，２ｅのカソー
ドに接続される。
ードは、それぞれスナバダイオード４ｂ，４ａ、スナバ
ダイオード４ｄ，４ｃ、スナバダイオード４ｆ，４ｅを
介してスナバ抵抗５と過電圧コンデンサ６との接続点に
接続される。また、上記スナバダイオード４ｂ，４ｄ，
４ｆのカソードは、それぞれスナバコンデンサ３ａ，３
ｂ，３ｃを介してＧＴＯ素子２ａ，２ｃ，２ｅのカソー
ドに接続される。
【００１４】更に、上記ＧＴＯ素子２ａ〜２ｆの各アノ
ード・カソード間には、フリーホイリングダイオード７
ａ〜７ｆがそれぞれ逆極性となるように並列に接続され
る。そして、ＧＴＯ素子２ａ，２ｂの接続点に出力端子
９ａ、ＧＴＯ素子２ｃ，２ｄ接続点に出力端子９ｂ、Ｇ
ＴＯ素子２ｅ，２ｆの接続点に出力端子９ｃが接続され
る。そして、上記出力端子９ａ〜９ｃに例えば交流電動
機等の３相の負荷１３が接続される。ゲートドライブ回
路１１は、インバータスイッチングパターン発生部１２
からの制御信号に従って各ＧＴＯ素子２ａ〜２ｆのスイ
ッチング制御を行なう。
ード・カソード間には、フリーホイリングダイオード７
ａ〜７ｆがそれぞれ逆極性となるように並列に接続され
る。そして、ＧＴＯ素子２ａ，２ｂの接続点に出力端子
９ａ、ＧＴＯ素子２ｃ，２ｄ接続点に出力端子９ｂ、Ｇ
ＴＯ素子２ｅ，２ｆの接続点に出力端子９ｃが接続され
る。そして、上記出力端子９ａ〜９ｃに例えば交流電動
機等の３相の負荷１３が接続される。ゲートドライブ回
路１１は、インバータスイッチングパターン発生部１２
からの制御信号に従って各ＧＴＯ素子２ａ〜２ｆのスイ
ッチング制御を行なう。
【００１５】インバータスイッチングパターン発生部１
２は、各ＧＴＯ素子２ａ〜２ｆのオン／オフのスイッチ
ングを行なう為の制御信号を発生する。また、インバー
タスイッチングパターン発生部１２には、ある相（Ｕ，
Ｖ，あるいはＷ相）のＧＴＯ素子のスイッチング指令を
出力すると、その過渡状態が終わるまでの一定時間、つ
まり、過電圧コンデンサ６に誘起した過電圧が充分に小
さくなるまでの時間、他相のＧＴＯ素子のスイッチング
指令を禁止するロジックを設けている。次に上記実施例
の動作を説明する。
２は、各ＧＴＯ素子２ａ〜２ｆのオン／オフのスイッチ
ングを行なう為の制御信号を発生する。また、インバー
タスイッチングパターン発生部１２には、ある相（Ｕ，
Ｖ，あるいはＷ相）のＧＴＯ素子のスイッチング指令を
出力すると、その過渡状態が終わるまでの一定時間、つ
まり、過電圧コンデンサ６に誘起した過電圧が充分に小
さくなるまでの時間、他相のＧＴＯ素子のスイッチング
指令を禁止するロジックを設けている。次に上記実施例
の動作を説明する。
【００１６】上記実施例に示したＧＴＯインバータ回路
は、基本的には各相のＧＴＯ素子２ａ〜２ｆとフリーホ
イリングダイオード７ａ〜７ｆでインバータ動作を行な
う。この場合、実際の動作時にはＧＴＯ素子２ａ〜２ｆ
のスイッチング時に過電圧／過電流が生じるので、その
抑制がスナバコンデンサ３ａ〜３ｃ、スナバダイオード
４ａ〜４ｆ、スナバ抵抗５、過電圧コンデンサ６、リア
クトル８ａ〜８ｃ等からなるスナバ回路により行なわれ
る。
は、基本的には各相のＧＴＯ素子２ａ〜２ｆとフリーホ
イリングダイオード７ａ〜７ｆでインバータ動作を行な
う。この場合、実際の動作時にはＧＴＯ素子２ａ〜２ｆ
のスイッチング時に過電圧／過電流が生じるので、その
抑制がスナバコンデンサ３ａ〜３ｃ、スナバダイオード
４ａ〜４ｆ、スナバ抵抗５、過電圧コンデンサ６、リア
クトル８ａ〜８ｃ等からなるスナバ回路により行なわれ
る。
【００１７】上記ＧＴＯインバータ回路の動作説明を容
易にするため、各ＧＴＯ素子２ａ〜２ｆを交流１周期間
に１回スイッチングするものとし、そのときの各相の電
圧、電流波形を図２に示す。この場合、インバータスイ
ッチングパターン発生部１２は、各相のＧＴＯ素子２ａ
〜２ｆを１２０°の位相差を持たせさてオン／オフ駆動
するようにスイッチングパターンを発生する。各ＧＴＯ
素子２ａ〜２ｆは、交流１周期間に１８０°の期間オン
し、残りの期間はオフする。直流電源電圧をＥとし、仮
想的な中間点０を基準とすると、各相の電圧（Ｅ／２，
−Ｅ／２）は互いに１２０°位相のずれた１８０°通電
の方形波となる。
易にするため、各ＧＴＯ素子２ａ〜２ｆを交流１周期間
に１回スイッチングするものとし、そのときの各相の電
圧、電流波形を図２に示す。この場合、インバータスイ
ッチングパターン発生部１２は、各相のＧＴＯ素子２ａ
〜２ｆを１２０°の位相差を持たせさてオン／オフ駆動
するようにスイッチングパターンを発生する。各ＧＴＯ
素子２ａ〜２ｆは、交流１周期間に１８０°の期間オン
し、残りの期間はオフする。直流電源電圧をＥとし、仮
想的な中間点０を基準とすると、各相の電圧（Ｅ／２，
−Ｅ／２）は互いに１２０°位相のずれた１８０°通電
の方形波となる。
【００１８】図２（ａ）は、Ｕ相の電圧波形を示し、Ｇ
ＴＯ素子２ａをオン、素子２ｂをオフすると出力電圧Ｖ
U は正の電圧（Ｅ／２）となり、ＧＴＯ素子２ａをオ
フ、素子２ｂをオンすると出力電圧ＶU は負の電圧（−
Ｅ／２）となる。
ＴＯ素子２ａをオン、素子２ｂをオフすると出力電圧Ｖ
U は正の電圧（Ｅ／２）となり、ＧＴＯ素子２ａをオ
フ、素子２ｂをオンすると出力電圧ＶU は負の電圧（−
Ｅ／２）となる。
【００１９】図２（ｂ）は、Ｖ相の電圧波形を示し、Ｇ
ＴＯ素子２ｃをオン、素子２ｄをオフすると出力電圧Ｖ
V は正の電圧（Ｅ／２）となり、ＧＴＯ素子２ｃをオ
フ、素子２ｄをオンすると出力電圧ＶV は負の電圧（−
Ｅ／２）となる。このＶ相の出力電圧ＶV は、Ｕ相の出
力電圧ＶU より１２０°遅れた位相となる。
ＴＯ素子２ｃをオン、素子２ｄをオフすると出力電圧Ｖ
V は正の電圧（Ｅ／２）となり、ＧＴＯ素子２ｃをオ
フ、素子２ｄをオンすると出力電圧ＶV は負の電圧（−
Ｅ／２）となる。このＶ相の出力電圧ＶV は、Ｕ相の出
力電圧ＶU より１２０°遅れた位相となる。
【００２０】図２（ｃ）は、Ｗ相の電圧波形を示し、Ｇ
ＴＯ素子２ｅをオン、素子２ｆをオフすると出力電圧Ｖ
W は正の電圧（Ｅ／２）となり、ＧＴＯ素子２ｅをオ
フ、素子２ｆをオンすると出力電圧ＶW は負の電圧（−
Ｅ／２）となる。このＷ相の出力電圧ＶW は、Ｖ相の出
力電圧ＶV より更に１２０°遅れた位相となる。
ＴＯ素子２ｅをオン、素子２ｆをオフすると出力電圧Ｖ
W は正の電圧（Ｅ／２）となり、ＧＴＯ素子２ｅをオ
フ、素子２ｆをオンすると出力電圧ＶW は負の電圧（−
Ｅ／２）となる。このＷ相の出力電圧ＶW は、Ｖ相の出
力電圧ＶV より更に１２０°遅れた位相となる。
【００２１】そして、各相の線間電圧例えばＵ相とＶ相
の線間電圧ＶUVは、図２（ｄ）に示すようにＵ相の電圧
ＶU とＶ相の電圧ＶV を合成した１２０°幅の方形波と
なり、電流ＩU は図２（ｅ）に示すように負荷１３に応
じた値となる。
の線間電圧ＶUVは、図２（ｄ）に示すようにＵ相の電圧
ＶU とＶ相の電圧ＶV を合成した１２０°幅の方形波と
なり、電流ＩU は図２（ｅ）に示すように負荷１３に応
じた値となる。
【００２２】上記のようにしてＧＴＯインバータ回路よ
り３相の交流電源が負荷１３に供給される。しかし、上
記のように各ＧＴＯ素子２ａ〜２ｆを交流１周期間に１
回スイッチングするものでは、図２（ｅ）に示すように
負荷１３に円滑な電流が供給されない。このため一般的
には、各ＧＴＯ素子２ａ〜２ｆを交流１周期間に複数回
スイッチングするＰＷＭ制御を行なって、負荷電流の円
滑化を図っている。図３は、ＰＷＭ制御を行なった場合
の各相の電圧波形を示したもので、（ａ）はＵ相、
（ｂ）はＶ相、（ｃ）はＷ相の電圧波形である。
り３相の交流電源が負荷１３に供給される。しかし、上
記のように各ＧＴＯ素子２ａ〜２ｆを交流１周期間に１
回スイッチングするものでは、図２（ｅ）に示すように
負荷１３に円滑な電流が供給されない。このため一般的
には、各ＧＴＯ素子２ａ〜２ｆを交流１周期間に複数回
スイッチングするＰＷＭ制御を行なって、負荷電流の円
滑化を図っている。図３は、ＰＷＭ制御を行なった場合
の各相の電圧波形を示したもので、（ａ）はＵ相、
（ｂ）はＶ相、（ｃ）はＷ相の電圧波形である。
【００２３】上記ＰＷＭ制御のように各ＧＴＯ素子２ａ
〜２ｆを交流１周期間に複数回スイッチングする場合、
各相のＧＴＯ素子２ａ〜２ｆに対し、同時にオン／オフ
指令を出力するタイミングを生じるが、この発明では、
インバータスイッチングパターン発生部１２において、
まず、ある相のＧＴＯ素子のスイッチング指令（オン／
オフ）を出力し、その後、そのスイッチングによる過渡
状態が終了するまでの一定時間を待って他相のＧＴＯ素
子へのスイッチング指令を出力する。即ち、インバータ
スイッチングパターン発生部１２は、ある相のＧＴＯ素
子に対してスイッチング指令（オン／オフ）を出力する
と、そのスイッチングによる過渡状態が終了するまでの
一定時間、他相のＧＴＯ素子へのスイッチング指令を行
なわないようにしている。また、各相のＧＴＯ素子２ａ
と２ｂ、２ｃと２ｄ、２ｅと２ｆは、図４（ａ）に示す
ように交互にオン／オフ制御するが、瞬時に切換わるの
ではなく、切換えのタイミングを図４（ｂ）に拡大して
示すように両方の素子が共にオフする期間（デッドタイ
ム）Ｔ1 を設けている。図４はＧＴＯ素子２ａ，２ｂを
例として示したもので、ＧＴＯ素子２ａをオフした後，
Ｔ1 期間をおいてＧＴＯ素子２ｂをオンする。
〜２ｆを交流１周期間に複数回スイッチングする場合、
各相のＧＴＯ素子２ａ〜２ｆに対し、同時にオン／オフ
指令を出力するタイミングを生じるが、この発明では、
インバータスイッチングパターン発生部１２において、
まず、ある相のＧＴＯ素子のスイッチング指令（オン／
オフ）を出力し、その後、そのスイッチングによる過渡
状態が終了するまでの一定時間を待って他相のＧＴＯ素
子へのスイッチング指令を出力する。即ち、インバータ
スイッチングパターン発生部１２は、ある相のＧＴＯ素
子に対してスイッチング指令（オン／オフ）を出力する
と、そのスイッチングによる過渡状態が終了するまでの
一定時間、他相のＧＴＯ素子へのスイッチング指令を行
なわないようにしている。また、各相のＧＴＯ素子２ａ
と２ｂ、２ｃと２ｄ、２ｅと２ｆは、図４（ａ）に示す
ように交互にオン／オフ制御するが、瞬時に切換わるの
ではなく、切換えのタイミングを図４（ｂ）に拡大して
示すように両方の素子が共にオフする期間（デッドタイ
ム）Ｔ1 を設けている。図４はＧＴＯ素子２ａ，２ｂを
例として示したもので、ＧＴＯ素子２ａをオフした後，
Ｔ1 期間をおいてＧＴＯ素子２ｂをオンする。
【００２４】しかして、今、例えばＵ相のＧＴＯ素子２
ａをターンオフしたとすると、それまでＧＴＯ素子２ａ
に流れていた電流は、リアクトル８ａよりスナバダイオ
ード４ｂを介してスナバコンデンサ３ａに流れると共
に、リアクトル８ａよりスナバダイオード４ｂ，４ａを
介して過電圧コンデンサ６に分流する。これによりター
ンオフ時の過電圧や急峻な電圧変化が低減される。上記
スナバコンデンサ３ａ及び過電圧コンデンサ６に充電さ
れた電荷は、その後、スナバ抵抗５を介して放電され
る。
ａをターンオフしたとすると、それまでＧＴＯ素子２ａ
に流れていた電流は、リアクトル８ａよりスナバダイオ
ード４ｂを介してスナバコンデンサ３ａに流れると共
に、リアクトル８ａよりスナバダイオード４ｂ，４ａを
介して過電圧コンデンサ６に分流する。これによりター
ンオフ時の過電圧や急峻な電圧変化が低減される。上記
スナバコンデンサ３ａ及び過電圧コンデンサ６に充電さ
れた電荷は、その後、スナバ抵抗５を介して放電され
る。
【００２５】上記ＧＴＯ素子２ａのターンオフにより過
電圧コンデンサ６に過電圧ΔＥが誘起された瞬間に他相
のＧＴＯ素子をターンオフしたとすると、図５（ａ）に
示すようにそのターンオフしたＧＴＯ素子の両端に過電
圧ΔＥが印加されて所定の臨界オフ電圧上昇率を越えと
しまうが、この発明では上記過電圧コンデンサ６に誘起
した過電圧が充分に小さくなるまで待って他相のＧＴＯ
素子をターンオフするので、図５（ｂ）に示すようにタ
ーンオフしたＧＴＯ素子の両端に過電圧ΔＥが印加され
ることはなく、臨界オフ電圧上昇率の問題を回避するこ
とができる。
電圧コンデンサ６に過電圧ΔＥが誘起された瞬間に他相
のＧＴＯ素子をターンオフしたとすると、図５（ａ）に
示すようにそのターンオフしたＧＴＯ素子の両端に過電
圧ΔＥが印加されて所定の臨界オフ電圧上昇率を越えと
しまうが、この発明では上記過電圧コンデンサ６に誘起
した過電圧が充分に小さくなるまで待って他相のＧＴＯ
素子をターンオフするので、図５（ｂ）に示すようにタ
ーンオフしたＧＴＯ素子の両端に過電圧ΔＥが印加され
ることはなく、臨界オフ電圧上昇率の問題を回避するこ
とができる。
【００２６】
【発明の効果】以上詳記したように、この発明によれ
ば、ある相のＧＴＯ素子のスイッチング指令があると、
一定期間他相のＧＴＯ素子のスイッチング指令を禁止す
るようにしているので、ＧＴＯ素子のオフ時の過電圧及
びオフ電圧上昇率を確実に抑制でき、各相に設けられる
スナバ回路はスナバ抵抗及び過電圧コンデンサを共有す
ることが可能となり、低コスト化並びにコンパクト化を
図ることができる。
ば、ある相のＧＴＯ素子のスイッチング指令があると、
一定期間他相のＧＴＯ素子のスイッチング指令を禁止す
るようにしているので、ＧＴＯ素子のオフ時の過電圧及
びオフ電圧上昇率を確実に抑制でき、各相に設けられる
スナバ回路はスナバ抵抗及び過電圧コンデンサを共有す
ることが可能となり、低コスト化並びにコンパクト化を
図ることができる。
【図１】この発明の一実施例に係るＧＴＯインバータ回
路の構成を示す図。
路の構成を示す図。
【図２】同実施例の動作を説明するためのタイミングチ
ャート。
ャート。
【図３】同実施例の動作を説明するためのタイミングチ
ャート。
ャート。
【図４】同実施例の同相のＧＴＯ素子２ａ，２ｂの切換
え動作を示すタイミングチャート。
え動作を示すタイミングチャート。
【図５】ターンオフ時におけるＧＴＯ素子両端の電圧印
加状態を示す図。
加状態を示す図。
【図６】従来のスナバ回路の構成を示す図。
１ａ インバータ直流電源＋側端子 １ｂ インバータ直流電源−側端子 ２ａ〜２ｆ ＧＴＯ素子 ３ａ〜３ｃ スナバコンデンサ ４ａ〜４ｆ スナバダイオード ５ スナバ抵抗 ６ 過電圧コンデンサ ７ａ〜７ｆ フリーホイリングダイオード、 ８ａ〜８ｃ リアクトル ９ａ インバータＵ相出力端子 ９ｂ インバータＶ相出力端子 ９ｃ インバータＷ相出力端子 １１ ゲートドライブ回路 １２ インバータスイッチングパターン発生部 １３ 負荷
Claims (1)
- 【請求項１】 対をなすＧＴＯ素子を用いたインバータ
回路を複数並列的に接続してなる多相インバータ回路に
おいて、各相に共有して設けられるスナバ抵抗及び過電
圧コンデンサと、各相のインバータ回路に設けられ、上
記共有するスナバ抵抗及び過電圧コンデンサと共に、ス
ナバコンデンサ、スナバダイオードにより構成されるス
ナバ回路と、上記各相のＧＴＯ素子をオン／オフするス
イッチングパターンを発生するスイッチングパターン発
生手段と、この手段によりある相のＧＴＯ素子のスイッ
チング指令が出力されると一定時間他相のＧＴＯ素子に
対するスイッチング指令の出力を禁止する手段とを具備
したことを特徴とするＧＴＯインバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4256896A JPH06113559A (ja) | 1992-09-25 | 1992-09-25 | Ｇｔｏインバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4256896A JPH06113559A (ja) | 1992-09-25 | 1992-09-25 | Ｇｔｏインバータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06113559A true JPH06113559A (ja) | 1994-04-22 |
Family
ID=17298907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4256896A Withdrawn JPH06113559A (ja) | 1992-09-25 | 1992-09-25 | Ｇｔｏインバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06113559A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007166896A (ja) * | 2005-12-17 | 2007-06-28 | Converteam Ltd | 電子整流子回路 |
| JP2009095082A (ja) * | 2007-10-04 | 2009-04-30 | Toshiba Corp | 電力変換装置 |
| US7570502B2 (en) | 2003-07-24 | 2009-08-04 | The Kansai Electric Power Co., Inc. | Inverter apparatus comprising switching elements |
-
1992
- 1992-09-25 JP JP4256896A patent/JPH06113559A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7570502B2 (en) | 2003-07-24 | 2009-08-04 | The Kansai Electric Power Co., Inc. | Inverter apparatus comprising switching elements |
| JP2007166896A (ja) * | 2005-12-17 | 2007-06-28 | Converteam Ltd | 電子整流子回路 |
| US8487566B2 (en) | 2005-12-17 | 2013-07-16 | Converteam Uk Ltd. | Electronic commutator circuits |
| KR101409517B1 (ko) * | 2005-12-17 | 2014-06-19 | 지이 에너지 파워 컨버션 유케이 리미티드 | 전자 정류기 회로 |
| JP2009095082A (ja) * | 2007-10-04 | 2009-04-30 | Toshiba Corp | 電力変換装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |