JP3338666B2 - 逆方向電力パルスへの良好な抵抗を有するｉｇｂｔ電力デバイス - Google Patents
逆方向電力パルスへの良好な抵抗を有するｉｇｂｔ電力デバイスInfo
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体電力デバイ
スに関する。特に、本発明は、電力パルスを反転する改
善された抵抗を呈する絶縁ゲート型バイポーラ・トラン
ジスタ（ＩＧＢＴ）に関する。
スに関する。特に、本発明は、電力パルスを反転する改
善された抵抗を呈する絶縁ゲート型バイポーラ・トラン
ジスタ（ＩＧＢＴ）に関する。
【０００２】
【従来の技術】半導体電力デバイスは、典型的には、２
重拡散型金属酸化膜半導体（ＤＭＯＳ）トランジスタま
たは絶縁ゲート型バイポーラ・トランジスタ（ＩＧＢ
Ｔ）の如き数千の同じ「アクティブな」セルを含んでい
る。これらトランジスタは、そのカソード端子およびア
ノード端子における大きな電圧および電流を制御するこ
とができる。
重拡散型金属酸化膜半導体（ＤＭＯＳ）トランジスタま
たは絶縁ゲート型バイポーラ・トランジスタ（ＩＧＢ
Ｔ）の如き数千の同じ「アクティブな」セルを含んでい
る。これらトランジスタは、そのカソード端子およびア
ノード端子における大きな電圧および電流を制御するこ
とができる。
【０００３】
【発明が解決しようとする課題】図１に示されるのは、
公知のＩＧＢＴ電力デバイス１０のダイ（ｄｉｅ）・エ
ッジ４８付近に配置された単一のＩＧＢＴセルである。
ＩＧＢＴ電力デバイス１０は、Ｐ+基板（コレクタ）１
２と、Ｎ+エピタキシャル・バッファ層１４と、Ｎ -エピ
タキシャル層（ベース）１６とを含んでいる。（通常
は、多数の）セルの各々に対して、Ｎ-エピタキシャル
層１６にＰウェル（エミッタ）１８が形成される。Ｎ+
アイランドがＰウェル１８にエミッタ拡散２０を形成
し、両者は全電力デバイス１０に重なり合うエミッタ・
メタル２２により接触させられる。Ｐ+アイランド２４
が、Ｐウェル１８を介してＮ-エピタキシャル層１６中
へ形成されてエミッタ・メタル２２とＰウェル１８との
間に良好なオーム接触を提供し、デバイスの堅固性を高
める。ゲート・ポリシリコン２６は、Ｎ+エミッタ拡散
２０とＮ-エピタキシャル層１６との間のＰウェル１８
の領域に重なるが、領域１８からゲート酸化物４４によ
り電気的に絶縁される。コレクタ（Ｐ+基板）１２はコ
レクタ・メタル４６を介して正にバイアスされ、エミッ
タ（Ｐウェル１８、Ｐ+アイランド２４およびＮ+エミッ
タ拡散２０）は接地される。電力デバイス１０のベース
（Ｎ-エピタキシャル層１６）は、外部手段によって充
電されない。
公知のＩＧＢＴ電力デバイス１０のダイ（ｄｉｅ）・エ
ッジ４８付近に配置された単一のＩＧＢＴセルである。
ＩＧＢＴ電力デバイス１０は、Ｐ+基板（コレクタ）１
２と、Ｎ+エピタキシャル・バッファ層１４と、Ｎ -エピ
タキシャル層（ベース）１６とを含んでいる。（通常
は、多数の）セルの各々に対して、Ｎ-エピタキシャル
層１６にＰウェル（エミッタ）１８が形成される。Ｎ+
アイランドがＰウェル１８にエミッタ拡散２０を形成
し、両者は全電力デバイス１０に重なり合うエミッタ・
メタル２２により接触させられる。Ｐ+アイランド２４
が、Ｐウェル１８を介してＮ-エピタキシャル層１６中
へ形成されてエミッタ・メタル２２とＰウェル１８との
間に良好なオーム接触を提供し、デバイスの堅固性を高
める。ゲート・ポリシリコン２６は、Ｎ+エミッタ拡散
２０とＮ-エピタキシャル層１６との間のＰウェル１８
の領域に重なるが、領域１８からゲート酸化物４４によ
り電気的に絶縁される。コレクタ（Ｐ+基板）１２はコ
レクタ・メタル４６を介して正にバイアスされ、エミッ
タ（Ｐウェル１８、Ｐ+アイランド２４およびＮ+エミッ
タ拡散２０）は接地される。電力デバイス１０のベース
（Ｎ-エピタキシャル層１６）は、外部手段によって充
電されない。
【０００４】電力デバイス１０は、正電圧をゲート・ポ
リシリコン２６へゲート・メタル・フィールド・プレー
ト３６を介して印加することによりターンオンされ、こ
れにより、ゲート・ポリシリコン２６下のＰウェル１８
の面をして、接地されたＮ+エミッタ拡散２０から正バ
イアスされたＰ+基板１２へ電子が流れるｎ型チャネル
を反転させ形成させる。この段階で、デバイス１０はＭ
ＯＳＦＥＴとして挙動し、Ｎ+アイランド（エミッタ拡
散２０）がソースとして働き、Ｎ-エピタキシャル層１
６が電子に対するドレーンとして働く。このモードにお
いて、デバイス１０のセルは共通のソース（エミッタ・
メタル２２）とドレーン（Ｎ-エピタキシャル層１６）
とゲート（ゲート・ポリシリコン２６）とを有する。電
子がＰ+基板１２とＮ+バッファ層１４とＮ-エピタキシ
ャル層１６とにより形成されたダイオードを通る時、こ
のダイオードは順方向バイアス状態（即ち、Ｎ-エピタ
キシャル層（ベース）１６が負に充電された状態）にな
り、正孔をＰ+基板１２からＮ-エピタキシャル層１６へ
注入し始める。当該正孔は、接地されたＰウェル１８と
Ｐ+アイランド２４へ引付けられ、これによりデバイス
１０を有効に「オン」にする。
リシリコン２６へゲート・メタル・フィールド・プレー
ト３６を介して印加することによりターンオンされ、こ
れにより、ゲート・ポリシリコン２６下のＰウェル１８
の面をして、接地されたＮ+エミッタ拡散２０から正バ
イアスされたＰ+基板１２へ電子が流れるｎ型チャネル
を反転させ形成させる。この段階で、デバイス１０はＭ
ＯＳＦＥＴとして挙動し、Ｎ+アイランド（エミッタ拡
散２０）がソースとして働き、Ｎ-エピタキシャル層１
６が電子に対するドレーンとして働く。このモードにお
いて、デバイス１０のセルは共通のソース（エミッタ・
メタル２２）とドレーン（Ｎ-エピタキシャル層１６）
とゲート（ゲート・ポリシリコン２６）とを有する。電
子がＰ+基板１２とＮ+バッファ層１４とＮ-エピタキシ
ャル層１６とにより形成されたダイオードを通る時、こ
のダイオードは順方向バイアス状態（即ち、Ｎ-エピタ
キシャル層（ベース）１６が負に充電された状態）にな
り、正孔をＰ+基板１２からＮ-エピタキシャル層１６へ
注入し始める。当該正孔は、接地されたＰウェル１８と
Ｐ+アイランド２４へ引付けられ、これによりデバイス
１０を有効に「オン」にする。
【０００５】図１に示されたＩＧＢＴ電力デバイス１０
は、一般にパンチスルー・デバイスであり、即ち、ブレ
ークダウン電圧（および、それより低い電圧）がエピタ
キシャル層１６を全く「空乏化」即ちパンチし、デバイ
スに対する順方向ブロッキング電圧要件を満すため要求
されるＮ-エピタキシャル層１６の厚さを減じる。デバ
イス１０は、低電圧リング２８と連続的な高電圧Ｎ+ウ
ェル３０とを含むエッジ終端構造を有するものとして図
示されている。低電圧リング２８は、ゲート・ポリシリ
コン２６の下側にあるがこれからフィールド酸化層３８
によって電気的に絶縁される連続的なＰ+ウェル３４を
持ち、従ってゲート・ポリシリコンもまたＰ+ウェル３
４のゲート端子を形成する。連続的な高電圧メタル・リ
ング４２は、デバイス１０を終端する目的のためにフィ
ールド酸化物層３８と低温酸化物（ＬＴＯ）層４０を介
してＮ+ウェル３０と接触して、チャネル・ストップを
提供し、ブレークダウン電圧を改善し、リークを減じ、
また、クランプされたデバイスに対しては、高電圧エピ
タキシャル層１６との接触を行う。
は、一般にパンチスルー・デバイスであり、即ち、ブレ
ークダウン電圧（および、それより低い電圧）がエピタ
キシャル層１６を全く「空乏化」即ちパンチし、デバイ
スに対する順方向ブロッキング電圧要件を満すため要求
されるＮ-エピタキシャル層１６の厚さを減じる。デバ
イス１０は、低電圧リング２８と連続的な高電圧Ｎ+ウ
ェル３０とを含むエッジ終端構造を有するものとして図
示されている。低電圧リング２８は、ゲート・ポリシリ
コン２６の下側にあるがこれからフィールド酸化層３８
によって電気的に絶縁される連続的なＰ+ウェル３４を
持ち、従ってゲート・ポリシリコンもまたＰ+ウェル３
４のゲート端子を形成する。連続的な高電圧メタル・リ
ング４２は、デバイス１０を終端する目的のためにフィ
ールド酸化物層３８と低温酸化物（ＬＴＯ）層４０を介
してＮ+ウェル３０と接触して、チャネル・ストップを
提供し、ブレークダウン電圧を改善し、リークを減じ、
また、クランプされたデバイスに対しては、高電圧エピ
タキシャル層１６との接触を行う。
【０００６】Ｐ+ウェル３４およびＮ+ウェル３０は、ダ
イのエッジ付近に配置されて、電力デバイス１０のセル
を完全に包囲する。Ｎ+ウェル３０は、５０マイクロメ
ートル（μｍ）以下、典型的には２０μｍだけ、ダイ・
エッジ４８から隔てられ、Ｐ +ウェル３４はＮ+ウェル３
０から約２００μｍだけ隔てられている。これらウェル
が連続的であるので、Ｎ+ウェル３０と特にＰ+ウェル３
４は、ダイの鋭い角で生じる高い電界を減じるように働
く。このため、連続的なＰ+ウェル３４およびＮ+ウェル
３０の存在は、デバイス１０が「オフ」状態にある時に
高電圧を維持することを可能にする。
イのエッジ付近に配置されて、電力デバイス１０のセル
を完全に包囲する。Ｎ+ウェル３０は、５０マイクロメ
ートル（μｍ）以下、典型的には２０μｍだけ、ダイ・
エッジ４８から隔てられ、Ｐ +ウェル３４はＮ+ウェル３
０から約２００μｍだけ隔てられている。これらウェル
が連続的であるので、Ｎ+ウェル３０と特にＰ+ウェル３
４は、ダイの鋭い角で生じる高い電界を減じるように働
く。このため、連続的なＰ+ウェル３４およびＮ+ウェル
３０の存在は、デバイス１０が「オフ」状態にある時に
高電圧を維持することを可能にする。
【０００７】先に述べたように、順方向では、Ｐ+基板
１２とＮ-エピタキシャル層１６との間のダイオード
（ここでは、「基板ダイオード」と呼ばれる）は順方向
バイアスされる。逆方向では、図１に示されたタイプの
典型的なデバイスは、約２０Ｖないし５０Ｖのブレーク
ダウン電圧（ＢＶ）を持つことになる。これは電圧ブロ
ッキングを生じるが、基板ダイオードのブレークダウン
電圧までに過ぎない。電力デバイス１０の堅固性は、一
般に、そのブレークダウン電圧を越える時に故障に抵抗
するデバイスの能力として定義される。電力デバイス１
０のアクティブな領域は、デバイス１０のブレークダウ
ン電圧を増すためにエッジ終端構造（リング２８とウェ
ル３０）により包囲される。しかし、自動車の点火系統
の如き多くのＩＧＢＴの用途は、デバイス１０の逆方向
ブレークダウン電圧を越える逆方向の電力遷移またはパ
ルスを有し、これらの遷移はしばしばデバイス１０を破
壊させるに充分なエネルギを持つ。基板ダイオードのブ
レークダウンの典型的な場所は、図１において参照番号
３２で示されるダイのエッジにある。このような場所に
電流がいったん流れると、この電流はＮ+ウェル３０ま
で継続し、次いで低電圧リング２８のＰ+ウェル３４を
介してエミッタ・メタル２２まで達する。
１２とＮ-エピタキシャル層１６との間のダイオード
（ここでは、「基板ダイオード」と呼ばれる）は順方向
バイアスされる。逆方向では、図１に示されたタイプの
典型的なデバイスは、約２０Ｖないし５０Ｖのブレーク
ダウン電圧（ＢＶ）を持つことになる。これは電圧ブロ
ッキングを生じるが、基板ダイオードのブレークダウン
電圧までに過ぎない。電力デバイス１０の堅固性は、一
般に、そのブレークダウン電圧を越える時に故障に抵抗
するデバイスの能力として定義される。電力デバイス１
０のアクティブな領域は、デバイス１０のブレークダウ
ン電圧を増すためにエッジ終端構造（リング２８とウェ
ル３０）により包囲される。しかし、自動車の点火系統
の如き多くのＩＧＢＴの用途は、デバイス１０の逆方向
ブレークダウン電圧を越える逆方向の電力遷移またはパ
ルスを有し、これらの遷移はしばしばデバイス１０を破
壊させるに充分なエネルギを持つ。基板ダイオードのブ
レークダウンの典型的な場所は、図１において参照番号
３２で示されるダイのエッジにある。このような場所に
電流がいったん流れると、この電流はＮ+ウェル３０ま
で継続し、次いで低電圧リング２８のＰ+ウェル３４を
介してエミッタ・メタル２２まで達する。
【０００８】以上の点に鑑みて、逆方向の電力パルスに
対する改善された抵抗を呈するＩＧＢＴ半導体電力デバ
イスが要求される。
対する改善された抵抗を呈するＩＧＢＴ半導体電力デバ
イスが要求される。
【０００９】
【課題を解決するための手段】本発明の目的は、逆方向
の電力パルスに対する改善された抵抗を呈する半導体電
力デバイスを提供することである。
の電力パルスに対する改善された抵抗を呈する半導体電
力デバイスを提供することである。
【００１０】本発明の別の目的は、かかる電力デバイス
が、該デバイスのエッジに対する場所および内部の間隔
が逆方向の電力パルスに対する改善された抵抗を提供す
るエッジ終端構造を含むことである。
が、該デバイスのエッジに対する場所および内部の間隔
が逆方向の電力パルスに対する改善された抵抗を提供す
るエッジ終端構造を含むことである。
【００１１】本発明の望ましい実施の形態によれば、上
記および他の目的および利点は下記のように達成され
る。本発明によれば、半導体基板上のエピタキシャル層
の内部領域における多数のアクティブなセルと、セルを
包囲しかつデバイスのダイ・エッジからセルを分離する
エッジ終端構造とを含む半導体電力デバイスが提供され
る。一般にＩＧＢＴ半導体電力デバイスには典型的であ
るように、半導体（例えば、ポリシリコン）層が重な
り、エピタキシャル層から電気的に絶縁され、ゲート・
メタル・フィールド・プレートが半導体層と接触し、半
導体層の一部が各セルごとにゲートを形成する。アクテ
ィブなセルは各々、基板により形成される（第１の導電
型式の）コレクタ／アノード端子、エミッタ／カソード
端子およびエピタキシャル層により形成される（逆の導
電型式の）ベースをも有する。
記および他の目的および利点は下記のように達成され
る。本発明によれば、半導体基板上のエピタキシャル層
の内部領域における多数のアクティブなセルと、セルを
包囲しかつデバイスのダイ・エッジからセルを分離する
エッジ終端構造とを含む半導体電力デバイスが提供され
る。一般にＩＧＢＴ半導体電力デバイスには典型的であ
るように、半導体（例えば、ポリシリコン）層が重な
り、エピタキシャル層から電気的に絶縁され、ゲート・
メタル・フィールド・プレートが半導体層と接触し、半
導体層の一部が各セルごとにゲートを形成する。アクテ
ィブなセルは各々、基板により形成される（第１の導電
型式の）コレクタ／アノード端子、エミッタ／カソード
端子およびエピタキシャル層により形成される（逆の導
電型式の）ベースをも有する。
【００１２】本発明のエッジ終端構造は、一般に、半導
体層の下側にありアクティブなセルを完全に包囲する第
１の導電型式の第１のウェルと、第１のウェルを完全に
包囲する逆の導電性の第２のウェルと、第２のウェルと
接触して半導体層から電気的に絶縁されるメタライゼー
ションとを含んでいる。第１のウェルは低電圧リングの
一部であり、第２のウェルは高電圧リングの一部であ
る。低電圧リングのウェルは、連続的で下側にあるがデ
バイスのゲートから電気的に絶縁され、これにより低電
圧リングに対するゲート端子を形成することが望まし
い。低電圧および高電圧のリングのウェルは、相互に均
一に隔てられていることが望ましい。メタル・リングが
第２のウェルと直接接触して高電圧リングを完成する。
体層の下側にありアクティブなセルを完全に包囲する第
１の導電型式の第１のウェルと、第１のウェルを完全に
包囲する逆の導電性の第２のウェルと、第２のウェルと
接触して半導体層から電気的に絶縁されるメタライゼー
ションとを含んでいる。第１のウェルは低電圧リングの
一部であり、第２のウェルは高電圧リングの一部であ
る。低電圧リングのウェルは、連続的で下側にあるがデ
バイスのゲートから電気的に絶縁され、これにより低電
圧リングに対するゲート端子を形成することが望まし
い。低電圧および高電圧のリングのウェルは、相互に均
一に隔てられていることが望ましい。メタル・リングが
第２のウェルと直接接触して高電圧リングを完成する。
【００１３】本発明によれば、高電圧リングのウェル
は、ダイ・エッジから少なくとも約１００マイクロメー
トル隔てられるが、低電圧リングのウェルは、高電圧リ
ングのウェルから少なくとも約２５０マイクロメートル
隔てられている。以上の結果として、本発明のエッジ終
端構造のウェルは、チップのサイズおよびコストを最小
限に抑えるためウェルとリングとをできるだけダイ・エ
ッジに近づけて実施した、当該技術で以前になされたも
のよりもはるかに大きくダイ・エッジから隔てられる。
特に、高電圧リングとの距離は、これまでは、高電圧リ
ングのウェルと接触するメタル・リングと接触せずかつ
これを破損することなくダイを分離する切断作業を可能
にすることに基くものであった。低電圧リングと高電圧
リングとの間の距離は、これまでは、ブレークダウン電
圧に耐えることができる範囲でできるだけ小さくされ、
しばしば低電圧リングのウェルとこのウェルに重なり合
うフィールド・プレートとから拡がる最悪の場合の空乏
領域より僅かに大きく選定された。本発明は、これらの
距離を著しく、即ち、高電圧リングに対して略々２ない
し４倍に増すことによって、従来の実施とは対照的であ
り、これは、逆方向電力パルスが生じる時ブレークダウ
ン電圧がデバイスを破損あるいは破壊するに充分な局部
電流を生じることができないように、前記層中にバラス
ト抵抗を提供するように決定された。上記構造は、約６
０ミリ秒の時定数の約１００ボルトを越える逆方向電力
パルス（従来技術のデバイスで耐えた２００ないし４０
０ミリジュールの典型的なエネルギ・レベルと比較し
て、１５０℃で約４０００ミリジュールに相当する）に
抵抗しながら、約２０ないし５０ボルトのブレークダウ
ン電圧を持ち得るＩＧＢＴ半導体電力デバイスをもたら
す。
は、ダイ・エッジから少なくとも約１００マイクロメー
トル隔てられるが、低電圧リングのウェルは、高電圧リ
ングのウェルから少なくとも約２５０マイクロメートル
隔てられている。以上の結果として、本発明のエッジ終
端構造のウェルは、チップのサイズおよびコストを最小
限に抑えるためウェルとリングとをできるだけダイ・エ
ッジに近づけて実施した、当該技術で以前になされたも
のよりもはるかに大きくダイ・エッジから隔てられる。
特に、高電圧リングとの距離は、これまでは、高電圧リ
ングのウェルと接触するメタル・リングと接触せずかつ
これを破損することなくダイを分離する切断作業を可能
にすることに基くものであった。低電圧リングと高電圧
リングとの間の距離は、これまでは、ブレークダウン電
圧に耐えることができる範囲でできるだけ小さくされ、
しばしば低電圧リングのウェルとこのウェルに重なり合
うフィールド・プレートとから拡がる最悪の場合の空乏
領域より僅かに大きく選定された。本発明は、これらの
距離を著しく、即ち、高電圧リングに対して略々２ない
し４倍に増すことによって、従来の実施とは対照的であ
り、これは、逆方向電力パルスが生じる時ブレークダウ
ン電圧がデバイスを破損あるいは破壊するに充分な局部
電流を生じることができないように、前記層中にバラス
ト抵抗を提供するように決定された。上記構造は、約６
０ミリ秒の時定数の約１００ボルトを越える逆方向電力
パルス（従来技術のデバイスで耐えた２００ないし４０
０ミリジュールの典型的なエネルギ・レベルと比較し
て、１５０℃で約４０００ミリジュールに相当する）に
抵抗しながら、約２０ないし５０ボルトのブレークダウ
ン電圧を持ち得るＩＧＢＴ半導体電力デバイスをもたら
す。
【００１４】本発明の他の目的および利点については、
以降の詳細な記述から更に明らかになるであろう。本発
明は、例示として、添付図面に関して次に記述する。
以降の詳細な記述から更に明らかになるであろう。本発
明は、例示として、添付図面に関して次に記述する。
【００１５】
【発明の実施の形態】図２に示されるのは、本発明によ
り構成されるが図１に示されたデバイス１０の構造と実
質的に同じであり得る構造を含むＩＧＢＴ半導体電力デ
バイス１００である。従って、図２に示されたデバイス
１００の要素には、図１の対応する要素と同じ番号が付
される。図１のデバイス１０と図２のデバイス１００と
の間の相違は、低電圧リング２８と連続的な高電圧Ｎ+
ウェル３０とにより形成されるエッジ終端内に、特に、
Ｎ+ウェル３０と低電圧リング２８のＰ+ウェル３４との
相対的な場所に見出される。本発明によれば、これらウ
ェル３０および３４の相対的な場所がエピタキシャル層
１６にバラスト抵抗を提供するので、４ジュール以上の
逆方向電力パルスを受ける時、デバイス１００のダイ・
エッジにおける点３２におけるブレークダウンはデバイ
ス１００を破壊するのに充分な局部電流を生じることが
できない。
り構成されるが図１に示されたデバイス１０の構造と実
質的に同じであり得る構造を含むＩＧＢＴ半導体電力デ
バイス１００である。従って、図２に示されたデバイス
１００の要素には、図１の対応する要素と同じ番号が付
される。図１のデバイス１０と図２のデバイス１００と
の間の相違は、低電圧リング２８と連続的な高電圧Ｎ+
ウェル３０とにより形成されるエッジ終端内に、特に、
Ｎ+ウェル３０と低電圧リング２８のＰ+ウェル３４との
相対的な場所に見出される。本発明によれば、これらウ
ェル３０および３４の相対的な場所がエピタキシャル層
１６にバラスト抵抗を提供するので、４ジュール以上の
逆方向電力パルスを受ける時、デバイス１００のダイ・
エッジにおける点３２におけるブレークダウンはデバイ
ス１００を破壊するのに充分な局部電流を生じることが
できない。
【００１６】特に、Ｎ+ウェル３０は、ダイ・エッジ４
８から少なくとも１００μｍ、望ましくはダイ・エッジ
４８から約１２０ないし３００μｍ、最も望ましくはダ
イ・エッジ４８から約１２０μｍだけ均等に隔てられて
おり、一方、低電圧リング２８のＰ+ウェル３４はＮ+ウ
ェル３０から少なくとも２５０μｍ、望ましくはＮ+ウ
ェル３０から約３００ないし３５０μｍ、更に望ましく
はＮ+ウェル３０から約３００μｍだけ均等に隔てられ
る。相互関係は、Ｎ+ウェル３０とダイ・エッジ４８と
の間の距離と、Ｐ+ウェル３４とＮ+ウェル３０との間の
距離との間に存在するように見える。これは、Ｎ+ウェ
ル３０とダイ・エッジ４８との間が少なくとも１００μ
ｍである約４００μｍの組合わせ距離が本発明の利点を
得るのに必要だったからである。対照的に、従来のもの
は、これらの距離を最小限に抑え、図１のデバイス１０
のＮ+ウェル３０はダイ・エッジ４８から約２０μｍだ
け隔てられ、デバイス１０のＰ+ウェル３４はＮ+ウェル
３０から約２００μｍの距離にあることである逆方向電
力パルスに対する抵抗を高めるための本発明により提供
される解決策は、このような問題を扱う異なる試みを含
むテストの結果であった。例えば、デバイスの逆方向ブ
レークダウン電圧を下げることにより逆方向電力パルス
事象の期間に消費される電力を減じること、逆方向電力
パルスの期間の電流を減じるため逆方向ブレークダウン
電圧を増すこと、および、ダイ・エッジ４８からエミッ
タ・メタル３６への電流経路におけるｐｎｐを除去する
ためＰ+ウェル３４を除去すること等の試みがなされた
が、いずれも有効でないことが判明した。更に、ダイ・
エッジ４８からエミッタ・メタル３６への逆方向電流経
路抵抗を増す試みは、メタル・リング４２を区分し、Ｎ
+ウェル３０およびメタル・リング４２を除去し、Ｐ+ウ
ェル３４とダイ・エッジ４８との間の距離を変更し、Ｎ
+ウェル３０とダイ・エッジ４８との間の距離を変更す
ること、およびそれらの組合わせを含むものであった。
１６５×１６５ミル（約４×４ｍｍ）のダイで評価され
たテストの組合わせのマトリックスが、下記の表１に要
約される。
８から少なくとも１００μｍ、望ましくはダイ・エッジ
４８から約１２０ないし３００μｍ、最も望ましくはダ
イ・エッジ４８から約１２０μｍだけ均等に隔てられて
おり、一方、低電圧リング２８のＰ+ウェル３４はＮ+ウ
ェル３０から少なくとも２５０μｍ、望ましくはＮ+ウ
ェル３０から約３００ないし３５０μｍ、更に望ましく
はＮ+ウェル３０から約３００μｍだけ均等に隔てられ
る。相互関係は、Ｎ+ウェル３０とダイ・エッジ４８と
の間の距離と、Ｐ+ウェル３４とＮ+ウェル３０との間の
距離との間に存在するように見える。これは、Ｎ+ウェ
ル３０とダイ・エッジ４８との間が少なくとも１００μ
ｍである約４００μｍの組合わせ距離が本発明の利点を
得るのに必要だったからである。対照的に、従来のもの
は、これらの距離を最小限に抑え、図１のデバイス１０
のＮ+ウェル３０はダイ・エッジ４８から約２０μｍだ
け隔てられ、デバイス１０のＰ+ウェル３４はＮ+ウェル
３０から約２００μｍの距離にあることである逆方向電
力パルスに対する抵抗を高めるための本発明により提供
される解決策は、このような問題を扱う異なる試みを含
むテストの結果であった。例えば、デバイスの逆方向ブ
レークダウン電圧を下げることにより逆方向電力パルス
事象の期間に消費される電力を減じること、逆方向電力
パルスの期間の電流を減じるため逆方向ブレークダウン
電圧を増すこと、および、ダイ・エッジ４８からエミッ
タ・メタル３６への電流経路におけるｐｎｐを除去する
ためＰ+ウェル３４を除去すること等の試みがなされた
が、いずれも有効でないことが判明した。更に、ダイ・
エッジ４８からエミッタ・メタル３６への逆方向電流経
路抵抗を増す試みは、メタル・リング４２を区分し、Ｎ
+ウェル３０およびメタル・リング４２を除去し、Ｐ+ウ
ェル３４とダイ・エッジ４８との間の距離を変更し、Ｎ
+ウェル３０とダイ・エッジ４８との間の距離を変更す
ること、およびそれらの組合わせを含むものであった。
１６５×１６５ミル（約４×４ｍｍ）のダイで評価され
たテストの組合わせのマトリックスが、下記の表１に要
約される。
【００１７】
【表１】 表 １ 試料 距離「Ｘ」 距離「Ｙ」 Ｎ+メタル・リングの区分 Ｎ+リングの除去 Ａ ３０ ２１０ なし なし Ｂ １２０ ２１０ なし なし Ｃ ２１０ ２１０ なし なし Ｄ ３０ ３００ なし なし Ｅ ３０ ３９０ なし なし Ｆ １２０ ３００ なし なし Ｇ ３０ ２１０ ５０／５０ なし Ｈ ３０ ２１０ ０／１００ なし Ｊ １２０ ２１０ ５０／５０ なし Ｋ １２０ ２１０ ０／１００ なし Ｌ ３０ ２１０ なし あり Ｍ １２０ ２１０ なし あり Ｎ ３００ ２１０ なし なし 注記： １．距離「Ｘ」は、ダイ・エッジ４８からＮ+ウェル３０までの距離である。 ２．距離「Ｙ」は、Ｐ+ウェル３４からＮ+ウェル３０までの距離である。 ３．「Ｎ+メタル・リングの区分」は、区分された時のメタル・リング４２の線 ／スペース長の比により示され、「０／１００」はＮ+メタル・リング４２の除 去を示す。 ４．「Ｎ+リングの除去」は、Ｎ+ウェル３０とメタル・リング４２の完全な除去 を示す。
【００１８】これら試料は、デバイスが約１５０℃の温
度である期間にデバイスのブレークダウン電圧より高い
逆方向電力パルスの印加を伴う電界減衰テストを受け
た。試料の逆方向ブレークダウン電圧は約−３５Ｖであ
った。逆方向パルスは、６０ｍｓの時定数の約−１００
Ｖ（約４０００ｍＪのエネルギ）であり、デバイスの基
板からエミッタ・メタルへの大電流を生じた。
度である期間にデバイスのブレークダウン電圧より高い
逆方向電力パルスの印加を伴う電界減衰テストを受け
た。試料の逆方向ブレークダウン電圧は約−３５Ｖであ
った。逆方向パルスは、６０ｍｓの時定数の約−１００
Ｖ（約４０００ｍＪのエネルギ）であり、デバイスの基
板からエミッタ・メタルへの大電流を生じた。
【００１９】試料Ａは、Ｎ+ウェル３０とダイ・エッジ
４８との間の従来の間隔（約３０μｍ）、および、Ｐ+
ウェル３４とＮ+ウェル３０との間の従来の間隔（約２
１０μｍ）を持つ「標準的な」ＩＧＢＴデバイスであっ
た。試料Ｄ、Ｅ、Ｇ、ＨおよびＬもまた、Ｎ+ウェル３
０とダイ・エッジ４８との間を同じ従来の間隔とし、試
料Ｂ、ＣおよびＧ〜Ｎは、Ｐ+ウェル３４とＮ+ウェル３
０との間を従来の間隔とした。
４８との間の従来の間隔（約３０μｍ）、および、Ｐ+
ウェル３４とＮ+ウェル３０との間の従来の間隔（約２
１０μｍ）を持つ「標準的な」ＩＧＢＴデバイスであっ
た。試料Ｄ、Ｅ、Ｇ、ＨおよびＬもまた、Ｎ+ウェル３
０とダイ・エッジ４８との間を同じ従来の間隔とし、試
料Ｂ、ＣおよびＧ〜Ｎは、Ｐ+ウェル３４とＮ+ウェル３
０との間を従来の間隔とした。
【００２０】電界減衰故障率に対するＮ+ウェル３０の
場所の影響は図３に示され、同図は、Ｎ+ウェル３０
（およびメタル・リング４２）とダイ・エッジ４８との
間の距離が増すにつれて故障率が低減したことを示す。
メタル・リング４２とＮ+ウェル３０に対する評価され
た修正が故障率に対して与えた変動する影響もまた、図
３に示される。試料Ｆはテスト中に故障を示さなかった
唯一のテスト試料であったので、該試料のデータ点が選
抜され図３に示されている。
場所の影響は図３に示され、同図は、Ｎ+ウェル３０
（およびメタル・リング４２）とダイ・エッジ４８との
間の距離が増すにつれて故障率が低減したことを示す。
メタル・リング４２とＮ+ウェル３０に対する評価され
た修正が故障率に対して与えた変動する影響もまた、図
３に示される。試料Ｆはテスト中に故障を示さなかった
唯一のテスト試料であったので、該試料のデータ点が選
抜され図３に示されている。
【００２１】図４は、Ｐ+ウェル３４とＮ+ウェル３０と
の間の距離が電界減衰故障率に対して与えた影響を示し
ている。この場合も、試料Ｆがテスト中の故障を提示し
なかった最小サイズのテスト試料であったので、該試料
に対するデータ点が選抜されている。試料Ｎもまた故障
を生じなかったが、より大きな全エッジ終端サイズを必
要とした。試料Ｆにより用いられた間隔は、図４に示さ
れたデータにより示唆される最適な間隔と一致する。
の間の距離が電界減衰故障率に対して与えた影響を示し
ている。この場合も、試料Ｆがテスト中の故障を提示し
なかった最小サイズのテスト試料であったので、該試料
に対するデータ点が選抜されている。試料Ｎもまた故障
を生じなかったが、より大きな全エッジ終端サイズを必
要とした。試料Ｆにより用いられた間隔は、図４に示さ
れたデータにより示唆される最適な間隔と一致する。
【００２２】上記の結果から、Ｎ+ウェル３０がダイ・
エッジ４８から少なくとも１００μｍ、望ましくはダイ
・エッジ４８から約１２０ないし約２１０μｍ、最も望
ましくはダイ・エッジ４８から約１２０μｍだけ隔てら
れ、低電圧リング２８のＰ+ウェル３４がＮ+ウェル３０
から少なくとも２５０μｍ、望ましくはＮ+ウェル３０
から約３００ないし３５０μｍ、最も望ましくはＮ+ウ
ェル３０から約３００μｍにあるならば、逆方向電力パ
ルスに対する改善された抵抗が達成されることが結論さ
れた。
エッジ４８から少なくとも１００μｍ、望ましくはダイ
・エッジ４８から約１２０ないし約２１０μｍ、最も望
ましくはダイ・エッジ４８から約１２０μｍだけ隔てら
れ、低電圧リング２８のＰ+ウェル３４がＮ+ウェル３０
から少なくとも２５０μｍ、望ましくはＮ+ウェル３０
から約３００ないし３５０μｍ、最も望ましくはＮ+ウ
ェル３０から約３００μｍにあるならば、逆方向電力パ
ルスに対する改善された抵抗が達成されることが結論さ
れた。
【００２３】本発明によれば、図２に示されたタイプの
ＩＧＢＴ半導体電力デバイスは、図１に示されたタイプ
の従来技術のデバイスであれば破壊されたであろう逆方
向電流パルスに耐え得る程度に逆方向電流を減じるよう
にブレークダウンの期間に充分に高い逆方向電流経路抵
抗を有する。かかる動作上の利点に加えて、当業者には
明らかなように、本発明は当該技術分野にとって周知で
あるマスキング、打込みおよび拡散技術以外の複雑な製
造技術を必要としない。
ＩＧＢＴ半導体電力デバイスは、図１に示されたタイプ
の従来技術のデバイスであれば破壊されたであろう逆方
向電流パルスに耐え得る程度に逆方向電流を減じるよう
にブレークダウンの期間に充分に高い逆方向電流経路抵
抗を有する。かかる動作上の利点に加えて、当業者には
明らかなように、本発明は当該技術分野にとって周知で
あるマスキング、打込みおよび拡散技術以外の複雑な製
造技術を必要としない。
【００２４】本発明について望ましい実施の形態に関し
て記述したが、当業者には他の形態を用い得ることが明
らかである。例えば、デバイス１００は、連続的なフロ
ーティング・ウェル領域あるいは電界制限リング（ＦＬ
Ｒ）を含む追加のエッジ終端構造を持つことができる。
更に、本発明の利点は、通常は順方向バイアスされた基
板ダイオードを備えたものや、あるいはＮ+バッファ層
（例えば、バッファ層１４）と組合わせたＰ+層（例え
ば、基板１２）を持つものなど実質的にいかなる半導体
電力デバイスにも適用することができる。従って、本発
明の範囲は、頭書の特許請求の範囲によってのみ限定さ
れるべきものである。
て記述したが、当業者には他の形態を用い得ることが明
らかである。例えば、デバイス１００は、連続的なフロ
ーティング・ウェル領域あるいは電界制限リング（ＦＬ
Ｒ）を含む追加のエッジ終端構造を持つことができる。
更に、本発明の利点は、通常は順方向バイアスされた基
板ダイオードを備えたものや、あるいはＮ+バッファ層
（例えば、バッファ層１４）と組合わせたＰ+層（例え
ば、基板１２）を持つものなど実質的にいかなる半導体
電力デバイスにも適用することができる。従って、本発
明の範囲は、頭書の特許請求の範囲によってのみ限定さ
れるべきものである。
【図１】従来技術によるエッジ終端構造が設けられたＩ
ＧＢＴ半導体電力デバイスを示す断面図である。
ＧＢＴ半導体電力デバイスを示す断面図である。
【図２】本発明によるＩＧＢＴ半導体電力デバイスを示
す断面図である。
す断面図である。
【図３】本発明および従来技術により構成されたＩＧＢ
Ｔ電力デバイスのテスト・データを示すグラフである。
Ｔ電力デバイスのテスト・データを示すグラフである。
【図４】本発明および従来技術により構成されたＩＧＢ
Ｔ電力デバイスのテスト・データを示すグラフである。
Ｔ電力デバイスのテスト・データを示すグラフである。
１０ ＩＧＢＴ電力デバイス １２ Ｐ+基板（コレクタ） １４ Ｎ+エピタキシャル・バッファ層 １６ Ｎ-エピタキシャル層（ベース） １８ Ｐウェル（エミッタ） ２０ Ｎ+エミッタ拡散 ２２ エミッタ・メタル ２４ Ｐ+アイランド ２６ ゲート・ポリシリコン ２８ 低電圧リング ３０ 連続的な高電圧Ｎ+ウェル ３２ ダイ・エッジ ３４ Ｐ+ウェル ３６ エミッタ・メタル ４２ 高電圧メタル・リング ４４ ゲート酸化物 ４６ コレクタ・メタル ４８ ダイ・エッジ １００ ＩＧＢＴ半導体電力デバイス
フロントページの続き (72)発明者 ジェラル・アラン・ロング アメリカ合衆国インディアナ州46901, ココモ，ウォルトン・ウェイ 3608 (72)発明者 マイケル・ジョセフ・ヒューマー アメリカ合衆国インディアナ州46901, ココモ，コットンウッド・ドライブ 808 (56)参考文献 特開 平８−78668（ＪＰ，Ａ) 特開 平７−115189（ＪＰ，Ａ) 特開 平８−195488（ＪＰ，Ａ) 特開 平２−156572（ＪＰ，Ａ) 特開 平８−274317（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78
Claims (16)
- 【請求項１】 半導体電力デバイス（１００）であっ
て、第１の導電型式の半導体基板（１２）と、前記第１
の導電型式と逆の導電型式を持ち、内部領域を有し、か
つ前記半導体電力デバイス（１００）のダイ・エッジ
（４８）と前記内部領域との間になるように該内部領域
を包囲する周辺領域を持つ前記基板（１２）上のエピタ
キシャル層（１６）と、該エピタキシャル層（１６）に
重なり合いかつこれから電気的に絶縁された半導体層
（２６）と、該半導体層（２６）と電気的に接触する第
１のメタライゼーション（３６）と、前記エピタキシャ
ル層（１６）の内部領域にある複数のアクティブなセル
であって、各々がコレクタ／アノード端子（４６）とエ
ミッタ／カソード端子（２２）と前記半導体層（２６）
により形成されたゲート端子（２６）と前記エピタキシ
ャル層（１６）により形成されたベースとを持つ複数の
アクティブなセルと、前記半導体電力デバイス（１０
０）のダイ・エッジ（４８）の付近にあって前記エピタ
キシャル層（１６）の内部領域を包囲するように該エピ
タキシャル層（１６）の周辺領域にあるエッジ終端構造
（２８、３０）とを備える半導体電力デバイス（１０
０）であって、前記エッジ終端構造（２８、３０）が、 前記半導体層（２６）の下側にあって前記エピタキシャ
ル層（１６）の内部領域を完全に包囲する第１の導電型
式の第１のウェル（３４）と、前記エッジ終端構造（２
８、３０）のゲート端子を形成するように前記半導体層
（２６）と前記第１のウェル（３４）の一部との間に設
けられた誘電層（３８）と、前記第１のウェル（３４）
を完全に包囲し、前記半導体層（２６）から電気的に絶
縁される逆の導電性の第２のウェル（３０）と、前記第
２のウェル（３０）と接触しかつ前記半導体層（２６）
から電気的に絶縁される第２のメタライゼーション（４
２）とを含み、 前記第１のウェル（３４）が前記第２のウェル（３０）
から少なくとも２５０μｍ隔てられ、かつ前記第２のウ
ェル（３０）が前記半導体電力デバイス（１００）のダ
イ・エッジ（４８）から少なくとも１００μｍ隔てられ
ることを特徴とする半導体電力デバイス。 - 【請求項２】 前記第１のウェル（３４）が連続的なウ
ェルである請求項１記載の半導体電力デバイス（１０
０）。 - 【請求項３】 前記第２のウェル（３０）が連続的なウ
ェルである請求項１記載の半導体電力デバイス（１０
０）。 - 【請求項４】 前記基板（１２）と前記第１のウェル
（３４）とはｐ型であり、前記エピタキシャル層（１
６）と前記第２のウェル（３０）とはｎ型である請求項
１記載の半導体電力デバイス（１００）。 - 【請求項５】 前記第１のウェル（３４）が前記第２の
ウェル（３０）から３００ないし３５０μｍだけ隔てら
れる請求項１記載の半導体電力デバイス（１００）。 - 【請求項６】 前記第２のウェル（３０）が前記ダイ・
エッジ（４８）から１２０ないし２１０μｍだけ隔てら
れる請求項１記載の半導体電力デバイス（１００）。 - 【請求項７】 前記第１のウェル（３４）が前記第２の
ウェル（３０）から３００μｍだけ隔てられる請求項１
記載の半導体電力デバイス（１００）。 - 【請求項８】 前記第２のウェル（３０）が前記ダイ・
エッジ（４８）から１２０μｍだけ隔てられる請求項１
記載の半導体電力デバイス（１００）。 - 【請求項９】 前記第１のウェル（３４）が前記第２の
ウェル（３０）から一定距離だけ隔てられる請求項１記
載の半導体電力デバイス（１００）。 - 【請求項１０】 前記第２のメタライゼーション（４
２）が前記エピタキシャル層（１６）の周辺領域におけ
る連続的なメタル・リングであり、前記エピタキシャル
層１６の内部領域を完全に包囲する請求項１記載の半導
体電力デバイス（１００）。 - 【請求項１１】 前記半導体電力デバイス（１００）が
ＩＧＢＴ半導体電力デバイス（１００）であり、半導体
基板（１２）がｐ型であり、コレクタ／アノード端子
（４６）が前記半導体基板（１２）と接触するコレクタ
・メタライゼーション（４６）であり、前記エピタキシ
ャル層（１６）がｎ型であり、前記半導体層（２６）が
ポリシリコン層（２６）であり、前記第１のメタライゼ
ーション（３６）が前記ポリシリコン層（２６）と電気
的に接触するゲート・メタル・フィールド・プレートで
あり、前記エッジ終端構造（２８、３０）の第１のウェ
ル（３４）が連続的なＰ+ウェル（３４）であり、前記
エッジ終端構造（２８、３０）の第２のウェル（３０）
が前記Ｐ+ウェル（３４）を完全に包囲する連続的なＮ+
ウェル（３０）であり、前記第２のメタライゼーション
（４２）がメタル・リング（４２）である請求項１記載
の半導体電力デバイス（１００）であって、前記Ｐ+ウ
ェル（３４）が前記Ｎ+ウェル（３０）から３００ない
し３５０μｍだけ隔てられ、前記Ｎ+ウェル（３０）が
前記ＩＧＢＴ半導体電力デバイス（１００）のダイ・エ
ッジ（４８）から１２０ないし２１０μｍだけ隔てられ
ることを特徴とする、請求項１に記載の半導体電力デバ
イス。 - 【請求項１２】 前記複数のアクティブなセルの各々
が、前記エピタキシャル層（１６）におけるＰウェル
（１８）と、該Ｐウェル（１８）におけるＮ+アイラン
ド（２０）とを含み、前記Ｐウェル（１８）が前記Ｎ+
アイランド（２０）を前記エピタキシャル層（１６）か
ら分離し、前記エミッタ／カソード端子（２２）が前記
Ｎ+アイランド（２０）と前記Ｐウェル（１８）に電気
的に接触するエミッタ・メタライゼーション（２２）で
あり、前記ゲート端子（２６）が前記Ｐウェル（１８）
に重なり合ってこれから電気的に絶縁される請求項１１
記載の半導体電力デバイス（１００）。 - 【請求項１３】 前記メタル・リング（４２）が連続的
であり、かつ前記エピタキシャル層（１６）の内部領域
を完全に包囲する請求項１１記載の半導体電力デバイス
（１００）。 - 【請求項１４】 前記Ｐ+ウェル（３４）が前記Ｎ+ウェ
ル（３０）から３００μｍだけ隔てられる請求項１１記
載の半導体電力デバイス（１００）。 - 【請求項１５】 前記Ｎ+ウェル（３０）が前記ダイ・
エッジ（４８）から１２０μｍ隔てられる請求項１１記
載の半導体電力デバイス（１００）。 - 【請求項１６】 前記Ｐ+ウェル（３４）が前記Ｎ+ウェ
ル（３０）から一定距離隔てられる請求項１１記載の半
導体電力デバイス（１００）。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/105,610 US6011280A (en) | 1998-06-26 | 1998-06-26 | IGBT power device with improved resistance to reverse power pulses |
| US09/105610 | 1998-06-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000133796A JP2000133796A (ja) | 2000-05-12 |
| JP3338666B2 true JP3338666B2 (ja) | 2002-10-28 |
Family
ID=22306815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18118499A Expired - Fee Related JP3338666B2 (ja) | 1998-06-26 | 1999-06-28 | 逆方向電力パルスへの良好な抵抗を有するｉｇｂｔ電力デバイス |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6011280A (ja) |
| EP (1) | EP0967659A1 (ja) |
| JP (1) | JP3338666B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1022785B1 (en) * | 1999-01-25 | 2006-04-05 | STMicroelectronics S.r.l. | Electronic semiconductor power device with integrated diode |
| DE59915172D1 (de) * | 1999-08-19 | 2010-07-15 | Infineon Technologies Ag | Vertikal aufgebautes leistungshalbleiterbauelement |
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| JP4848605B2 (ja) * | 2001-08-29 | 2011-12-28 | 株式会社デンソー | 半導体装置の製造方法 |
| DE10147307A1 (de) * | 2001-09-26 | 2003-04-24 | Infineon Technologies Ag | IGBT mit integriertem Freilaufelement |
| DE102010035296B4 (de) | 2010-08-25 | 2012-10-31 | X-Fab Semiconductor Foundries Ag | Randabschlussstruktur für Transistoren mit hohen Durchbruchspannungen |
| DE102011115603B4 (de) | 2011-09-27 | 2017-08-17 | X-Fab Semiconductor Foundries Ag | Entwurfsregeln für ein Layout von MOS-Transistoren mit unterschiedlichen Durchbruchspannungen in einer integrierten Schaltung |
| CN103378140B (zh) * | 2012-04-11 | 2015-11-04 | 中国电力科学研究院 | 一种绝缘栅双极晶体管 |
| CN104347401B (zh) * | 2013-07-29 | 2017-05-10 | 无锡华润上华半导体有限公司 | 一种绝缘栅双极性晶体管的制造方法 |
| CN113066871A (zh) * | 2021-03-25 | 2021-07-02 | 电子科技大学 | 具有变k介质槽复合终端的氧化镓结势垒肖特基二极管 |
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| JP2635828B2 (ja) * | 1991-01-09 | 1997-07-30 | 株式会社東芝 | 半導体装置 |
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| US5448083A (en) * | 1991-08-08 | 1995-09-05 | Kabushiki Kaisha Toshiba | Insulated-gate semiconductor device |
| JP3417013B2 (ja) * | 1993-10-18 | 2003-06-16 | 株式会社デンソー | 絶縁ゲート型バイポーラトランジスタ |
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| US5723882A (en) * | 1994-03-10 | 1998-03-03 | Nippondenso Co., Ltd. | Insulated gate field effect transistor having guard ring regions |
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