JP3307057B2 - 電子放出源及びこれを用いたディスプレイ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば極薄型のディス
プレイ装置に使用して好適な電子放出源及びこれを用い
たディスプレイ装置に関するものである。

【０００２】

【従来の技術】一般に、例えば極薄型のディスプレイ装
置としては、スクリーン内部に電子放出源を設け、その
各画素領域内に電子放出材料からなる多数のマイクロチ
ップを形成し、所定の電気信号に応じて対応する画素領
域のマイクロチップを励起させることでスクリーンの蛍
光面を光らせるものが案出されている。

【０００３】この電子放出源は、帯状に形成された複数
本のカソード導体と、このカソード導体の上部において
カソード導体と直交して帯状に形成された複数本のゲー
トラインとが設けられ、上記カソード導体の上記ゲート
ラインとの各交差領域がそれぞれ１画素領域として形成
されている。

【０００４】具体的に、従来の電子放出源は、図１２に
示すように、例えばガラス材よりなる下部基板１０１の
表面上に帯状の複数本のカソード導体１０３が各々等間
隔に形成されている。これらのカソード導体１０３に
は、各接続端部１０３ａを除いて絶縁層１０４が成膜さ
れ、その上に各カソード導体１０３と直交して帯状の複
数本のゲートライン１０５が各々等間隔に形成されて、
各カソード導体１０３とともにマトリクス構造を構成し
ている。さらに、各カソード導体１０３の接続端部１０
３ａ及びゲートライン１０５の接続端部１０５ａが制御
手段１０７にそれぞれ電気的に接続されている。

【０００５】ここで、各カソード導体１０３の各ゲート
ライン１０５との各交差領域においては、上記絶縁層１
０４にカソード導体１０３からゲートライン１０５へ通
じる多数の孔部１０４ａが形成され、これら各孔部１０
４ａ内に微小冷陰極であるマイクロチップ１０６が設け
られている。

【０００６】これら各マイクロチップ１０６は、電子放
出材料、例えばモリブデンよりなり、ほぼ円錐体に形成
され、それぞれカソード導体１０３上に配されている。
そして、各マイクロチップ１０６の円錐体の先端部１０
６ａは、ゲートライン１０５に形成されている電子通過
用のゲート１０５ｂに位置している。すなわち、ゲート
ライン１０５上には、各ゲート１０５ｂが形成され、さ
らにその下部の絶縁層１０４に形成された孔部１０４ａ
を通じてカソード導体１０３の表面に至る微細孔１０８
が形成され、ゲートライン１０５上から見れば、各微細
孔１０８内にマイクロチップ１０６が形成されているこ
とになる。このように、各カソード導体１０３の各ゲー
トライン１０５との各交差領域には多数のマイクロチッ
プ１０６が設けられて画素領域が形成され、個々の画素
領域が１つの画素（ピクセル）に対応している。

【０００７】上記電子放出源においては、上記制御手段
１０７により所定のカソード導体１０３及びゲートライ
ン１０５を選択してこれらの間にゲートライン側の電位
が高くなる極性で所定の電圧をかけることで、対応する
画素領域内の各マイクロチップ１０６にこの所定電圧が
印加されると、各マイクロチップ１０６の先端部１０６
ａからトンネル効果によって電子が放出される。なお、
この所定電圧値は各マイクロチップ１０６の円錐体の先
端部１０６ａ付近の電界の強さが１０^８〜１０^９Ｖ／ｍ
程となる程度の値である。

【０００８】このとき、上記電子放出源が内蔵されたデ
ィスプレイ装置においては、所要の画素領域を励起する
ことで各マイクロチップ１０６から放出された電子が、
制御手段１０７によりさらにカソード導体１０３とアノ
ード間に印加された電圧によって加速され、ゲートライ
ン１０５と上記アノード間に形成された真空部を通って
蛍光面に到達する。そして、この電子線により蛍光体が
励起されて蛍光面から可視光線が放出される。

【０００９】

【発明が解決しようとする課題】ところで、上記電子放
出源においては、その各画像領域における各マイクロチ
ップ１０６が形成されている各微細孔１０８はその開口
径が１μｍ前後と小さく、しかもマイクロチップ１０６
を蒸着法にて作製する。したがって、上記電子放出源に
おいては、電子放出が開始されるカソード導体１０３−
ゲートライン１０５間電位の臨界値が各マイクロチップ
１０６毎により若干異なり、特にその始動時や作動安定
化が行われる時に、あるマイクロチップ１０６において
他のマイクロチップ１０６と比較して放出する電子放出
量が大きくなることがあり、画素領域内における電子放
出が不均質なものとなる。そのため、上記ディスプレイ
装置のスクリーン上に生じる光輝点も輝度が不均質とな
り非常に目障りなものとなる。しかも甚だしくは、電子
放出の電圧−電流特性から電位差の上昇に伴って急激に
電流量が増加するためにある特定のマイクロチップ１０
６に許容範囲を越えた高電流が流れ、このマイクロチッ
プ１０６が破壊されることがある。

【００１０】同様に、マイクロチップ１０６の集合体で
ある画素領域間においても電子放出が不均質となってデ
ィスプレイ装置のスクリーン上の輝度を不均質なものす
る場合がある。

【００１１】本発明は、上述の様々な課題に鑑みてなさ
れたものであり、その目的とするところは、カソード導
体のゲートラインとの間に形成された各画素領域におい
て、これら各画素領域内及び各画素領域間の電子放出の
均質化を図り、画質の均一性が良く、高精細、大型の極
薄型ディスプレイ装置にも十分対応可能な電子放出源及
びこれを用いたディスプレイ装置を提供することにあ
る。

【００１２】

【課題を解決するための手段】本発明は、基板上に互い
に直交するカソードラインとゲートラインとが絶縁層を
介して積層形成され、これらカソードラインとゲートラ
インの交差領域が画素領域とされてゲートラインと絶縁
層を貫通する略円形の微細孔が形成されるとともに、前
記微細孔内の導体部上に微小冷陰極が形成されてなる電
子放出源を対象とするものである。本発明に係る電子放
出源においては、微小冷陰極は、截頭円錐体の円形の上
部面に、この上部面より小径の底面の円錐体を一体的に
設けた形状をなし、ゲートラインの微細孔周縁部が抵抗
体とされ、円錐体の先端から電子放出がなされるととも
に、截頭円錐体の上部面の周縁部であるエッジ部から電
子流を抵抗体にリークさせることを特徴とするものであ
る。

【００１３】また本発明は、複数の微小例陰極が設けら
れた微小例陰極形成部が複数配列して各画素領域を形成
し、且つゲートラインに各微小例陰極形成部に対応した
型抜き部を形成して構成してもよい。

【００１４】さらに、ゲートラインに各微細孔内の微小
例陰極に対応した上記微細孔の開口径より大きいゲート
を形成して構成してもよい。

【００１５】

【作用】本発明においては、その作動時に、各微小冷陰
極から電子放出がなされるとともに、各微小冷陰極のエ
ッジ部からリークして放出された電子流の一部が、抵抗
層に抵抗体として形成された微細孔の周縁部から上記抵
抗層を介してゲートラインに流れ込む。したがって、画
素領域内の各微小冷陰極において電子放出が開始される
電位の臨界値が各微小冷陰極により異なる場合に、カソ
ード導体及びゲートラインを選択して特定の画素領域と
該ゲートラインとの間に所定の電圧を印加したとき、あ
る特定の微小冷陰極からの電子流の電子放出量が他の微
小冷陰極からのそれと比較して大きくなる。すると、抵
抗層に形成された微細孔の上記抵抗体から上記電子流の
一部がこの抵抗層に流れ込むことで上記抵抗層に流れる
電流量がこの電子流の電子放出量と比例関係にあるため
に、この抵抗層に生じる電位降下も上記電流量に比例し
て大きな値となる。その結果、この電位降下の分だけ該
微小冷陰極に印加される電圧が低下し、電子流の電子放
出量が減少して所定値に抑制されることになる。

【００１６】すなわち、一画素領域内における各微小冷
陰極から発生する電子流の電子放出量が均質化され、さ
らに他の画素領域上においても同様に、抵抗層が配され
ているために各微小冷陰極からの電子流の電子放出量が
減少して上記所定値に抑制されて、各画素領域間におけ
る電子放出量もまた均質化されることになる。

【００１７】

【実施例】以下、本発明に係る電子放出源を極薄型のデ
ィスプレイ装置に適用した好適ないくつかの実施例を図
面を参照しながら説明する。先ず、第１実施例について
述べる。

【００１８】上記ディスプレイ装置は、図１に示すよう
に、第１実施例に係る電子放出源１と、真空部３を介し
て電子放出源１の上部にアノードとなる上部基板２とが
配設され構成されている。

【００１９】上記電子放出源１においては、図２に示す
ように、例えばガラス材よりなる下部基板１１の表面上
に帯状の複数本のカソード導体１３が各々等間隔に形成
されている。これらのカソード導体１３には、各接続端
部１３ａを除いて絶縁層１４が成膜され、その上に各カ
ソード導体１３と直交して帯状の複数の抵抗層３１が各
々等間隔に成膜され、さらにこれら各抵抗層３１上に各
ゲートライン１５が形成されて、これら各ゲートライン
１５及び抵抗層３１と各カソード導体１３とによりマト
リクス構造が構成されている。さらに、各カソード導体
１３の接続端部１３ａ及び各ゲートライン１５の接続端
部１５ａが制御手段１７にそれぞれ接続されて導通して
いる。なお、上記抵抗層３１は各ゲートライン１５の下
部に成膜する代わりにこれら各ゲートライン１５上に成
膜してもよい。

【００２０】ここで、各カソード導体１３には、各ゲー
トライン１５との各交差領域において、画素領域２１が
形成され、上記絶縁層１４に上記抵抗層３１からこれら
画素領域２１へ通じる多数の孔部１４ａが形成されて、
これら各孔部１４ａ内に微小冷陰極であるマイクロチッ
プ１６が設けられている。

【００２１】これら各マイクロチップ１６は、電子放出
材料、例えばモリブデンよりなり、截頭円錐体１６ｂの
円形の上部面１６ｃ上にこの上部面１６ｃより小さな直
径の底面を呈する円錐体１６ｄを有する形状に形成さ
れ、それぞれカソード導体１３の各画像領域２１上に配
されている。そして、各マイクロチップ１６の円錐体の
先端部１６ａは、上記抵抗層３１に形成されている電子
通過用の孔部３１ａに位置している。

【００２２】すなわち、抵抗層３１上には、各孔部３１
ａが形成され、さらにその下部に孔部３１ａと同一開口
径を有する絶縁層１４の孔部１４ａが形成されている。
したがって、ゲートライン１５の各型抜き部上から見れ
ば、各孔部３１ａ内にマイクロチップ１６が形成されて
いることになる。このように、各カソード導体１３の各
ゲートライン１５との各交差領域には多数のマイクロチ
ップ１６が設けられて画素領域２１が形成され、個々の
画素領域２１が１つの画素（ピクセル）に対応してい
る。

【００２３】ここで、上記各画素領域２１においては、
図３及び図４（図３中に示す円内のマイクロチップ形成
部３２の拡大図）に示すように、複数のマイクロチップ
１６が各ブロック毎に形成されてグループを形成してい
る。すなわち、各マイクロチップ１６がブロック様に配
されて各マイクロチップ形成部３２が形成され、これら
マイクロチップ形成部３２が整列して設けられて画素領
域２１を形成している。

【００２４】そして、各画素領域２１上部に設けられた
ゲートライン１５には、各マイクロチップ形成部３２に
対応した各型抜き部（図示は省略する。）が形成されて
いる。したがって、上記抵抗層３１上から見れば、各上
記型抜き部上において、この抵抗層３１に設けられた各
ゲート部３１ａにそれぞれマイクロチップ１６が形成さ
れ、図５に示すように、各マイクロチップ１６の先端部
１６ａの近傍に抵抗体でる上記抵抗層３１の孔部３１ａ
の端部が位置していることになる。

【００２５】上記上部基板２は、その一主面である下面
部にて上記真空部３を介して上記電子放出源１の主面部
と対向して設けられている。この上部基板２の下面部に
は、蛍光剤が塗布されて例えば上記ゲートライン１５と
それぞれ平行な帯状の蛍光面２５が形成されている。

【００２６】上記電子放出源１においては、上記制御手
段１７により所要のカソード導体１３及びゲートライン
１５を選択してこれらの間に所定の電圧をかけること
で、対応する画素領域２１内の各マイクロチップ１６に
この所定電圧が印加されると、各マイクロチップ１６の
先端部１６ａからトンネル効果によって電子が放出され
ると同時に、各截頭円錐体１６ｂの上部面１６ｃの周縁
部であるエッジ部から、先端部１６ａから放出される放
出電子量と共に増減する微量の電子流が上記抵抗層３１
の孔部３１ａの端部に対してリークして放出される。な
お、上記所定電圧値は各マイクロチップ１６の円錐体の
先端部１６ａ付近の電界の強さが１０^８〜１０^９Ｖ／ｍ
程となる程度の値である。

【００２７】このとき、上記電子放出源１が内蔵された
ディスプレイ装置においては、所定の画素領域を励起す
ることで各マイクロチップ１６の先端部１６ａから放出
された電子が、上記制御手段によりさらにカソード導体
１３とアノードである上部基板２間に印加された電圧に
よって加速され、ゲートライン１５と上記上部基板２間
に形成された真空部３を通って蛍光面２２に到達する。
そして、この電子線により蛍光体が励起されて蛍光面２
２から可視光線が放出される。

【００２８】そして、上述のように、各マイクロチップ
１６の先端部１６ａから電子放出がなされるとともに、
各截頭円錐体１６ｂの上部面１６ｃのエッジ部から、先
端部１６ａから放出された放出電子量に比例した微量の
電子流が上記抵抗層３１の孔部３１ａの端部に対してリ
ークして放出され、この電子流は上記抵抗層３１に形成
された微孔である孔部３１ａの周縁部から上記抵抗層３
１を介してゲートライン１５に流れ込む。したがって、
画素領域内２１の各マイクロチップ１６において電子放
出が開始される電位の臨界値が各マイクロチップ１６に
より異なる場合に、カソード導体１３及びゲートライン
１５を選択して特定の画素領域２１と該ゲートライン１
５との間に所定の電圧を印加したとき、ある特定のマイ
クロチップ１６からの電子流の電子放出量が他のマイク
ロチップ１６からのそれと比較して大きくなる事があ
る。すると、このマイクロチップに対応した上記抵抗層
３１に形成された孔部３１ａの周縁部から上記電子流の
一部がこの抵抗層３１に流れ込むことで上記抵抗層３１
に流れる電流量がこの電子流の電子放出量と共に増減す
る関係にあるために、この抵抗層３１に生じる電位降下
も上記電流量に比例して大きな値となる。その結果、こ
の電位降下の分だけ該マイクロチップ１６に印加される
電圧が低下し、電子流の電子放出量が減少して所定値に
抑制されることになる。

【００２９】すなわち、一画素領域２１内における各マ
イクロチップ１６から発生する電子流の電子放出量が均
質化され、さらに他の画素領域２１上においても同様に
上記抵抗層３１が配されているために、各マイクロチッ
プ１６からの電子流の電子放出量が減少して上記所定値
に抑制されて、各画素領域２１間における電子放出量も
また均質化されることになる。

【００３０】ここで、上記各孔部３１ａ内にマイクロチ
ップ１６を形成する作製方法について説明する。先ず、
上記画素領域２１内における上記抵抗層３１の各孔部３
１ａに対して斜方向から回転蒸着によりアルミニウムや
ニッケル等の金属よりなる剥離膜２２を成膜する。この
とき、上記孔部３１ａ内に剥離膜２２の材料が付着しな
いように、上記抵抗層３１に対して十分小さな入射角を
もって下部基板１を回転させながら蒸着を施す。なお、
上記入射角は、上記孔部３１ａ内においてこの孔部３１
ａの端部とカソード導体１３の表面とを結ぶ線分と、カ
ソード導体１３との間に形成される角度と比較して十分
小さな値であるものとする。また、剥離膜２２が回転蒸
着により形成されたために、上記孔部３１ａの周縁部に
おいて剥離膜２２にテーパ部が形成され、剥離膜２２の
上面の開口径が下面のそれと比較して若干小さな値とさ
れている。

【００３１】その後、図６に示すように、周囲が剥離膜
２２で被膜された各ゲート１５ｂからカソード導体１３
へ通じる各孔部３１ａに対してカソード導体１３と垂直
にマイクロチップ１６の材料を蒸着する。この場合、剥
離膜２２に形成されたテーパ部が種となり、剥離膜２２
上にて徐々に上記孔部３１ａを閉塞するように蒸着部２
３が成長してゆく。それとともに、上記孔部３１ａ内に
は上記マイクロチップ１６の材料が成長して円錐体形状
に近づいてゆく。

【００３２】次いで、図７に示すように、上記孔部３１
ａが閉塞されてゆく際に、この蒸着部２３上の微細孔２
４（すなわち、この微細孔２４は上記孔部３１ａに通じ
ている。）が第１の所定の開口径値となったときに上記
垂直蒸着から蒸着部２３上の微細孔２４に対して斜方向
からの回転蒸着に切り替える。この斜方向からの回転蒸
着を行っている間は、マイクロチップ１６の材料は成長
せずにカソード導体１３に対する垂直断面が台形形状で
ある状態に留まることになり、蒸着部２３上の微細孔２
４のみが徐々に閉塞されてゆく。

【００３３】そして、閉塞が進行してこの蒸着部２３上
の微細孔２４が第２の所定の開口径値となったときに斜
方向からの回転蒸着から再び上記垂直蒸着に切り替え
る。すると更に上記蒸着部２３上の微細孔２４の閉塞が
進行するとともに、上記台形形状の円形の上部面１６ｂ
上にマイクロチップ１６の材料がこの上部面１６ｂより
小さな直径の底面を有する円錐体形状に成長してゆき、
図８に示すように、上記蒸着部２３上の微細孔が閉塞さ
れると同時に上記上部面１６ｂ上に完全な円錐体１６ｃ
が形成される。

【００３４】そして、図９に示すように、剥離膜２２を
溶解させて蒸着部２３を除去することにより、各マイク
ロチップ１６が完成する。

【００３５】次に、本発明の第２実施例について説明す
る。なお、上記第１実施例と対応するものについては同
符号を記す。

【００３６】この第２実施例に係る電子放出源は、図１
０及び図１１に示すように、上記電子放出源１とほぼ同
様の構成を有するが、その各画像領域２１に形成された
各マイクロチップ１６上の各画素領域２１及びその上部
に形成されているゲートライン１５の形状が異なる点で
相違する。

【００３７】上記第２実施例に係る電子放出源において
は、その各画像領域２１にて絶縁層１４上に上記孔部１
４ａが各々等間隔に整列して形成され、各孔部１４ａ内
にマイクロチップ１６がそれぞれ設けられている。上記
絶縁層１４の上部にはカソード導体１３と直交して各ゲ
ートライン１５が等間隔に形成され、それらの上部に抵
抗層３１が成膜されている。

【００３８】このとき、各ゲートライン１５には、上記
絶縁層１４に形成された孔部１４ａより大なる開口径を
有し各孔部１４ａを包囲するようにゲート１５ｂが形成
されている。そしてさらに各ゲートライン１５上には上
記抵抗層３１が成膜され、各孔部１４ａ上にはこの孔部
１４ａと同一の開口径である上記孔部３１ａが形成され
ている。すなわち、各ゲートラインのゲート１５ｂは抵
抗体である上記抵抗層３１の孔部３１ａを介してマイク
ロチップ１６の先端部１６ａの近傍に位置していること
になる。

【００３９】本第２実施例に係る電子放出源において
は、上記電子放出源１と同様に、各マイクロチップ１６
の先端部１６ａから電子放出がなされるとともに、各截
頭円錐体１６ｂの上部面１６ｃのエッジ部から、先端部
１６ａから放出された放出電子量に比例した微量の電子
流が上記抵抗層３１の孔部３１ａの端部に対して放出さ
れ、この電子流は上記抵抗層３１に形成された微細孔で
ある孔部３１ａの周縁部から上記抵抗層３１を介してゲ
ートライン１５に流れ込む。したがって、画素領域内２
１の各マイクロチップ１６において電子放出が開始され
る電位の臨界値が各マイクロチップ１６により異なる場
合に、カソード導体１３及びゲートライン１５を選択し
て特定の画素領域２１と該ゲートライン１５との間に所
定の電圧を印加したとき、ある特定のマイクロチップ１
６からの電子流の電子放出量が他のマイクロチップ１６
からのそれと比較して大きくなる事がある。すると、こ
のマイクロチップに対応した上記抵抗層３１に形成され
た孔部３１ａの周縁部から上記電子流の一部がこの抵抗
層３１に流れ込むことで上記抵抗層３１に流れる電流量
がこの電子流の電子放出量と共に増減する関係にあるた
めに、この抵抗層３１に生じる電位降下も上記電流量に
比例して大きな値となる。その結果、この電位降下の分
だけ該マイクロチップ１６に印加される電圧が低下し、
電子流の電子放出量が減少して所定値に抑制されること
になる。

【００４０】すなわち、一画素領域２１内における各マ
イクロチップ１６から発生する電子流の電子放出量が均
質化され、さらに他の画素領域２１上においても同様
に、上記抵抗層３１が配されているために、各マイクロ
チップ１６からの電子流の電子放出量が減少して上記所
定値に抑制されて、各画素領域２１間における電子放出
量もまた均質化されることになる。

【００４１】

【発明の効果】本発明によれば、基板上に互いに直交す
るカソードラインとゲートラインとが絶縁層を介して積
層形成され、これらカソードラインとゲートラインの交
差領域が画素領域とされてゲートラインと絶縁層を貫通
する略円形の微細孔が形成されるとともに、前記微細孔
内の導体部上に微小冷陰極が形成されてなる電子放出源
において、上記微小冷陰極は、截頭円錐体の円形の上部
面に、この上部面より小径の底面の円錐体を一体的に設
けた形状をなし、上記ゲートラインの上記微細孔周縁部
が抵抗体とされ、上記円錐体の先端から電子放出がなさ
れるとともに、上記截頭円錐体の上記上部面の周縁部で
あるエッジ部から電子流を上記抵抗体にリークさせる構
成としたので、カソード導体のゲートラインとの間に形
成された各画素領域において、これら各画素領域内及び
各画素領域間の電子放出の均質化を図り、画質の均一性
が良く、高精細、大型の極薄型ディスプレイ装置にも十
分対応可能となる。

【００４２】また、本発明によれば、複数の微小例陰極
が設けられた微小例陰極形成部が複数配列して各画素領
域を形成し、且つゲートラインに各微小例陰極形成部に
対応した型抜き部を形成して構成したので、カソード導
体とゲートラインとの間に形成された各画素領域におい
て、これら各画素領域内及び各画素領域間の電子放出の
均質化を図り、画質の均一性が良く、高精細、大型の極
薄型ディスプレイ装置にも十分対応可能となる。

【００４３】さらに、本発明によれば、ゲートラインに
各微細孔内の微小例陰極に対応した上記微細孔の開口径
より大きいゲートを形成して構成したので、カソード導
体のゲートラインとの間に形成された各画素領域におい
て、これら各画素領域内及び各画素領域間の電子放出の
均質化を図り、画質の均一性が良く、高精細、大型の極
薄型ディスプレイ装置にも十分対応可能となる。

【図面の簡単な説明】

【図１】本発明に係る電子放出源を適用したディスプレ
イ装置を模式的に示す斜視図である。

【図２】電子放出源の各カソード導体と各ゲートライン
との各交差領域に形成されている画素領域を模式的に示
す断面図である。

【図３】画素領域を拡大して模式的に示す平面図であ
る。

【図４】各画素領域に形成されたマイクロチップ形成部
の一部を拡大して模式的に示す平面図である。

【図５】第１実施例に係る電子放出源のマイクロチップ
近傍の様子を模式的に示す断面図である。

【図６】周囲が剥離膜で被膜された各ゲートからカソー
ド導体へ通じる各微細孔に対してカソード導体と垂直に
マイクロチップの材料を蒸着する様子を模式的に示す断
面図である。

【図７】蒸着部上の微細孔に対して斜方向からの回転蒸
着を行う様子を模式的に示す断面図である。

【図８】蒸着部上の微細孔が閉塞されると同時に上記上
部面上に完全な円錐体が形成された様子を模式的に示す
断面図である。

【図９】剥離膜を溶解させて蒸着部を除去した様子を模
式的に示す断面図である。

【図１０】第２実施例に係る電子放出源のマイクロチッ
プ近傍の様子を模式的に示す平面図である。

【図１１】第２実施例に係る電子放出源のマイクロチッ
プ近傍の様子を模式的に示す断面図である。

【図１２】従来の電子放出源の各カソード導体と各ゲー
トラインとの各交差領域に形成されている画素領域を模
式的に示す断面図である。

【符号の説明】

１ 電子放出源 、 ２ 上部基板 、 ３ 真空部 、
１１ 下部基板 、 １３ カソード導体 、 １５ ゲ
ートライン 、 １６，４１ マイクロチップ、 １４
ａ，３１ａ 孔部 、 １５ｂ ゲート 、 ２１ 画素
領域 、 ２２剥離膜 、 ２３ 剥離部 、 ２５ 蛍
光面 、 ３１ 抵抗層 、 ３２ マイクロチップ形成
部

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01J 1/30 H01J 9/02

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 基板上に互いに直交するカソードライン
   とゲートラインとが絶縁層を介して積層形成され、これ
   らカソードラインとゲートラインの交差領域が画素領域
   とされてゲートラインと絶縁層を貫通する略円形の微細
   孔が形成されるとともに、前記微細孔内の導体部上に微
   小冷陰極が形成されてなる電子放出源において、 上記微小冷陰極は、截頭円錐体の円形の上部面に、この
   上部面より小径の底面の円錐体を一体的に設けた形状を
   なし、 上記ゲートラインの上記微細孔周縁部が抵抗体とされ、
   上記円錐体の先端から電子放出がなされるとともに、上
   記截頭円錐体の上記上部面の周縁部であるエッジ部から
   電子流を上記抵抗体にリークさせることを特徴とする電
   子放出源。
2. 【請求項２】 複数の微小冷陰極が設けられた微小冷陰
   極形成部が複数整列して各画素領域が形成され、且つゲ
   ートラインに各微小冷陰極形成部に対応した型抜き部が
   形成されていることを特徴とする請求項１記載の電子放
   出源。
3. 【請求項３】 上記ゲートラインに各微細孔内の微小冷
   陰極に対応した上記微細孔の開口径より大きいゲートが
   形成されていることを特徴とする請求項１記載の電子放
   出源。
4. 【請求項４】 請求項１記載の電子放出源を用いたこと
   を特徴とするディスプレイ装置。