JP3319137B2

JP3319137B2 - 電子放出源及びこれを用いたディスプレイ装置

Info

Publication number: JP3319137B2
Application number: JP7113094A
Authority: JP
Inventors: 英輔根岸
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1994-04-08
Filing date: 1994-04-08
Publication date: 2002-08-26
Anticipated expiration: 2017-08-26
Also published as: JPH07282716A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば極薄型のディス
プレイ装置に使用して好適な電子放出源に関するもので
ある。

【０００２】

【従来の技術】一般に、例えば極薄型のディスプレイ装
置としては、スクリーン内部に電子放出源を設け、その
各画素領域内に電子放出材料からなる多数のマイクロチ
ップを形成し、所定の電気信号に応じて対応する画素領
域のマイクロチップを励起させることでスクリーンの蛍
光面を光らせるものが案出されている。

【０００３】この電子放出源は、帯状に形成された複数
本のカソードラインと、このカソードラインの上部にお
いてカソードラインと交差して帯状に形成された複数本
のゲートラインとが設けられ、上記カソードラインの上
記ゲートラインとの各交差領域がそれぞれ１画素領域と
して形成されている。

【０００４】具体的に、従来の電子放出源は、図１２に
示すように、例えばガラス材よりなる下部基板１０１の
表面上に帯状の複数本のカソードライン１０３が形成さ
れている。これらのカソードライン１０３には、各接続
端部１０３ａを除いて絶縁層１０４が成膜され、その上
に各カソードライン１０３と交差して帯状の複数本のゲ
ートライン１０５が形成されて、各カソードライン１０
３とともにマトリクス構造を構成している。さらに、各
カソードライン１０３の接続端部１０３ａ及び各ゲート
ライン１０５の接続端部１０５ａが制御手段１０７にそ
れぞれ接続されて導通している。

【０００５】ここで、各カソードライン１０３の各ゲー
トライン１０５との各交差領域においては、上記絶縁層
１０４にカソードライン１０３からゲートライン１０５
へ通じる多数の孔部１０４ａが形成され、これら各孔部
１０４ａ内にマイクロチップ１０６が設けられている。

【０００６】これら各マイクロチップ１０６は、電子放
出材料、例えばモリブデンよりなり、ほぼ円錐体に形成
され、それぞれカソードライン１０３上に配されてい
る。そして、各マイクロチップ１０６の円錐体の先端部
は、ゲートライン１０５に形成されている電子通過用の
ゲート部１０５ｂにほぼ位置している。このように、各
カソードライン１０３の各ゲートライン１０５との各交
差領域には多数のマイクロチップ１０６が設けられて画
素領域が形成され、個々の画素領域が１つの画素（ピク
セル）に対応している。

【０００７】上記電子放出源においては、上記制御手段
１０７により所定のカソードライン１０３及びゲートラ
イン１０５を選択してこれらの間に所定の電圧をかける
ことで、対応する画素領域内の各マイクロチップ１０６
にこの所定電圧が印加されると、各マイクロチップ１０
６の先端部からトンネル効果によって電子が放出され
る。なお、この所定電圧値は各マイクロチップ１０６の
円錐体の先端部付近の電界の強さが１０^８〜１０^１０Ｖ
／ｍ程となる程度の値である。

【０００８】このとき、上記電子放出源が内蔵されたデ
ィスプレイ装置においては、所要の画素領域を励起する
ことで各マイクロチップ１０６から放出された電子が、
制御手段１０７によりさらにカソードライン１０３とア
ノード間に印加された電圧によって加速され、ゲートラ
イン１０５と上記アノード間に形成された真空部を通っ
て蛍光面に到達する。そして、この電子線により蛍光面
から可視光が放出される。

【０００９】

【発明が解決しようとする課題】しかしながら、上記電
子放出源においては、画素領域から放出される電子放出
量が画素領域間でばらつき、不均質なものとなる。その
ため、上記ディスプレイ装置のスクリーン上に生じる光
輝点も輝度が不均質となり非常に目障りなものとなる。
しかも甚だしくは、電子放出の電圧−電流特性から電位
差の上昇に伴って急激に電流量が増加するためにある特
定の画素領域に許容範囲を越えた高電流が流れ、マイク
ロチップ１０６が破壊されることがある。

【００１０】そこで、上述のような画素領域間における
電子放出を均質化するための提案として、図１３に示す
ように、各カソードライン１０３の接続端部１０３ａと
制御手段１０７との間にカソードライン１０３より高い
電気抵抗値を有する電気抵抗１１１を直列に接続し、各
カソードライン１０３に形成された画素領域に流れる電
流を均質にするものがある。

【００１１】電子放出源が小規模であり、したがってこ
れを用いるディスプレイ装置を比較的小型のものである
場合には、上記電気抵抗１１１を用いることにより顕著
な効果を得ることが期待できる。ところが、上記電子放
出源が精細化、大型化されたディスプレイ装置に用いる
ものである場合、応答時間の問題が発生し、上記電気抵
抗１１１を用いる方法では対処できなくなる。

【００１２】電気抵抗１１１の電気抵抗値をＲ_０とする
と、上記応答時間は、この電気抵抗値Ｒ_０と、選択され
たカソードライン１０３と全てのゲートライン１０５と
の交差領域にて形成されるコンデンサの電気容量Ｃ_０と
の積にほぼ等しい。ここで、カソードライン１０３の電
気抵抗は抵抗値Ｒ_０と比較して無視できるものとした。
すなわち、大規模な電子放出源においては、当然ゲート
ライン１０５の数も多く、その分電気容量Ｃ_０も大きく
なるために応答時間が長くなる。

【００１３】例えば、カソードライン１０３及びゲート
ライン１０５の幅をともに２００μｍ、これらの数をそ
れぞれ４８０，６４０とし、上記絶縁層１０４がＳｉＯ
_２としてその膜厚が１μｍとすると、各交差領域の単位
面積当りの電気容量Ｃ_０は約３ｎＦ／ｃｍ^２となる。各
交差領域について加え合わされた全表面積は約０．２６
ｃｍ^２となり、抵抗値Ｒ_０をほぼ１０^４Ωとすると、上
記応答時間は８μｓ程となる。例えばフレーム周波数が
６０Ｈｚであるとすると水平走査時間は１／（６０×４
８０）となりほぼ３５μｓである。したがって、応答時
間は水平走査時間のほぼ２０％となり、１０％を越えて
いるためにいわゆる結合現象が生じてしまうことにな
る。

【００１４】本発明は、上述の様々な課題に鑑みてなさ
れたものであり、その目的とするところは、カソードラ
インのゲートラインとの間に形成された各画素領域にお
いて、これら各画素領域間の電子放出の大幅な均質化を
図り、しかも応答時間を短縮して高精細、大型の極薄型
ディスプレイ装置にも十分対応可能な電子放出源及びそ
の制御方法を提供することにある。

【００１５】

【課題を解決するための手段】本発明は、基板上に互い
に交差するカソードラインとゲートラインとが絶縁層を
介して積層形成され、これらカソードラインとゲートラ
インの交差領域が画素領域とされてゲートラインと絶縁
層を貫通する略円形の微細孔が形成されるとともに、上
記微細孔内の上記基板上に設けられた上記カソードライ
ンと同じ層の導体部上に略円錐形状の微小冷陰極が形成
されてなり、上記基板上には、上記画素領域において、
上記カソードラインを長方形状または正方形状に型抜き
した領域にその内周縁に沿って上記カソードラインより
高い抵抗率を有する抵抗体が上記カソードライン及び上
記導体部と同じ層となるように形成され、さらに、この
抵抗体の内周縁に沿って設けられた上記導体部上に上記
複数の微少冷陰極が形成され、上記微小冷陰極は上記抵
抗体を介して上記カソードラインと電気的に接続して構
成する。

【００１６】この場合、上記画素領域毎に上記導体部が
連続膜とし、この連続膜として形成された導体部の周囲
に上記抵抗体を配して構成する。

【００１７】このとき、上記連続膜として形成された導
体部の形状が略正方形に形成してもよい。

【００１８】また、上記導体部にスリットを設け、上記
スリット間の導体部上に微少冷陰極が配置されてもよ
い。

【００１９】さらに、上記各画素領域の抵抗体で包囲さ
れた導体部に複数の抵抗部を設け、各抵抗部上に微小冷
陰極が形成して構成してもよい。。

【００２０】また、上記抵抗体で包囲された導体部は、
副抵抗体によって複数に分割され、この副抵抗体に分割
された副導体部には、複数の微少冷陰極が形成して構成
してもよい。

【００２１】

【作用】本発明に係る電子放出源においては、カソード
ラインのゲートラインとの各交差領域毎に形成されてい
る各画素領域が、表面上に微小冷陰極が形成された導体
部とこの導体部の周囲を包囲する抵抗体とにより構成さ
れ、上記微小冷陰極が抵抗体を介して上記カソードライ
ンと電気的に接続されている。したがって、選択された
カソードライン−ゲートライン間に所定の電圧を印加し
た際、画素領域から放出される電子放出量が大きい程、
より大きな電圧降下が生じ、それに伴い画素領域内に印
加される電圧がより低下し、電子放出量がより強く抑止
される。したがって、画素領域から放出される電子放出
量が大きい程、電子放出量がより強く抑止されるので、
各画素領域から放出される電子放出量が均質化される。
すなわち、本発明に係る電子放出源においては、個々の
画素領域毎に上記抵抗体が配されているので、各画素領
域に流れ込む電流が規制され、各画素領域の微小冷陰極
から発生する電子放出の不均質が解消されて電子放出の
各画素領域間の均質化が実現される。

【００２２】さらに、上記カソードラインと上記ゲート
ラインとの個々の交差領域にそれぞれ抵抗体が形成され
ているので、この電子放出源における応答時間は一つの
画素領域の抵抗体の電気抵抗値と一つの交差領域で形成
されるコンデンサの電気容量との積にほぼ等しい。この
電気容量は上記交差領域の面積に比例するが、この面積
は非常に小さいために、応答時間もまた小さいものとな
る。

【００２３】また、微小冷陰極の配列に応じて導体部に
スリットが形成されているので、上記カソードラインと
上記ゲートラインとの個々の交差領域の面積が小さくな
りこの交差領域で形成されるコンデンサの電気容量が減
少する。したがって、その分上記応答時間もまた小さい
ものとなり、結合現象がさらに完全に抑止される。

【００２４】さらに、本発明に係る電子放出源において
は、上記抵抗体で包囲された導体部上に、各々微小冷陰
極が形成された抵抗部を複数有する構造をなすように各
画素領域を形成してもよい。この場合、選択されたカソ
ードライン−ゲートライン間に所定の電圧を印加した
際、画素領域から放出される電子放出量が大きい程、よ
り大きな電圧降下が生じ、それに伴い画素領域内に印加
される電圧がより低下し、電子放出量がより強く抑止さ
れる。したがって、画素領域から放出される電子放出量
が大きい程、電子放出量がより強く抑止されるので、各
画素領域から放出される電子放出量が均質化される。し
かも、各微小冷陰極が上記導体部よりも遥かに高い抵抗
率を有する上記抵抗部上に配されているために各画素領
域内の微小冷陰極の電子放出の不均一も同様に解消され
ることになる。すなわち、このような各画素領域を有す
る電子放出源においては、個々の画素領域毎に上記抵抗
体が配されるとともに、これら各画素領域内に各微小冷
陰極を有する各抵抗部が配されているので、各画素領域
及び各抵抗部に流れ込む電流が抑制され、各画素領域の
微小冷陰極から発生する電子放出の不均質が解消されて
電子放出の各画素領域間及び各画素領域内の均質化が実
現される。

【００２５】またさらに、本発明に係る電子放出源にお
いては、各画素領域の抵抗体で包囲された導体部が副抵
抗体によって分割された構造に形成してもよい。この場
合、選択されたカソードライン−ゲートライン間に所定
の電圧を印加した際、画素領域から放出される電子放出
量が大きい程、より大きな電圧降下が生じ、それに伴い
画素領域内に印加される電圧がより低下し、電子放出量
がより強く抑止される。したがって、画素領域から放出
される電子放出量が大きい程、電子放出量がより強く抑
止されるので、各画素領域から放出される電子放出量が
均質化される。しかも、上記導体部よりも遥かに高い抵
抗率を有する上記副抵抗体にて分割されて周囲を包囲さ
れた上記導体部上に各微小冷陰極が配されているために
各画素領域内の微小冷陰極の電子放出の不均一も同様に
解消されることになる。すなわち、このような各画素領
域を有する電子放出源においては、個々の画素領域毎に
上記抵抗体が配されるとともに、これら各画素領域内に
各微小冷陰極を有する導体部を包囲した副抵抗体が配さ
れているので、各画素領域及び上記導体部に流れ込む電
流が抑制され、各画素領域の微小冷陰極から発生する電
子放出の不均質が解消されて電子放出の各画素領域間及
び各画素領域内の均質化が実現される。

【００２６】

【実施例】以下、本発明に係る電子放出源を極薄型のデ
ィスプレイ装置に適用した好適ないくつかの実施例を図
面を参照しながら説明する。先ず、第１実施例について
述べる。

【００２７】このディスプレイ装置は、図１に示すよう
に、第１実施例に係る電子放出源１と、真空部３を介し
て電子放出源１の上部にアノードとなる上部基板２とが
配設され構成されている。

【００２８】上記電子放出源１は、例えばガラス材より
なる下部基板１１の表面上に帯状の複数本のカソードラ
イン１３が形成されている。これらのカソードライン１
３には、各接続端部１３ａを除いて絶縁層１４が成膜さ
れ、その上に各カソードライン１３と交差して帯状の複
数本のゲートライン１５が形成されて、各カソードライ
ン１３とともにマトリクス構造を構成している。さら
に、各カソードライン１３の接続端部１３ａ及び各ゲー
トライン１５の接続端部１５ａが制御手段（図示は省略
する。）にそれぞれ接続されて導通している。

【００２９】ここで、各カソードライン１３の各ゲート
ライン１５との各交差領域においては、図２及び図３に
示すように、各々が１つの画素（ピクセル）に対応して
いる画素領域２１が形成されている。この画素領域２１
は、カソードライン１３の長方形状または正方形状に型
抜きされた領域にその周縁に沿ってカソードライン１３
と比較して遥かに高い抵抗率を有する抵抗体３１がフレ
ーム状に均一な幅をもって形成され、さらにその内周縁
に沿って長方形状または正方形状の導体部３２が連続膜
として形成されている。そして、この導体部３２の表面
上には多数の微小冷陰極であるマイクロチップ１６が設
けられている。ここで、上記絶縁層１４にカソードライ
ン１３からゲートライン１５へ通じる多数の孔部１４ａ
が形成され、これら各孔部１４ａ内にマイクロチップ１
６が設けられたかたちとされている。そして、図４に示
すように、このような画素領域２１が上記各交差領域に
設けられてマトリクス構造が形成されている。

【００３０】これら各マイクロチップ１６は、電子放出
材料、例えばモリブデンよりなり、ほぼ円錐体に形成さ
れ、各マイクロチップ１６の円錐体の先端部はゲートラ
イン１５に形成されている電子通過用のゲート部１５ｂ
にほぼ位置している。

【００３１】上記上部基板２は、その一主面である下面
部にて上記真空部３を介して上記電子放出源１の主面部
と対向して設けられている。この上部基板２の下面部に
は、蛍光体が塗布されて上記各カソードライン１３とそ
れぞれ平行な帯状の蛍光面２２が形成されている。

【００３２】上記電子放出源１においては、上記制御手
段により所要のカソードライン１３及びゲートライン１
５を選択してこれらの間に所定の電圧をかけることで、
対応する画素領域２１内の各マイクロチップ１６にこの
所定電圧が印加されると、各マイクロチップ１６の先端
部からトンネル効果によって電子が放出される。なお、
この所定電圧値は各マイクロチップ１６の円錐体の先端
部付近の電界の強さが１０^８〜１０^１０Ｖ／ｍ程となる
程度の値である。

【００３３】このとき、上記電子放出源１が内蔵された
ディスプレイ装置においては、所定の画素領域を励起す
ることで各マイクロチップ１６から放出された電子が、
上記制御手段によりさらにカソードライン１３とアノー
ドである上部基板２間に印加された電圧によって加速さ
れ、ゲートライン１５と上記上部基板２間に形成された
真空部３を通って蛍光面２２に到達する。そして、この
電子線により蛍光面２２から可視光が放出される。

【００３４】ここで、上記電子放出源１のカソードライ
ン１３及び各画素領域２１の作製方法について説明す
る。先ず、二酸化珪素の薄フィルムで被覆されたガラス
等よりなる下部基板１１上に、ニオビウム，モリブデン
またはクロム等を材料として厚さ約２０００オングスト
ローム程に所定数の導体膜をライン形状に成膜する。そ
の後、写真製版法及び反応性イオンエッチング法によ
り、この導体膜上に図５及び図６（図５中の線分Ａ−
Ａ’による断面図）に示すようなフレーム形状の溝４１
を形成する。

【００３５】そして、例えばドーピングされたシリコン
を材料として例えばスパッタリング或は真空蒸着法によ
り上記導体膜上に抵抗膜を成膜し、その後、図７及び図
８（図７中の線分Ｂ−Ｂ’による断面図）に示すよう
に、写真製版法及び反応性イオンエッチング法により上
記導体膜上の抵抗膜を除去する。すると、フレーム形状
の溝４１内には上記抵抗体３１がフレーム形状に形成さ
れていることになり、カソードライン１３及び各画素領
域２１が完成する。

【００３６】上記第１実施例に係る電子放出源１におい
ては、カソードライン１３のゲートライン１５との各交
差領域毎に形成されている各画素領域２１が、表面上に
多数のマイクロチップ１６が形成された導体部３２とこ
の導体部３２の周囲を包囲する抵抗体３１とにより構成
され、上記マイクロチップ１６が抵抗体３１を介して上
記カソードライン１３と電気的に接続されている。した
がって、選択されたカソードライン１３−ゲートライン
１５間に所定の電圧を印加した際、画素領域２１から放
出される電子放出量が大きい程、より大きな電圧降下が
生じ、それに伴い画素領域内に印加される電圧がより低
下し、電子放出量がより強く抑止される。したがって、
画素領域２１から放出される電子放出量が大きい程、電
子放出量がより強く抑止されるので、各画素領域２１か
ら放出される電子放出量が均質化される。すなわち、本
第１実施例に係る電子放出源１においては、個々の画素
領域２１毎に上記抵抗体３１が配されているので、各画
素領域２１に流れ込む電流が抑制され、各画素領域２１
のマイクロチップ１６から発生する電子放出の不均質が
解消されて電子放出の各画素領域２１間の均質化が実現
される。

【００３７】さらに、カソードライン１３とゲートライ
ン１５との個々の交差領域にそれぞれ抵抗体３１が形成
されているので、この電子放出源１における応答時間は
一つの画素領域２１の抵抗体３１の電気抵抗値Ｒと一つ
の交差領域で形成されるコンデンサの電気容量Ｃとの積
にほぼ等しい。この電気容量Ｃは上記交差領域の面積に
比例するが、この面積は非常に小さいために、応答時間
もまた小さいものとなる。

【００３８】具体的に、例えばカソードライン１３及び
ゲートライン１５の幅をともに２００μｍ、これらの数
をそれそれ４８０，６４０とし、上記絶縁層１４がＳｉ
Ｏ2としてその膜厚が１μｍとすると、各交差領域の単
位面積当りの電気容量Ｃ_０は約３ｎＦ／ｃｍ^２、上記交
差領域の面積は約４×１０^−４ｃｍ^２となる。また、抵
抗体３１の電気抵抗値Ｒは、上記図４に示すように、抵
抗体３１の幅をａ，長さをｂ，膜厚をｄ，抵抗率をρと
すると、ほぼ以下に示す式で与えられる。

【００３９】Ｒ＝ρ（ｂ／４ａｄ）・・・（１）幅ａを２００μｍ，長さｂを５μｍ，膜厚ｄを５００ｎ
ｍ，抵抗率ρを８０Ω・ｃｍとすると、（１）式よりＲ
の値はほぼ１０^４Ωとなる。したがって、上記応答時間
は、１２ｎｓ即ち０．０１２μｓとなる。このように、
この応答時間は例えばフレーム周波数が６０Ｈｚでカソ
ードライン１３，ゲートライン１５の数をそれぞれ４８
０，６４０であるとした水平走査時間の０．０３％程度
であってほぼ無視し得る程度の大きさであるので、いわ
ゆる結合現象がほぼ完全に抑止されることになる。

【００４０】ここで、上記第１実施例の変形例について
説明する。なお、上記第１実施例と対応するものについ
ては同符号を記す。

【００４１】この第１実施例の変形例に係る電子放出源
は、上記電子放出源１とほぼ同様の構成を有するが、画
素領域２１の導体部３２のマイクロチップ非形成箇所に
マイクロチップ１６の配列に応じて導体部にスリットが
形成されている点で異なる。

【００４２】すなわち、本例においては、図９に示すよ
うに、画素領域２１の導体部３２のマイクロチップ非形
成箇所にスリット３２ａが、例えば短冊形状に形成され
ている。このとき、各マイクロチップ１６は、導体部３
２上において短冊形状のスリット３２ａの外側、即ち導
体部３２の周縁周辺部を除いた各スリット３２ａ間に整
列して形成されている。

【００４３】上記第１実施例の変形例に係る電子放出源
においては、第１実施例と同様に、カソードライン１３
のゲートライン１５との各交差領域毎に形成されている
各画素領域２１が、表面上に多数のマイクロチップ１６
が形成された導体部３２とこの導体部３２の周囲を包囲
する抵抗体３１とにより構成され、上記マイクロチップ
１６が抵抗体３１を介して上記カソードライン１３と電
気的に接続されている。したがって、選択されたカソー
ドライン１３−ゲートライン１５間に所定の電圧を印加
した際、画素領域２１から放出される電子放出量が大き
い程、より大きな電圧降下が生じ、それに伴い画素領域
内に印加される電圧がより低下し、電子放出量がより強
く抑止される。したがって、画素領域２１から放出され
る電子放出量が大きい程、電子放出量がより強く抑止さ
れるので、各画素領域２１から放出される電子放出量が
均質化される。

【００４４】すなわち、第１実施例の変形例に係る電子
放出源においては、個々の画素領域２１毎に上記抵抗体
３１が配されているので、各画素領域２１に流れ込む電
流が抑制され、各画素領域２１のマイクロチップ１６か
ら発生する電子放出の不均質が解消されて電子放出の各
画素領域２１間の均質化が実現される。

【００４５】さらに、カソードライン１３とゲートライ
ン１５との個々の交差領域にそれぞれ抵抗体３１が形成
されているので、この電子放出源１における応答時間は
一つの画素領域２１の抵抗体３１の電気抵抗値Ｒと一つ
の交差領域で形成されるコンデンサの電気容量Ｃとの積
にほぼ等しい。この電気容量Ｃは上記交差領域の面積に
比例するが、この面積は非常に小さいために応答時間も
また小さく、したがって、いわゆる結合現象がほぼ完全
に抑止されることになる。

【００４６】このとき、上記画素領域２１の導体部３２
のマイクロチップ非形成箇所にスリット３２ａを設ける
ことで、上記カソードライン１３と上記ゲートライン１
５との個々の交差領域の面積が小さくなりこの交差領域
で形成されるコンデンサの電気容量が減少する。したが
って、その分上記応答時間もまた小さいものとなり、結
合現象がさらに完全に抑止される。

【００４７】また、上記第１実施例の変形例に係る電子
放出源１の制御方法においては、各カソードライン１３
及び各ゲートライン１５を上記制御手段に電気的に接続
し、この制御手段により所定のカソードライン１３及び
ゲートライン１５を選択して両者間に所定の電圧を印加
することで、所要の交差領域に形成された各画素領域２
１毎に制御するので、所要の画素領域２１に即座に所定
電圧を印加することが可能となる。

【００４８】さらに、カソードライン１３とゲートライ
ン１５との個々の交差領域の下部に抵抗体５１が形成さ
れているので、この電子放出源１における応答時間は一
つの画素領域２１の抵抗体５１の電気抵抗値Ｒと一つの
交差領域で形成されるコンデンサの電気容量Ｃとの積に
ほぼ等しい。この電気容量Ｃは上記交差領域の面積に比
例するが、この面積は非常に小さいために応答時間もま
た小さく、したがって、いわゆる結合現象がほぼ完全に
抑止されることになる。

【００４９】次に、本発明の第２実施例について説明す
る。なお、上記第１実施例と対応するものについては同
符号を記す。

【００５０】この第２実施例に係る電子放出源は、上記
電子放出源１とほぼ同様の構成を有するが、図１０に示
すように、各画素領域２１が、抵抗体３１で包囲された
導体部３２内に複数（図示の例では９つ）の抵抗部６１
を有し、各抵抗部６１上に多数のマイクロチップ１６が
形成され構成されている点で異なる。

【００５１】すなわち、多数のマイクロチップ１６が形
成されている略正方形状の各抵抗部６１が、それぞれ各
画素領域２１の導体部３２内においてマトリクス形状に
配されている。なお、上記各抵抗部６１を抵抗体３１と
は抵抗率が異なる材料を用いて作製してもよい。

【００５２】上記第２実施例に係る電子放出源において
は、上記抵抗体３１で包囲された導体部３２上に、各々
マイクロチップ１６が形成された抵抗部６１を複数有す
る構造をなすように各画素領域２１が形成されているの
で、選択されたカソードライン１３−ゲートライン１５
間に所定の電圧を印加した際、画素領域２１から放出さ
れる電子放出量が大きい程、より大きな電圧降下が生
じ、それに伴い画素領域内に印加される電圧がより低下
し、電子放出量がより強く抑止される。したがって、画
素領域２１から放出される電子放出量が大きい程、電子
放出量がより強く抑止されるので、各画素領域２１から
放出される電子放出量が均質化される。しかも、各マイ
クロチップ１６が上記導体部よりも遥かに高い抵抗率を
有する上記抵抗部６１上に配されているために各マイク
ロチップ１６に高電流が流れることはなく、各画素領域
２１内のマイクロチップの電子放出の不均一も同様に解
消されることになる。すなわち、このような各画素領域
２１を有する電子放出源においては、個々の画素領域２
１毎に上記抵抗体３１が配されるとともに、これら各画
素領域２１内に各マイクロチップ１６を有する各抵抗部
６１が配されているので、各画素領域２１及び各抵抗部
６１に流れ込む電流が抑制され、各画素領域２１のマイ
クロチップ１６から発生する電子放出の不均質が解消さ
れて電子放出の各画素領域２１間及び各画素領域２１内
の均質化が実現される。

【００５３】さらに、カソードライン１３とゲートライ
ン１５との個々の交差領域にそれぞれ抵抗体３１が形成
されているので、この電子放出源１における応答時間は
一つの画素領域２１の抵抗体３１の電気抵抗値Ｒと一つ
の交差領域で形成されるコンデンサの電気容量Ｃとの積
にほぼ等しい。この電気容量Ｃは上記交差領域の面積に
比例するが、この面積は非常に小さいために、応答時間
もまた小さいものとなる。

【００５４】次いで、本発明の第３実施例について説明
する。なお、上記第１実施例と対応するものについては
同符号を記す。

【００５５】この第３実施例に係る電子放出源は、上記
電子放出源１とほぼ同様の構成を有するが、図１１に示
すように、各画素領域２１が、抵抗体３１で包囲された
導体部３２内に、導体部３２が副抵抗体７１にて分割さ
れて包囲された複数（図示の例では９つ）の副導体部７
２を有し、各副導体部７２内に多数のマイクロチップ１
６が形成され構成されている点で異なる。

【００５６】すなわち、副抵抗体７１にて周囲を包囲さ
れ、多数のマイクロチップ１６が形成されている略正方
形状の各副導体部７２が、それぞれ各画素領域２１の導
体部３２内においてマトリクス形状に配されている。な
お、上記各副抵抗体７１を抵抗体３１とは抵抗率が異な
る材料を用いて作製してもよい。

【００５７】上記第３実施例に係る電子放出源において
は、上記抵抗体３１で包囲された導体部３２内に、副抵
抗体７１にて周囲を包囲されその表面上に多数のマイク
ロチップ１６を有する副導体部７２を複数有する構造を
なすように各画素領域２１が形成されているので、選択
されたカソードライン１３−ゲートライン１５間に所定
の電圧を印加した際、画素領域２１から放出される電子
放出量が大きい程、より大きな電圧降下が生じ、それに
伴い画素領域内に印加される電圧がより低下し、電子放
出量がより強く抑止される。したがって、画素領域２１
から放出される電子放出量が大きい程、電子放出量がよ
り強く抑止されるので、各画素領域２１から放出される
電子放出量が均質化される。しかも、上記導体部３２よ
りも遥かに高い抵抗率を有する上記副抵抗体７１にて周
囲を包囲された上記副導体部７２上に各マイクロチップ
１６が配されているために各マイクロチップ１６に高電
流が流れることはなく、各画素領域２１内のマイクロチ
ップ１６の電子放出の不均一も同様に解消されることに
なる。

【００５８】すなわち、このような各画素領域２１を有
する電子放出源においては、個々の画素領域２１毎に上
記抵抗体３１が配されるとともに、これら各画素領域２
１内に各マイクロチップ１６を有する副導体部７２を包
囲した副抵抗体７１が配されているので、各画素領域２
１及び上記副導体部７１に流れ込む電流が抑制され、各
画素領域２１のマイクロチップ１６から発生する電子放
出の不均質が解消されて電子放出の各画素領域２１間及
び各画素領域２１内の均質化が実現される。

【００５９】さらに、カソードライン１３とゲートライ
ン１５との個々の交差領域にそれぞれ抵抗体３１が形成
されているので、この電子放出源１における応答時間は
一つの画素領域２１の抵抗体３１の電気抵抗値Ｒと一つ
の交差領域で形成されるコンデンサの電気容量Ｃとの積
で与えられる。この電気容量Ｃは上記交差領域の面積に
比例するが、この面積は非常に小さいために、応答時間
もまた小さいものとなる。

【００６０】

【発明の効果】本発明に係る電子放出源によれば、基板
上に互いに交差するカソードラインとゲートラインとが
絶縁層を介して積層形成され、これらカソードラインと
ゲートラインの交差領域が画素領域とされてゲートライ
ンと絶縁層を貫通する略円形の微細孔が形成されるとと
もに、上記微細孔内の導体部上に略円錐形状の微小冷陰
極が形成されてなる電子放出源において、上記微小冷陰
極を抵抗体を介してカソードラインと電気的に接続して
構成したので、カソードラインのゲートラインとの間に
形成された各画素領域において、これら各画素領域間の
電子放出の大幅な均質化を図り、しかも応答時間を短縮
して高精細、大型の極薄型ディスプレイ装置にも十分対
応可能となる。

【００６１】このとき、画素領域毎に導体部を連続膜
し、この連続膜として形成された導体部の周囲に抵抗体
を配して構成したので、カソードラインのゲートライン
との間に形成された各画素領域において、これら各画素
領域間の電子放出の大幅な均質化を図り、しかも応答時
間を更に短縮して高精細、大型の極薄型ディスプレイ装
置にも十分対応可能となる。

【００６２】さらに、画素領域の導体部のマイクロチッ
プ非形成箇所にスリットを設けたので、カソードライン
のゲートラインとの間に形成された各画素領域におい
て、これら各画素領域間の電子放出の大幅な均質化を図
り、しかも応答時間を更に短縮して高精細、大型の極薄
型ディスプレイ装置にも十分対応可能となる。

【００６３】また、本発明においては、各画素領域に、
抵抗体で包囲された導体部内に複数の抵抗部を設け、各
抵抗部上に多数のマイクロチップを形成して構成したの
で、カソードラインのゲートラインとの間に形成された
各画素領域において、これら各画素領域間及び各画素領
域内の電子放出の大幅な均質化を図り、しかも応答時間
を短縮して高精細、大型の極薄型ディスプレイ装置にも
十分対応可能となる。

【００６４】さらに、本発明においては、各画素領域
に、抵抗体で包囲された導体部を副抵抗体にて分割して
構成したので、カソードラインのゲートラインとの間に
形成された各画素領域において、これら各画素領域間及
び各画素領域内の電子放出の大幅な均質化を図り、しか
も応答時間を短縮して高精細、大型の極薄型ディスプレ
イ装置にも十分対応可能となる。

【図面の簡単な説明】

【図１】本第１実施例に係る電子放出源を適用したディ
スプレイ装置を模式的に示す斜視図である。

【図２】第１実施例に係る電子放出源の各カソードライ
ンと各ゲートラインとの各交差領域に形成されている画
素領域を模式的に示す断面図である。

【図３】第１実施例に係る電子放出源の各カソードライ
ン上の画素領域を模式的に示す平面図である。

【図４】画素領域が上記各交差領域に設けられてマトリ
クス構造が形成されている様子を模式的に示す平面図で
ある。

【図５】下部基板上にライン形状に等間隔をもって成膜
された導体膜にフレーム形状の溝が形成された様子を模
式的に示す平面図である。

【図６】図５中の線分Ａ−Ａ’による断面図である。

【図７】導体膜のフレーム形状の溝内に抵抗体が形成さ
れた様子を模式的に示す平面図である。

【図８】図７中の線分Ｂ−Ｂ’による断面図である。

【図９】第１実施例の第１実施例の変形例に係る電子放
出源の各カソードライン上の画素領域を模式的に示す平
面図である。

【図１０】第２実施例に係る電子放出源の各カソードラ
イン上の画素領域を模式的に示す平面図である。

【図１１】第３実施例に係る電子放出源の各カソードラ
イン上の画素領域を模式的に示す平面図である。

【図１２】従来の電子放出源の各カソードラインと各ゲ
ートラインとの各交差領域に形成されている画素領域を
模式的に示す断面図である。

【図１３】従来の電子放出源の各カソードラインと各ゲ
ートラインとの各交差領域に画素領域が形成され、これ
ら各画素領域に電気抵抗が接続されている様子を模式的
に示す断面図である。

【符号の説明】

１電子放出源、２上部基板、３真空部、
１１下部基板、１３カソードライン、１５
ゲートライン、１６マイクロチップ、２１画素
領域、２２蛍光面、３１，５１抵抗体、
３２導体部、３２ａスリット、６１抵抗部
、７１副抵抗体、７２副導体部

Claims

(57)【特許請求の範囲】

【請求項１】基板上に互いに交差するカソードライン
とゲートラインとが絶縁層を介して積層形成され、これ
らカソードラインとゲートラインの交差領域が画素領域
とされてゲートラインと絶縁層を貫通する略円形の微細
孔が形成されるとともに、上記微細孔内の上記基板上に
設けられた上記カソードラインと同じ層の導体部上に略
円錐形状の微小冷陰極が形成されてなり、上記基板上には、上記画素領域において、上記カソード
ラインを長方形状または正方形状に型抜きした領域にそ
の内周縁に沿って上記カソードラインより高い抵抗率を
有する抵抗体が上記カソードライン及び上記導体部と同
じ層となるように形成され、さらに、この抵抗体の内周
縁に沿って設けられた上記導体部上に上記複数の微少冷
陰極が形成され、上記微小冷陰極は上記抵抗体を介して上記カソードライ
ンと電気的に接続されてなることを特徴とする電子放出
源。
【請求項２】上記画素領域毎に上記導体部が連続膜と
され、この連続膜として形成された導体部の周囲に上記
抵抗体が配されていることを特徴とする請求項１記載の
電子放出源。
【請求項３】上記連続膜として形成された導体部の形
状が略正方形であることを特徴とする請求項２記載の電
子放出源。
【請求項４】上記導体部にスリットを設け、上記スリ
ット間の導体部上に微少冷陰極が配置されていることを
特徴とする請求項２または３記載の電子放出源。
【請求項５】上記各画素領域の抵抗体で包囲された導
体部に複数の抵抗部が配され、各抵抗部上に微小冷陰極
が形成されてなることを特徴とする請求項１記載の電子
放出源。
【請求項６】上記抵抗体で包囲された導体部は、さら
に、副抵抗体によって複数に分割され、この副抵抗体に
分割された副導体部には、複数の微少冷陰極が形成され
たことを特徴とする請求項１記載の電子放出源。
【請求項７】請求項１記載の電子放出源を用いたこと
を特徴とするディスプレイ装置。