KR100334017B1 - 평판 디스플레이 - Google Patents
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Abstract
전자 방출원으로서 전계 방출 캐소드를 사용하는 평판 디스플레이로서, 장치의 대면적화시에도 고해상도 특성을 충분히 갖도록 하기 위해, 소정의 간격을 두고 배치되어 밀폐 용기를 형성하는 제1,2 기판과,이들 기판 중 일측 기판에 소정의 패턴을 가지고 형성되는 메인 캐소드 전극층과,이 메인 캐소드 전극층과 직교 상태로 배치되는 게이트 전극층과,상기 메인 캐소드 전극층과 상기 게이트 전극층이 교차하는 영역에 대응하여 상기 메인 캐소드 전극층 상에 형성되는 저항층과,적어도 하나 이상의 접촉홀을 갖고 상기 저항층 위로 형성되는 제1 절연층과,이 제1 절연층 위로 상기 저항층과 접촉되면서 형성되는 적어도 하나 이상의 보조 캐소드 전극층과,이 보조 캐소드 전극층과 상기 게이트 전극층 사이에 형성되는 제2 절연층과,이 제2 절연층과 상기 게이트 전극층에 형성된 관통홀 내로 위치하며, 상기 보조 캐소드 전극층과 접촉되어 형성되는 복수의 전계 방출 캐소드와,상기 기판 중 다른 일측 기판 위에 소정의 패턴을 가지고 형성되는 애노드 전극층 및 이 애노드 전극층 위로 형성되는 형광층을 포함한다.
Description
본 발명은 평판 디스플레이에 관한 것으로서, 보다 상세하게는 전계 방출 캐소드를 전자 방출원으로서 사용하는 평판 디스플레이에 관한 것이다.
평판 디스플레이에 있어 전계 방출 표시소자(FED;Field Emission Display)는 양자역학적인 터널링 효과를 이용하여 캐소드 전극에 형성된 에미터로부터 전자를 방출시키고 이 전자를 애노드 전극 위에 형성된 형광막에 충돌시켜 소정의 화상을 구현한다.
이 전계 방출 표시소자에서 전자 방출원의 전형적인 타입은 이른바 스핀트(spindt)형으로 불리우는 미세 팁상의 방출원으로서, 이를 갖는 전계 방출 표시소자의 기본적인 구성은 다음과 같다.
먼저, 마주하는 두장의 기판 가운데 일측 기판(후면 기판 또는 캐소드 기판)에는 절연층을 사이에 두고 캐소드 전극과 게이트 전극이 직교 상태로 교차 형성되고, 교차 영역내의 게이트 전극과 절연층을 관통하는 홈 내부로는 몰리브덴과 같은 전자방출 물질로 이루어지는 팁상의 에미터가 위치한다. 그리고 다른 일측 기판(전면 기판 또는 애노드 기판)에는 애노드 전극층 및 적, 녹, 청 형광체를 포함하는 형광층이 위치한다.
이러한 기본 구성의 전계 방출 표시소자는, 캐소드 전극과 게이트 전극에 인가된 전압 차이에 의해 에미터의 선단부에서 강한 전계가 형성되어 에미터의 뾰족한 팁으로부터 전자가 방출하게 되면, 이 방출된 전자는 애노드 전극에 인가된 고전압에 이끌려 형광층에 충돌함으로써 형광체를 발광시켜 소정의 화상을 구현하게 된다.
한편, 상기한 미세 팁상의 전자 방출원을 갖는 전계 방출 표시소자에 있어서는, 상기 방출원에 과전류가 부가되어 이로 인한 브레이크 다운이 초래될 수 있으므로, 종래에는 상기 방출원으로 제공되는 전류 밀도를 제한하여 상기 방출원을 보호하기 위한 기술이 제안되고 있다.
이와 관련된 기술로, 미국 특허 제 4,940,916 호에는 마이크로 팁의 방출원이 배치되는 기판 상에 캐소드 전극과 마이크로 팁 사이로 저항층을 배치하여, 이 저항층이 버퍼 저항기로 작용하도록 함으로써 마이크로 팁을 보호하는 기술이 개시되어 있다.
그러나, 상기 기술에서는 상기 저항층을 캐소드 전극 위에 전체적으로 형성하여 하므로 브레이크 다운에 대한 저항치 조절의 자유도가 낮은 문제점이 있다.
이에 반해, 일본국 특개평 9-92131 호에 개시된 전계 방출형 표시장치에서는 도 9 및 도 10에 도시한 바와 같이 캐소드 기판(1) 위로 캐소드 영역(3)에 형성되는 캐소드 배선(5) 내에 비배선부(7)를 형성하고, 이 비배선부(7) 내에는 이른바 섬(island)형이라 불리는 전극(9)를 형성하고 있으며, 또한, 상기 캐소드 배선(5)과 상기 비배선부(7) 그리고 상기 섬형 전극(9) 위로는 저항층(11)를 형성하고 있다.
아울러, 상기 기술에서는 상기 저항층(11) 위로 상기 섬형 전극(9)에 대응하는 부분에 복수의 에미터 콘(13)을 배치하고 있다.
이러한 상기 전계 방출 표시장치는, 상기 저항층(11)의 작용으로 역시 상기 에미터 콘(13)으로 제공되는 전류 밀도를 제어할 수 있게 되는데, 이 기술에서는 특히 상기 캐소드 배선(5)과 상기 섬형 전극(9) 간의 사이 간격을 상기 캐소드 영역(3) 내에서 조절하여 상기 저항층(11)의 저항치를 조절함으로써, 이의 특성을 상승시킬 수 있는 효과를 갖는다.
그러나, 상기한 구조를 갖는 전계 방출 표시장치는 고해상도를 갖는 디바이스로 적용되기 어려운 문제점이 있다. 이는 즉, 평판 디스플레이에서 고해상도를 실현하기 위해, 상기 구조와 같은 경우, 상기 캐소드 배선(5)의 폭이 축소되면 실질적으로 상기 섬형 전극(9)의 면적이 감소됨에 따라 상기 섬형 전극(9)의 크기에 대응하여 상기 저항체(11) 위에 형성되는 상기 에미터 콘(13)의 수도 줄어들기 때문이다.
또한, 상기 구조의 전계 방출 표시장치는, 고해상도는 물론 대형화를 실현하는 경우, 상기 캐소드 배선(5)의 길이 방향에 따라 전압 강하를 일으킬 확률이 많게 되는데, 이는 전술한 바와 같이 상기 캐소드 배선(5)이 그 폭을 축소시키게 되면 상기 섬형 전극(9)의 부위도 폭도 축소되어 이 부위에 대한 저항을 증가시키게 되고, 여기에 장치가 대형화되어 상기 캐소드 배선(5)의 길이가 길어지면서 저항이 커진 상기 섬형 전극(9)의 부위가 증가되기 때문이다.
따라서, 본 발명은 상기한 문제점을 감안하여 안출된 것으로서, 본 발명의목적은, 전자 방출원에 대한 브레이크 다운 방지 구조를 가지면서 단위 화소당 최적의 에미터를 갖도록 하여 고해상도 실현에 적합한 평판 디스플레이를 제공함에 있다.
또한, 본 발명의 다른 목적은, 장치가 대형화될 때에 일어날 수 있는 캐소드 전극에 대한 전압 강화를 방지할 수 있는 평판 디스플레이를 제공함에 있다.
도 1은 본 발명의 제1 실시예에 따른 평판 디스플레이를 도시한 부분 측단면도이고,
도 2 및 도 3은 본 발명의 제1 실시예에 따른 평판 디스플레이를 도시한 부분 평면도이고,
도 4는 본 발명의 제1 실시예에 따른 평판 디스플레이에 있어, 전계 방출 캐소드의 다른 형태를 도시한 부분 측단면도이고,
도 5는 본 발명의 제1 실시예에 따른 평판 디스플레이의 다른 구조를 설명하기 위해 도시한 부분 측단면도이고,
도 6은 본 발명의 제2 실시예에 따른 평판 디스플레이를 도시한 부분 측단면도이고,
도 7은 본 발명의 제3 실시예에 따른 평판 디스플레이를 도시한 부분 평단면도이고,
도 8은 도 7 A-A 선의 단면도이고,
도 9는 평판 디스플레이의 일례로 종래 기술에 의한 전계 방출 표시장치를 도시한 평면도이고,
도 10은 도 9에 도시된 전계 방출 표시장치의 부분 측단면도이다.
이에 본 발명은 상기의 목적을 실현하기 위하여,
소정의 간격을 두고 배치되어 밀폐 용기를 형성하는 제1,2 기판과; 이들 기판 중 일측 기판에 소정의 패턴을 가지고 형성되는 메인 캐소드 전극층과; 이 메인 캐소드 전극 위로 단위 화소에 대응하여 형성되는 저항층과; 적어도 하나 이상의 접촉홀을 갖고 상기 저항층 위로 형성되는 절연층과; 이 절연층 위로 상기 저항층과 접촉되면서 형성되는 적어도 하나 이상의 보조 캐소드 전극층과; 이 보조 캐소드 전극층 위로 이 보조 캐소드 전극층과 접촉되어 형성되는 복수의 전계 방출 캐소드와; 상기 기판 중 다른 일측 기판 위에 소정의 패턴을 가지고 형성되는 애노드 전극층과; 이 애노드 전극층 위로 형성되는 형광층을 포함하는 평판 디스플레이를 제공한다.
또한, 본 발명은 상기 목적을 실현하기 위하여,
소정의 간격을 두고 배치되어 밀폐 용기를 형성하는 제1,2 기판과; 이들 기판 중 일측 기판에 소정의 패턴을 가지고 형성되는 메인 캐소드 전극층과; 이 메인 캐소드 전극층과 직교 상태로 배치되는 게이트 전극층과; 상기 메인 캐소드 전극층과 게이트 전극층과의 교차 영역 외에 배치되는 적어도 하나 이상의 연결홀을 갖고 상기 메인 캐소드 전극층 위로 형성되는 제1 절연층과; 이 제1 절연층 위로 상기 교차 영역에 대응하여 형성되는 저항층과; 상기 교차 영역 외에 배치되는 적어도 하나 이상의 접촉홀을 갖고 상기 저항층 위로 형성되는 제2 절연층과; 이 제2 절연층 위로 상기 저항층과 접촉되면서 형성되는 적어도 하나 이상의 보조 캐소드 전극층과; 상기 이 보조 캐소드 전극층과 상기 메인 캐소드 전극층을 전기적으로 연결하는 연결 전극과; 상기 보조 캐소드 전극층과 상기 게이트 전극층 사이에 형성되는 제3 절연층과; 이 제3 절연층과 상기 게이트 전극층에 형성된 관통홀 내로 위치하며, 상기 보조 캐소드 전극층과 접촉되어 형성되는 복수의 전계 방출 캐소드와; 상기 기판 중 다른 일측 기판 위에 소정의 패턴을 가지고 형성되는 애노드 전극층과; 이 애노드 전극층 위로 형성되는 형광층을 포함하는 평판 디스플레이를 제공한다.
이하, 본 발명을 명확히 하기 위한 바람직한 실시예를 첨부한 도면을 참고하여 보다 상세하게 설명하면 다음과 같다.
[제1 실시예]
도 1은 본 발명의 제1 실시예에 따른 평판 디스플레이인 전계 방출 표시장치를 도시한 단면도이다.
도시된 바와 같이 상기 전계 방출 표시장치는, 우선 소정의 간격을 사이에 두고 마주하도록 배치된 제1 기판(전면 기판 또는 애노드 기판)(20)과 제2 기판(후면 기판 또는 캐소드 기판)(22)으로 형성되는 밀폐 용기로 외관을 형성한다.
상기에서 제1 기판(20)의 일측면(도면을 기준을 볼 때, 상기 외관의 내측면)으로는, 가령 스트라이프와 같은 패턴을 유지하여 형성된 애노드 전극층(24) 위로 R,G,B의 형광층(26)이 형성되어 있다.
또한, 상기 제2 기판(22)의 일측면(상기한 제1 기판의 일측면을 대향하는 면)으로는, 우선 스트라이프식의 패턴을 유지하는 메인 캐소드 전극층(28)이 형성되어 있는 바, 이 메인 캐소드 전극층(28)은 도 2에 도시된 바와 같이 캐소드 전극 라인(28a) 내에 적어도 1이상의 섬형 전극(28b)을 갖는 꼴로 형성된다.
여기서 상기 섬형 전극(28b)은, 가령 포토리쏘그라피 공정에 의해 상기 캐소드 전극 라인(28a) 내에 비전극부(28c) 부위가 설정되고, 이 비전극부(28c) 부위가 에칭공정에 의해 제거됨으로써 형성될 수 있는데, 이 때 상기 캐소드 전극 라인(28a)과 상기 섬형 전극(28b)간의 사이 간격(P)은 대략 5㎛로 유지됨이 바람직하다. 물론, 이의 사이 간격(P)은 상기 전계 방출 표시장치의 특성에 맞추어 조절될 수 있다.
이러한 메인 캐소드 전극층(28)위로는, 소정의 두께를 유지하는 저항층(30)과 함께 제1 절연층(32)이 적층되는 바, 이 저항층(30)과 제1 절연층(32)이 형성되는 부위는, 상기 메인 캐소드 전극층(28) 위에 직교 상태로 배치되는 게이트 전극(34)과 상기 메인 캐소드 전극층(28)이 교차되는 영역이다.
이들 층들을 좀더 구체적으로 살펴 보면, 우선 상기 저항층(30)은 비정질 실리콘을 공지의 화학기상증착법(CVD)으로 형성하거나, 고분자 유기물을 스핀 코팅하여 형성할 수 있으며, 그 두께는 대략 2,500Å 정도로 이루어짐이 바람직하다.
또한 상기 제1 절연층(32)은, SiO2또는 SiN을 화학기상증착법 또는 스퍼터링 공정으로 형성할 수 있으며, 그 두께는 대략 1,000Å로 유지됨이 바람직하다.
아울러 상기 제1 절연층(32)에는, 상기한 저항층(30)과 이 제1 절연층(32) 위로 형성되는 보조 캐소드 전극층(36)이 접촉되도록 하는 접촉홀(32a)이 적어도 하나 이상으로 형성된다. 즉, 상기 보조 캐소드 전극층(36)은 상기 제1 절연층(32) 위에 인듐 틴 옥사이드(ITO)나 Mo, Cr 또는 Nb 등의 금속으로 스퍼터링되어 형성되는데, 이 때 상기한 접촉홀(32a) 내로도 상기 보조 캐소드 전극층(36)의 일부가 배치됨에 따라 이에 상기 저항층(30)과 연결될 수 있게 된다.
상기 접촉홀(32a)은 도 2에 도시한 바와 같이, 메인 캐소드 전극(28)과 상기 게이트 전극층(34)이 교차되는 영역인 단위 화소 영역 내에 배치되거나 또는 도 3에 도시한 바와 같이 상기 교차 영역 밖으로 단위 화소 영역 외에 배치될 수 있다.
이러한 접촉홀(32a)이 상기 제1 절연층(32)상에 복수로 형성될 때에는, 경우에 따라 하나의 접촉홀로 과전류가 부가되어 이를 통해 상기 저항층(30)과 상기 보조 캐소드 전극층(36)과의 전기적인 연결이 불가능해지더라도, 다른 접촉홀을 통해서 상기한 전기적 연결을 충분히 이룰 수 있어 장치를 계속해서 작동시킬 수 있는 장점이 생긴다.
또한, 상기 접촉홀(32a)은, 도면에 도시된 바와 같이, 대략 사각형상 이외에 원형이나 기타 다른 다각형의 형상으로도 형성됨이 가능하며, 참고로 상기한 바와 같이 단위 화소 영역 외에 상기 접촉홀(32a)이 형성될 때에는, 상기 보조 캐소드전극(36)이 상기 접촉홀(32a)을 덮도록 교차 영역 외부로 넓게 형성되어진다.
한편, 상기한 전계 방출 표시장치는, 상기한 게이트 전극층(34)을 포함하는 3극관 구조로 이루어짐에 따라 이 게이트 전극층(34)과 상기 보조 캐소드 전극(36) 사이에는, 통상적인 3극관 구조의 전계 방출 표시장치에서 볼 수 있는 제2의 절연층(40)이 형성되고, 이 제2 절연층(40)에 형성된 관통홀(40a) 내로는 첨탐 형상의 전계 방출 캐소드(42)가 상기 보조 캐소드 전극층(36)에 접촉되면서 배치된다.
이에 상기와 같이 형성되는 전계 방출 표시장치는, 상기 제2 기판(20)과 상기 전계 방출 캐소드(42) 사이의 구조가 다층막으로 이루어짐에 따라, 상기 저항층(30)의 수평방향에 대한 저항치와 수직방향에 대한 저항치를 조절 가능하게 하여, 브레이크 다운에 의한 상기 전계 방출 캐소드(42)의 손상을 방지하도록 함은 물론, 상기한 저항층(30)과 상기 보조 캐소드 전극층(36)이 전기적으로 접촉되도록 하여 상기 보조 캐소드 전극층(36) 위로 단위 화소 영역 전반에 걸쳐 상기 전계 방출 캐소드(42)가 배치되도록 함으로써, 종래에 비해 상기 전계 방출 캐소드(42)의 분포 영역을 확장시켜 이에 따른 전자방출 밀도의 상승으로 디바이스의 해상도를 향상시킬 수 있게 된다.
이상으로 본 발명의 제1 실시예에 대한 기본적인 설명을 마쳤으나, 이 실시예에서는 상기한 구조 외에도 다른 구조로 적용될 수 있다.
이를 추가적으로 설명하면, 우선, 상기한 구조의 전계 방출 표시장치에서 상기 전계 방출 캐소드(42)는, 첨탐의 형상 뿐만 아니라, 도 4에 도시한 바와 같이 면상 타입으로도 형성됨이 가능하다.
또한, 상기한 구조의 전계 방출 표시장치는, 3극관 구조 뿐만 아니라, 도 5에 도시한 바와 같이, 상기 보조 캐소드 전극층(36) 위로 게이트 전극층과 절연층없이 면상의 전계 방출 캐소드(42)의 소정의 패턴을 유지하여 형성되는 2극관 구조로도 적용됨이 가능하다.
그리고 상기 보조 캐소드 전극(36)과 제2 절연층(40) 사이에 도시되지 않은 또 다른 저항층을 형성하여 상기 보조 캐소드 전극(36)과 전계 방출 캐소드(42) 사이의 수직 방향에 대한 저항치를 더욱 조절할 수도 있다.
[제2 실시예]
다음으로는 본 발명에 따른 제2 실시예를 설명하도록 한다. 이 제2 실시예에 의한 전계 방출 표시장치는, 도 6에 도시한 바와 같이, 후면 기판인 제2 기판(44) 측에 우선, 스트라이프 타입의 패턴을 유지하는 메인 캐소드 전극층(46)이 형성되는 바, 이 메인 캐소드 전극층(46)은, 전술한 실시예와 달리 그 전극 라인 내에 상기한 섬형 전극을 별도로 형성하지 않은 스트라이프 꼴로 형성된다.
이 메인 캐소드 전극층(46) 위로는 제1 저항층(48)이 형성되고, 이 저항층(48) 위로는 접촉홀(50a)을 적어도 1이상으로 가진 제1 절연층(52)이 형성되고, 이 제1 절연층(52) 위로는 보조 캐소드 전극층(54)이 형성되는 바, 이 실시예에서 이 보조 캐소드 전극층(54)은 상기 제1 절연층(52)과 접촉되는 구조를 갖게 된다.
즉, 상기 보조 캐소드 전극층(54)은 실질적으로 상기 제1 절연층(52) 위로 상기 기판(44) 상에 스트라이프 타입으로 복수로 형성되는 보조 캐소드 전극라인(54a)으로 이루어지며, 이 전극 라인(54a) 내에는 전술한 바와 같은 비전극부(54b)가 형성되고 이 비전극부(54b) 내에는 상기 전극 라인(54a)과 소정의 간격을 두고 상기 제1 절연층(52)과 접촉되는 적어도 1이상의 섬형 전극(54c)이 배치된다.
이 때, 상기 섬형 전극(54c)은 상기 보조 캐소드 전극 라인(54a)과도 전기적으로 연결되는데, 이의 연결은 도면에서와 같이 상기 비전극부(54b) 내에 배치되면서 상기 전극 라인(54a)과 상기 섬형 전극(54c) 위로 배치되어 형성되는 제2 저항층(56)에 의해 이루어진다.
이와 같이 이 실시예에서는, 전술한 예와 달리, 상기 보조 캐소드 전극층(54)이 섬형 전극(54c)을 가진 꼴로 이루어진다. 물론, 상기 보조 캐소드 전극층(54) 위로는 통상적인 3극관 전계 방출 표시장치에서 볼 수 있는 게이트 전극층(58)과 제3 절연층(60) 그리고 전계 방출형 캐소드(62)가 형성된다.
한편, 상기 제2 기판(44)을 대향하여 이 제2 기판(44)과 밀폐 용기를 형성하는 제1 기판(64) 내에 형성된 애노드 전극층(66) 및 형광층(68)은 전술한 예와 동일한 형태로 형성된다.
이에 이와 같이 형성되는 전계 방출 표시장치도, 상기 제2 기판(44) 상에 형성되는 다층막의 구조에 따라, 우선 상기 제1 저항층(48)의 두께 조절과, 상기 제2 저항층(56)의 폭, 다시 말해 상기 보조 캐소드 전극층(54)의 캐소드 라인(54a)과 상기 섬형 전극(54c)간의 사이 간격을 조절하여 상기 메인 캐소드 전극층(46)과 상기 전계 방출 캐소드(62) 사이의 저항치를 용이하게 제어할 수 있게 된다.
또한, 이 실시예에서는 전계 방출 캐소드(62)가 직접적으로 배치되는 상기 보조 캐소드 전극층(54)에 섬형 전극(54c)이 자리하여, 비록 전술한 예에 비해서 상기 전계 방출 캐소드(62)가 상기 보조 캐소드 전극층(54) 위로 배치되는 영역이 줄어들어 들 수 있으나, 상기 메인 캐소드 전극층(46)이 별다른 패턴없이 스트라이프형으로만 형성되는 관계로, 이에 해당 디스플레이가 대면적화되어 상기 메인 캐소드 전극층(54)의 길이가 길어지더라도 이에 따른 저항 증가와 전압 저하 현상을 종래에 비해 효과적으로 방지할 수 있게 된다.
아울러, 이 실시예에서도 상기 전계 방출 표시장치는, 상기와 같은 3극관의 구조뿐만 아니라, 상기 보조 캐소드 전극층(54) 위로 게이트 전극층(58)과 제3 절연층(60)이 없는 2극관 구조로도 형성됨이 가능하다. 또한, 이 때, 상기 전계 방출 캐소드(62)는 도면에서와 같은 첨탑 형상뿐만 아니라 면상 타입으로도 이루어짐이 가능하다. 그리고, 상기한 접촉홀(50a) 역시, 상기 교차 영역(2극관인 경우, 단위 화소 영역)내는 물론, 이의 영역 외에 배치됨이 가능하다.
[제3 실시예]
도 7은 본 발명의 제3 실시예에 의한 전계 방출 표시장치를 도시한 부분 평면도로서, 이는 전계 방출 표시장치의 단위 화소 즉, 후면 기판에 형성된 메인 캐소드 전극과 게이트 전극층이 교차된 부분을 도시한 것이다. 또한, 8은 도 7 A-A 선의 단면도이다.
구체적인 설명에 앞서, 이 실시예에서도 상기 전계 방출 표시장치는, 소정의 간격을 두고 배치되는 전,후면 기판으로 밀폐 용기를 형성하고, 전면 기판 내에 형성되는 애노드 전극층과 형광층은 전술한 예와 마찬가지로 형성하는 바, 이에 대한 상세한 설명을 생략하기로 한다.
이에 반해, 상기 전계 방출 표시장치는, 후면 기판(70) 위에 통상적인 스트라이프형의 메인 캐소드 전극층(72)과 이 메인 캐소드 전극층(72)을 직교 상태로 교차하는 게이트 전극층(74)을 형성한다. 여기서 상기 메인 캐소드 전극층(72) 위로는 적어도 하나 이상의 연결홀(76a)을 갖는 제1 절연층(76)이 형성되고, 이 제1 절연층(76) 위로는 저항층(78)이 형성된다. 이 때, 상기 연결홀(76a)은 상기 메인 캐소드 전극층(72)과 상기 저항층(78)이 전기적으로 연결되도록 하는 역할을 하는데, 이는 상기 메인 캐소드 전극층(72)과 게이트 전극층(74)이 교차하는 영역 외에 배치되며, 상기 캐소드 전극층(72)과 상기 저항층(78)의 연결은, 상기 연결홀(76a)로 배치되는 별도의 연결 전극(80)에 의해 이루어진다.
또한, 상기 저항층(78) 위로는 역시 상기한 교차 영역 외로 배치되는 적어도 하나 이상의 접촉홀(82a)이 포함된 제2 절연층(82)이 형성되며, 이 제2 절연층(82) 위로는 보조 캐소드 전극층(84)이 형성되는 바, 여기서 상기 보조 캐소드 전극층(84)이 상기 메인 캐소드 전극층(72)이 전기적으로 연결되기 위해, 상기 접촉홀(82a) 아래로 상기 제1 절연층(76) 위에는 상기한 연결 전극(80)과 소정의 간격을 두고 배치된 또 다른 연결 전극(80)이 형성되어 있다. 이들 연결 전극(80)은 ITO로 이루어짐이 바람직하다.
상기 전계 방출 표시장치는 상기와 구조에 상기 게이트 전극층(74)과 보조 캐소드 전극층(84) 사이에 제3 절연층(86)을 형성하고 이 제3 절연층(86)과 상기게이트 전극층(74)에 형성된 관통홀로 전계 방출 캐소드(88)를 배치한 3극관 구조로 이루어진다.
이에 상기와 같이 형성되는 전계 방출 표시장치는, 상기 메인 캐소드 전극층(72)과 보조 캐소드 전극층(84) 사이에 다층막 구조를 형성하여, 상기 보조 캐소드 전극층(84) 위에 많은 수의 전계 방출 캐소드(88)가 전체적으로 배치될 수 있도록 한다.
따라서, 상기 구조의 전계 방출 표시장치는, 장치의 대면적화로 상기 메인 캐소드 전극층(72)의 전극 라인 폭이 줄게 되더라도 상기 전계 방출 캐소드(88)가 상기 보조 캐소드 전극층(72) 위에 고루 분포되어 있어 고해상도를 만족시킬 수 있게 된다.
또한, 장치가 대면적화되면서 상기 메인 캐소드 전극층(72)의 전극 라인이 길어져 일어날 수 있는 전압 강하의 문제도, 다층막의 두께 조절에 따라 효과적으로 방지할 수 있게 된다.
그리고, 이 제3 실시예의 전계 방출 표시장치도, 전술한 예들과 마찬가지로 2극관의 구조로 이루어지는 것이 가능하며, 아울러 상기 전계 방출 캐소드(88)도 첨탑이나 면상 타입 모두로 적용됨이 가능하다.
한편, 상기한 실시예들에 있어서, 다층막을 형성시, 막에 대한 평탄화 공정을 이루게 되면, 박막의 적층 상태를 더욱 양호히 이룰 수 있게 되는데, 이러한 평탄화 공정은, 반도체 제조 공정에서 널리 사용하는 씨엠피(CMP; Chemical Mechanical Polishing) 방법을 사용하는 것이 바람직하다.
이상을 통해 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
이와 같이 본 발명에 의한 전계 방출 표시장치는, 해상도 향상을 위하여 메인 캐소드 전극의 폭이 축소 형성되는 경우에도 보조 캐소드 전극에 의해 단위 화소당 많은 수의 에미터를 제공할 수 있으므로 전자방출 밀도를 높일 수 있다. 또한 메인 캐소드 전극의 길이 확장에 따른 교차 영역의 증가에도 전극의 저항 증가를 유발하지 않으므로 전압 저하 현상을 방지할 수 있다.
따라서 본 발명에 의한 전계 방출 표시소자는 해상도와 휘도를 동시에 향상시킬 수 있으며, 표시소자의 원활한 구동을 가능하게 한다.
Claims (22)
- (정정) 소정의 간격을 두고 배치되어 밀폐 용기를 형성하는 제1,2 기판과;이들 기판 중 일측 기판에 소정의 패턴을 가지고 형성되는 메인 캐소드 전극층과;이 메인 캐소드 전극층과 직교 상태로 배치되는 게이트 전극층과;상기 메인 캐소드 전극층과 상기 게이트 전극층이 교차하는 영역에 대응하여 상기 메인 캐소드 전극층 상에 형성되는 저항층과;적어도 하나 이상의 접촉홀을 갖고 상기 저항층 위로 형성되는 제1 절연층과;이 제1 절연층 위로 상기 저항층과 접촉되면서 형성되는 적어도 하나 이상의 보조 캐소드 전극층과;이 보조 캐소드 전극층과 상기 게이트 전극층 사이에 형성되는 제2 절연층과;이 제2 절연층과 상기 게이트 전극층에 형성된 관통홀 내로 위치하며, 상기 보조 캐소드 전극층과 접촉되어 형성되는 복수의 전계 방출 캐소드와;상기 기판 중 다른 일측 기판 위에 소정의 패턴을 가지고 형성되는 애노드 전극층; 및이 애노드 전극층 위로 형성되는 형광층을 포함하는 평판 디스플레이.
- 제 1 항에 있어서,상기 메인 캐소드 전극층은,스트라이프형으로 상기 일측 기판 위에 형성되는 복수의 캐소드 전극 라인과;이 전극 라인 내에 형성된 비전극부 내에 상기 전극 라인과 소정의 거리를 두고 배치되어 형성되는 섬형 전극을 포함하는 평판 디스플레이.
- 제 1 항에 있어서,상기 보조 캐소드 전극층은,상기 제1 절연층 위로 소정의 패턴을 가지고 형성되는 복수의 보조 캐소드 전극 라인과;이 전극 라인 내에 형성된 비전극부 내에 상기 전극 라인과 소정의 거리를 두고 배치됨은 물론, 상기 전극 라인 및 상기 제1 절연층과 전기적으로 연결되는 섬형 전극를 포함하는 평판 디스플레이.
- 제 3 항에 있어서,상기 비전극부 내와 상기 보조 캐소드 전극 라인 및 상기 섬형 전극 위로는 추가 저항층이 형성되는 평판 디스플레이.
- 제 1 항에 있어서,상기 접촉홀이, 단위 화소 영역 내에 배치되는 평판 디스플레이.
- 제 1 항에 있어서,상기 접촉홀이, 단위 화소 영역 외에 배치되는 평판 디스플레이.
- 제 1 항에 있어서,상기 전계 방출 캐소드는, 첨탑 형상으로 형성되는 평판 디스플레이.
- 제 1 항에 있어서,상기 전계 방출 캐소드는, 면상으로 형성되는 평판 디스플레이.
- (정정) 소정의 간격을 두고 배치되어 밀폐 용기를 형성하는 제1,2 기판과;이들 기판 중 일측 기판에 소정의 패턴을 가지고 형성되는 메인 캐소드 전극층과;이 메인 캐소드 전극층과 직교 상태로 배치되는 게이트 전극층과;상기 메인 캐소드 전극층과 게이트 전극층과의 교차 영역 외에 배치되는 적어도 하나 이상의 연결홀을 갖고 상기 메인 캐소드 전극층 위로 형성되는 제1 절연층과;이 제1 절연층 위로 상기 교차 영역에 대응하여 형성되는 저항층과;상기 교차 영역 외에 배치되는 적어도 하나 이상의 접촉홀을 갖고 상기 저항층 위로 형성되는 제2 절연층과;이 제2 절연층 위로 상기 저항층과 접촉되면서 형성되는 적어도 하나 이상의 보조 캐소드 전극층과;상기 이 보조 캐소드 전극층과 상기 메인 캐소드 전극층을 전기적으로 연결하는 연결 전극과;상기 보조 캐소드 전극층과 상기 게이트 전극층 사이에 형성되는 제3 절연층과;이 제3 절연층과 상기 게이트 전극층에 형성된 관통홀 내로 위치하며, 상기 보조 캐소드 전극층과 접촉되어 형성되는 복수의 전계 방출 캐소드와;상기 기판 중 다른 일측 기판 위에 소정의 패턴을 가지고 형성되는 애노드 전극층과;이 애노드 전극층 위로 형성되는 형광층을 포함하는 평판 디스플레이.
- (정정) 제 9 항에 있어서,상기 전계 방출 캐소드는, 첨탑 형상으로 형성되는 평판 디스플레이.
- 제 9 항에 있어서,상기 전계 방출 캐소드는, 면상으로 형성되는 평판 디스플레이.
- (정정) 소정의 간격을 두고 배치되어 밀폐 용기를 형성하는 제1,2 기판과;이들 기판 중 일측 기판에 소정의 패턴을 가지고 형성되는 메인 캐소드 전극층과;이 메인 캐소드 전극층 위로 단위 화소에 대응하여 형성되는 저항층과;적어도 하나 이상의 접촉홀을 갖고 상기 저항층 위로 형성되는 절연층과;이 절연층 위로 상기 저항층과 접촉되면서 형성되는 적어도 하나 이상의 보조 캐소드 전극층과;이 보조 캐소드 전극층 위로 이 보조 캐소드 전극층과 접촉되어 형성되는 복수의 전계 방출 캐소드와;상기 기판 중 다른 일측 기판 위에 소정의 패턴을 가지고 형성되는 애노드 전극층과;이 애노드 전극층 위로 형성되는 형광층을 포함하는 평판 디스플레이.
- 제 12 항에 있어서,상기 메인 캐소드 전극층은,스트라이프형으로 상기 일측 기판 위에 형성되는 복수의 캐소드 전극 라인과;이 전극 라인 내에 형성된 비전극부 내에 상기 전극 라인과 소정의 거리를 두고 배치되어 형성되는 섬형 전극을 포함하는 평판 디스플레이.
- 제 12 항에 있어서,상기 보조 캐소드 전극층은,상기 절연층 위로 소정의 패턴을 가지고 형성되는 복수의 보조 캐소드 전극 라인과;이 전극 라인 내에 형성된 비전극부 내에 상기 전극 라인과 소정의 거리를 두고 배치됨은 물론, 상기 전극 라인 및 상기 절연층과 전기적으로 연결되는 섬형 전극를 포함하는 평판 디스플레이.
- 제 14 항에 있어서,상기 비전극부 내와 상기 보조 캐소드 전극 라인 및 상기 섬형 전극 위로는 추가 저항층이 형성되는 평판 디스플레이.
- 제 12 항에 있어서,상기 접촉홀이, 단위 화소 영역 내에 배치되는 평판 디스플레이.
- 제 12 항에 있어서,상기 접촉홀이, 단위 화소 영역 외에 배치되는 평판 디스플레이.
- 제 12 항에 있어서,상기 전계 방출 캐소드는, 첨탑 형상으로 형성되는 평판 디스플레이.
- 제 12 항에 있어서,상기 전계 방출 캐소드는, 면상으로 형성되는 평판 디스플레이.
- (정정) 소정의 간격을 두고 배치되어 밀폐 용기를 형성하는 제1,2 기판과;이들 기판 중 일측 기판에 소정의 패턴을 가지고 형성되는 메인 캐소드 전극층과;단위 화소 영역 외에 배치되는 연결홀을 갖고 상기 메인 캐소드캐소드캐소드성되는 제1 절연층과;이 제1 절연층 위로 단위 화소에 대응하여 형성되는 저항층과;단위 화소 영역 외에 배치되는 적어도 하나 이상의 접촉홀을 갖고 상기 저항층 위로 형성되는 제2 절연층과;이 제2 절연층 위로 상기 저항층과 접촉되면서 형성되는 적어도 하나 이상의 보조 캐소드 전극층과;상기 이 보조 캐소드 전극층과 상기 메인 캐소드 전극층을 전기적으로 연결하는 연결 전극과;상기 보조 캐소드 전극층 위로 이 보조 캐소드 전극층과 접촉되어 형성되는 복수의 전계 방출 캐소드와;상기 기판 중 다른 일측 기판 위에 소정의 패턴을 가지고 형성되는 애노드 전극층과;이 애노드 전극층 위로 형성되는 형광층을 포함하는 평판 디스플레이.
- 제 20 항에 있어서,상기 전계 방출 캐소드는, 첨탑 형상으로 형성되는 평판 디스플레이.
- 제 20 항에 있어서,상기 전계 방출 캐소드는, 면상으로 형성되는 평판 디스플레이.
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07153369A (ja) * | 1993-11-29 | 1995-06-16 | Futaba Corp | 電界放出形電子源 |
| US5507676A (en) * | 1994-11-18 | 1996-04-16 | Texas Instruments Incorporated | Cluster arrangement of field emission microtips on ballast layer |
| KR970063321A (ko) * | 1996-02-08 | 1997-09-12 | 니시무로 아츠시 | 전계방출 캐소드 및 그 제조방법 |
| JPH10340666A (ja) * | 1997-06-09 | 1998-12-22 | Futaba Corp | 電界電子放出素子 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2623013A1 (fr) | 1987-11-06 | 1989-05-12 | Commissariat Energie Atomique | Source d'electrons a cathodes emissives a micropointes et dispositif de visualisation par cathodoluminescence excitee par emission de champ,utilisant cette source |
| EP0691032A1 (en) * | 1993-03-11 | 1996-01-10 | Fed Corporation | Emitter tip structure and field emission device comprising same, and method of making same |
| US5591352A (en) * | 1995-04-27 | 1997-01-07 | Industrial Technology Research Institute | High resolution cold cathode field emission display method |
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| US5828163A (en) * | 1997-01-13 | 1998-10-27 | Fed Corporation | Field emitter device with a current limiter structure |
| EP0926698A3 (en) * | 1997-12-25 | 2001-10-17 | Pioneer Electronic Corporation | Electron emitting device based flat panel display apparatus |
-
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07153369A (ja) * | 1993-11-29 | 1995-06-16 | Futaba Corp | 電界放出形電子源 |
| US5507676A (en) * | 1994-11-18 | 1996-04-16 | Texas Instruments Incorporated | Cluster arrangement of field emission microtips on ballast layer |
| KR970063321A (ko) * | 1996-02-08 | 1997-09-12 | 니시무로 아츠시 | 전계방출 캐소드 및 그 제조방법 |
| JPH10340666A (ja) * | 1997-06-09 | 1998-12-22 | Futaba Corp | 電界電子放出素子 |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20090326 Year of fee payment: 8 |
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| LAPS | Lapse due to unpaid annual fee |