JPH07254353A - 電子放出源 - Google Patents

Abstract

(57)【要約】 【目的】 各画素領域内及び各画素領域間の電子放出の
均質化を図り、しかも応答時間を短縮して高精細、大型
の極薄型ディスプレイ装置にも十分対応可能な電子放出
源を実現する。 【構成】 各画素領域２１上部に設けられたゲートライ
ン１５に各マイクロチップ形成部３２に対応した各型抜
き部を形成し、各上記型抜き部上において、この抵抗層
３１に設けられた各ゲート部３１ａにそれぞれマイクロ
チップ１６を形成する。各マイクロチップ１６の先端部
１６ａの近傍に上記抵抗層３１の孔部３１ａの端部が位
置していることになる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば極薄型のディス
プレイ装置に使用して好適な電子放出源に関するもので
ある。

【０００２】

【従来の技術】一般に、例えば極薄型のディスプレイ装
置としては、スクリーン内部に電子放出源を設け、その
各画素領域内に電子放出材料からなる多数のマイクロチ
ップを形成し、所定の電気信号に応じて対応する画素領
域のマイクロチップを励起させることでスクリーンの蛍
光面を光らせるものが案出されている。

【０００３】この電子放出源は、帯状に形成された複数
本のカソード導体と、このカソード導体の上部において
カソード導体と直交して帯状に形成された複数本のゲー
トラインとが設けられ、上記カソード導体の上記ゲート
ラインとの各交差領域がそれぞれ１画素領域として形成
されている。

【０００４】具体的に、従来の電子放出源は、図１３に
示すように、例えばガラス材よりなる下部基板１０１の
表面上に帯状の複数本のカソード導体１０３が各々等間
隔に形成されている。これらのカソード導体１０３に
は、各接続端部１０３ａを除いて絶縁層１０４が成膜さ
れ、その上に各カソード導体１０３と直交して帯状の複
数本のゲートライン１０５が各々等間隔に形成されて、
各カソード導体１０３とともにマトリクス構造を構成し
ている。さらに、各カソード導体１０３の接続端部１０
３ａ及び各ゲートライン１０５の接続端部１０５ａが制
御手段１０７にそれぞれ接続されて導通している。

【０００５】ここで、各カソード導体１０３の各ゲート
ライン１０５との各交差領域においては、上記絶縁層１
０４にカソード導体１０３からゲートライン１０５へ通
じる多数の孔部１０４ａが形成され、これら各孔部１０
４ａ内に微小冷陰極であるマイクロチップ１０６が設け
られている。

【０００６】これら各マイクロチップ１０６は、電子放
出材料、例えばモリブデンよりなり、ほぼ円錐体に形成
され、それぞれカソード導体１０３上に配されている。
そして、各マイクロチップ１０６の円錐体の先端部１０
６ａは、ゲートライン１０５に形成されている電子通過
用のゲート１０５ｂに位置している。すなわち、ゲート
ライン１０５上には、各ゲート１０５ｂが形成され、さ
らにその下部の絶縁層１０４に形成された孔部１０４ａ
を通じてカソード導体１０３の表面に至る微細孔１０８
が形成され、ゲートライン１０５上から見れば、各微細
孔１０８内にマイクロチップ１０６が形成されているこ
とになる。このように、各カソード導体１０３の各ゲー
トライン１０５との各交差領域には多数のマイクロチッ
プ１０６が設けられて画素領域が形成され、個々の画素
領域が１つの画素（ピクセル）に対応している。

【０００７】上記電子放出源においては、上記制御手段
１０７により所定のカソード導体１０３及びゲートライ
ン１０５を選択してこれらの間に所定の電圧をかけるこ
とで、対応する画素領域内の各マイクロチップ１０６に
この所定電圧が印加されると、各マイクロチップ１０６
の先端部１０６ａからトンネル効果によって電子が放出
される。なお、この所定電圧値は各マイクロチップ１０
６の円錐体の先端部１０６ａ付近の電界の強さが１０⁸
〜１０⁹ Ｖ／ｍ程となる程度の値である。

【０００８】このとき、上記電子放出源が内蔵されたデ
ィスプレイ装置においては、所要の画素領域を励起する
ことで各マイクロチップ１０６から放出された電子が、
制御手段１０７によりさらにカソード導体１０３とアノ
ード間に印加された電圧によって加速され、ゲートライ
ン１０５と上記アノード間に形成された真空部を通って
蛍光面に到達する。そして、この電子線により光電効果
が生じて蛍光面から可視光線が放出される。

【０００９】

【発明が解決しようとする課題】ところで、上記電子放
出源においては、その各画像領域における各マイクロチ
ップ１０６が形成されている各微細孔１０８はその開口
径が１μｍ前後と小さく、しかもマイクロチップ１０６
を蒸着法にて作製する。したがって、上記電子放出源に
おいては、電子放出が開始されるカソード導体１０３−
ゲートライン１０５間電位の臨界値が各マイクロチップ
１０６毎により若干異なり、特にその始動時や作動安定
化が行われる時に、あるマイクロチップ１０６において
他のマイクロチップ１０６と比較して放出する電子放出
量が大きくなることがあり、画素領域内における電子放
出が不均質なものとなる。そのため、上記ディスプレイ
装置のスクリーン上に生じる光輝点も輝度が不均質とな
り非常に目障りなものとなる。しかも甚だしくは、電子
放出の電圧−電流特性から電位差の上昇に伴って急激に
電流量が増加するためにある特定のマイクロチップ１０
６に許容範囲を越えた高電流が流れ、このマイクロチッ
プ１０６が破壊されることがある。

【００１０】同様に、マイクロチップ１０６の集合体で
ある画素領域間においても電子放出が不均質となってデ
ィスプレイ装置のスクリーン上の輝度を不均質なものす
る場合がある。

【００１１】本発明は、上述の様々な課題に鑑みてなさ
れたものであり、その目的とするところは、カソード導
体のゲートラインとの間に形成された各画素領域におい
て、これら各画素領域内及び各画素領域間の電子放出の
均質化を図り、しかも応答時間を短縮して高精細、大型
の極薄型ディスプレイ装置にも十分対応可能な電子放出
源を提供することにある。

【００１２】

【課題を解決するための手段】本発明は、基板上に互い
に直交するカソードラインとゲートラインとが絶縁層を
介して積層形成され、これらカソードラインとゲートラ
インの交差領域が画素領域とされてゲートラインと絶縁
層を貫通する略々円形の微細孔が形成されるとともに、
前記微細孔内の導体部上に略々円錐形状の微小冷陰極が
形成されてなる電子放出源を対象とするものである。本
発明に係る電子放出源においては、上記微小冷陰極に電
子流の一部をゲートラインにリークするためのエッジ部
が形成されるとともに、ゲートラインの微細孔周縁部が
抵抗体とされていることを特徴とするものである。

【００１３】また本発明は、複数のマイクロチップを有
するマイクロチップ形成部が複数配列して各画素領域を
形成し、且つゲートラインに各マイクロチップ形成部に
対応した型抜き部を形成して構成してもよい。

【００１４】さらに、ゲートラインに各微細孔内のマイ
クロチップに対応した上記微細孔の開口径より大なるゲ
ートを形成して構成してもよい。

【００１５】また、各マイクロチップを、電子流の一部
をゲートラインにリークするためのエッジ部である段差
部を有する円錐体に形成してもよい。

【００１６】また更に、各マイクロチップを、電子流の
一部をゲートラインにリークするためのエッジ部が形成
されてなる截頭円錐体に形成してもよい。

【００１７】

【作用】本発明に係る電子放出源においては、その作動
時に、各微小冷陰極から電子放出がなされるとともに、
各微小冷陰極のエッジ部からリークして放出された電子
流の一部が、抵抗層に抵抗体として形成された微細孔の
周縁部から上記抵抗層を介してゲートラインに流れ込
む。したがって、画素領域内の各微小冷陰極において電
子放出が開始される電位の臨界値が各微小冷陰極により
異なる場合に、カソード導体及びゲートラインを選択し
て特定の画素領域と該ゲートラインとの間に所定の電圧
を印加したとき、ある特定の微小冷陰極からの電子流の
電子放出量が他の微小冷陰極からのそれと比較して大き
くなる。すると、抵抗層に形成された微細孔の上記抵抗
体から上記電子流の一部がこの抵抗層に流れ込むことで
上記抵抗層に流れる電流量がこの電子流の電子放出量と
比例関係にあるために、この抵抗層に生じる電位降下も
上記電流量に比例して大きな値となる。その結果、この
電位降下の分だけ該微小冷陰極に印加される電圧が低下
し、電子流の電子放出量が減少して所定値に抑制される
ことになる。

【００１８】すなわち、一画素領域内における各微小冷
陰極から発生する電子流の電子放出量が均質化され、さ
らに他の画素領域上においても同様に、抵抗層が配され
ているために各微小冷陰極からの電子流の電子放出量が
減少して上記所定値に抑制されて、各画素領域間におけ
る電子放出量もまた均質化されることになる。

【００１９】

【実施例】以下、本発明に係る電子放出源を極薄型のデ
ィスプレイ装置に適用した好適ないくつかの実施例を図
面を参照しながら説明する。先ず、第１実施例について
述べる。

【００２０】上記ディスプレイ装置は、図１に示すよう
に、第１実施例に係る電子放出源１と、真空部３を介し
て電子放出源１の上部にアノードとなる上部基板２とが
配設され構成されている。

【００２１】上記電子放出源１においては、図２に示す
ように、例えばガラス材よりなる下部基板１１の表面上
に帯状の複数本のカソード導体１３が各々等間隔に形成
されている。これらのカソード導体１３には、各接続端
部１３ａを除いて絶縁層１４が成膜され、その上に各カ
ソード導体１３と直交して帯状の複数の抵抗層３１が各
々等間隔に成膜され、さらにこれら各抵抗層３１上に各
ゲートライン１５が形成されて、これら各ゲートライン
１５及び抵抗層３１と各カソード導体１３とによりマト
リクス構造が構成されている。さらに、各カソード導体
１３の接続端部１３ａ及び各ゲートライン１５の接続端
部１５ａが制御手段１７にそれぞれ接続されて導通して
いる。なお、上記抵抗層３１は各ゲートライン１５の下
部に成膜する代わりにこれら各ゲートライン１５上に成
膜してもよい。

【００２２】ここで、各カソード導体１３には、各ゲー
トライン１５との各交差領域において、画素領域２１が
形成され、上記絶縁層１４に上記抵抗層３１からこれら
画素領域２１へ通じる多数の孔部１４ａが形成されて、
これら各孔部１４ａ内に微小冷陰極であるマイクロチッ
プ１６が設けられている。

【００２３】これら各マイクロチップ１６は、電子放出
材料、例えばモリブデンよりなり、截頭円錐体１６ｂの
円形の上部面１６ｃ上にこの上部面１６ｃより小さな直
径の底面を呈する円錐体１６ｄを有する形状に形成さ
れ、それぞれカソード導体１３の各画像領域２１上に配
されている。そして、各マイクロチップ１６の円錐体の
先端部１６ａは、上記抵抗層３１に形成されている電子
通過用の孔部３１ａに位置している。

【００２４】すなわち、抵抗層３１上には、各孔部３１
ａが形成され、さらにその下部に孔部３１ａと同一開口
径を有する絶縁層１４の孔部１４ａが形成されている。
したがって、ゲートライン１５の各型抜き部上から見れ
ば、各孔部３１ａ内にマイクロチップ１６が形成されて
いることになる。このように、各カソード導体１３の各
ゲートライン１５との各交差領域には多数のマイクロチ
ップ１６が設けられて画素領域２１が形成され、個々の
画素領域２１が１つの画素（ピクセル）に対応してい
る。

【００２５】ここで、上記各画素領域２１においては、
図３及び図４（図３中に示す円内のマイクロチップ形成
部３２の拡大図）に示すように、複数のマイクロチップ
１６が各ブロック毎に形成されてグループを形成してい
る。すなわち、各マイクロチップ１６がブロック様に配
されて各マイクロチップ形成部３２が形成され、これら
マイクロチップ形成部３２が整列して設けられて画素領
域２１を形成している。

【００２６】そして、各画素領域２１上部に設けられた
ゲートライン１５には、各マイクロチップ形成部３２に
対応した各型抜き部（図示は省略する。）が形成されて
いる。したがって、上記抵抗層３１上から見れば、各上
記型抜き部上において、この抵抗層３１に設けられた各
ゲート部３１ａにそれぞれマイクロチップ１６が形成さ
れ、図５に示すように、各マイクロチップ１６の先端部
１６ａの近傍に抵抗体でる上記抵抗層３１の孔部３１ａ
の端部が位置していることになる。

【００２７】上記上部基板２は、その一主面である下面
部にて上記真空部３を介して上記電子放出源１の主面部
と対向して設けられている。この上部基板２の下面部に
は、蛍光剤が塗布されて上記各カソード導体３とそれぞ
れ平行な帯状の蛍光面２５が形成されている。

【００２８】上記電子放出源１においては、上記制御手
段１７により所要のカソード導体１３及びゲートライン
１５を選択してこれらの間に所定の電圧をかけること
で、対応する画素領域２１内の各マイクロチップ１６に
この所定電圧が印加されると、各マイクロチップ１６の
先端部１６ａからトンネル効果によって電子が放出され
ると同時に、各截頭円錐体１６ｂの上部面１６ｃの周縁
部であるエッジ部から、先端部１６ａから放出された放
出電子量に比例した微量の電子流が上記抵抗層３１の孔
部３１ａの端部に対してリークして放出される。なお、
上記所定電圧値は各マイクロチップ１６の円錐体の先端
部１６ａ付近の電界の強さが１０⁸ 〜１０ ⁹ Ｖ／ｍ程と
なる程度の値である。

【００２９】このとき、上記電子放出源１が内蔵された
ディスプレイ装置においては、所定の画素領域を励起す
ることで各マイクロチップ１６の先端部１６ａから放出
された電子が、上記制御手段によりさらにカソード導体
１３とアノードである上部基板２間に印加された電圧に
よって加速され、ゲートライン１５と上記上部基板２間
に形成された真空部３を通って蛍光面２２に到達する。
そして、この電子線により光電効果が生じて蛍光面２２
から可視光線が放出される。

【００３０】そして、上述のように、各マイクロチップ
１６の先端部１６ａから電子放出がなされるとともに、
各截頭円錐体１６ｂの上部面１６ｃのエッジ部から、先
端部１６ａから放出された放出電子量に比例した微量の
電子流が上記抵抗層３１の孔部３１ａの端部に対してリ
ークして放出され、この電子流は上記抵抗層３１に形成
された微孔である孔部３１ａの周縁部から上記抵抗層３
１を介してゲートライン１５に流れ込む。したがって、
画素領域内２１の各マイクロチップ１６において電子放
出が開始される電位の臨界値が各マイクロチップ１６に
より異なる場合に、カソード導体１３及びゲートライン
１５を選択して特定の画素領域２１と該ゲートラインと
１５の間に所定の電圧を印加したとき、ある特定のマイ
クロチップ１６からの電子流の電子放出量が他のマイク
ロチップ１６からのそれと比較して大きくなる。する
と、上記抵抗層３１に形成された孔部３１ａの周縁部か
ら上記電子流の一部がこの抵抗層３１に流れ込むことで
上記抵抗層３１に流れる電流量がこの電子流の電子放出
量と比例関係にあるために、この抵抗層３１に生じる電
位降下も上記電流量に比例して大きな値となる。その結
果、この電位降下の分だけ該マイクロチップ１６に印加
される電圧が低下し、電子流の電子放出量が減少して所
定値に抑制されることになる。

【００３１】すなわち、一画素領域２１内における各マ
イクロチップ１６から発生する電子流の電子放出量が均
質化され、さらに他の画素領域２１上においても同様に
上記抵抗層３１が配されているために、各マイクロチッ
プ１６からの電子流の電子放出量が減少して上記所定値
に抑制されて、各画素領域２１間における電子放出量も
また均質化されることになる。

【００３２】ここで、上記各孔部３１ａ内にマイクロチ
ップ１６を形成する作製方法について説明する。先ず、
上記画素領域２１内における上記抵抗層３１の各孔部３
１ａに対して斜方向から回転蒸着によりアルミニウムや
ニッケル等の金属よりなる剥離膜２２を成膜する。この
とき、上記孔部３１ａ内に剥離膜２２の材料が付着しな
いように、上記抵抗層３１に対して十分小さな入射角を
もって下部基板１を回転させながら蒸着を施す。なお、
上記入射角は、上記孔部３１ａ内においてこの孔部３１
ａの端部とカソード導体１３の表面とを結ぶ線分と、カ
ソード導体１３との間に形成される角度と比較して十分
小さな値であるものとする。また、剥離膜２２が回転蒸
着により形成されたために、上記孔部３１ａの周縁部に
おいて剥離膜２２にテーパ部が形成され、剥離膜２２の
上面の開口径が下面のそれと比較して若干小さな値とさ
れている。

【００３３】その後、図６に示すように、周囲が剥離膜
２２で被膜された各ゲート１５ｂからカソード導体１３
へ通じる各孔部３１ａに対してカソード導体１３と垂直
にマイクロチップ１６の材料を蒸着する。この場合、剥
離膜２２に形成されたテーパ部が種となり、剥離膜２２
上にて徐々に上記孔部３１ａを閉塞するように蒸着部２
３が成長してゆく。それとともに、上記孔部３１ａ内に
は上記マイクロチップ１６の材料が成長して円錐体形状
に近づいてゆく。

【００３４】次いで、図７に示すように、上記孔部３１
ａが閉塞されてゆく際に、この蒸着部２３上の微細孔２
４（すなわち、この微細孔２４は上記孔部３１ａに通じ
ている。）が第１の所定の開口径値となったときに上記
垂直蒸着から蒸着部２３上の微細孔２４に対して斜方向
からの回転蒸着に切り替える。この斜方向からの回転蒸
着を行っている間は、マイクロチップ１６の材料は成長
せずにカソード導体１３に対する垂直断面が台形形状で
ある状態に留まることになり、蒸着部２３上の微細孔２
４のみが徐々に閉塞されてゆく。

【００３５】そして、閉塞が進行してこの蒸着部２３上
の微細孔２４が第２の所定の開口径値となったときに斜
方向からの回転蒸着から再び上記垂直蒸着に切り替え
る。すると更に上記蒸着部２３上の微細孔２４の閉塞が
進行するとともに、上記台形形状の円形の上部面１６ｂ
上にマイクロチップ１６の材料がこの上部面１６ｂより
小さな直径の底面を有する円錐体形状に成長してゆき、
図８に示すように、上記蒸着部２３上の微細孔が閉塞さ
れると同時に上記上部面１６ｂ上に完全な円錐体１６ｃ
が形成される。

【００３６】そして、図９に示すように、剥離膜２２を
溶解させて蒸着部２３を除去することにより、各マイク
ロチップ１６が完成する。

【００３７】ここで、本第１実施例の変形例について説
明する。なお、上記第１実施例と対応するものについて
は同符号を記す。

【００３８】この変形例に係る電子放出源は、上記第１
実施例とほぼ同様の構成を有するが、その各画像領域２
１に形成されている各マイクロチップ４１の形状が上記
各マイクロチップ１６と異なる点で相違する。

【００３９】これら各マイクロチップ４１は図１０に示
すように、先端部を欠いた截頭円錐体形状に形成されて
いる。すなわち、形状としては上記各マイクロチップ１
６の円錐体１６ｄを有さずに截頭円錐体１６ｂの状態に
形成されていることになる。

【００４０】この場合においては、各マイクロチップ４
１の上部面４１ａのエッジ部４１ａから上記蛍光部２２
へ電子放出がなされるとともに、この放出電子流の一部
が抵抗体である上記抵抗層３１の孔部３１ａの端部に対
して放出され、この電子流は上記抵抗層３１に形成され
た微細孔である孔部３１ａの周縁部から上記抵抗層３１
を介してゲートライン１５に流れ込む。したがって、画
素領域内２１の各マイクロチップ４１において電子放出
が開始される電位の臨界値が各マイクロチップ４１によ
り異なる場合に、カソード導体１３及びゲートライン１
５を選択して特定の画素領域２１と該ゲートラインと１
５の間に所定の電圧を印加したとき、ある特定のマイク
ロチップ４１からの電子流の電子放出量が他のマイクロ
チップ４１からのそれと比較して大きくなる。すると、
上記抵抗層３１に形成された孔部３１ａの周縁部から上
記電子流の一部がこの抵抗層３１に流れ込むことで上記
抵抗層３１に流れる電流量がこの電子流の電子放出量と
比例関係にあるために、この抵抗層３１に生じる電位降
下も上記電流量に比例して大きな値となる。その結果、
この電位降下の分だけ該マイクロチップ４１に印加され
る電圧が低下し、電子流の電子放出量が減少して所定値
に抑制されることになる。

【００４１】すなわち、上記第１実施例と同様に、一画
素領域２１内における各マイクロチップ４１から発生す
る電子流の電子放出量が均質化され，さらに他の画素領
域２１上においても同様に上記抵抗層３１が配されてい
るために、各マイクロチップ４１からの電子流の電子放
出量が減少して上記所定値に抑制されて、各画素領域２
１間における電子放出量もまた均質化されることにな
る。

【００４２】次に、本発明の第２実施例について説明す
る。なお、上記第１実施例と対応するものについては同
符号を記す。

【００４３】この第２実施例に係る電子放出源は、図１
１及び図１２に示すように、上記電子放出源１とほぼ同
様の構成を有するが、その各画像領域２１に形成された
各マイクロチップ１６上の各画素領域２１及びその上部
に形成されているゲートライン１５の形状が異なる点で
相違する。

【００４４】上記第２実施例に係る電子放出源において
は、その各画像領域２１にて絶縁層１４上に上記孔部１
４ａが各々等間隔に整列して形成され、各孔部１４ａ内
にマイクロチップ１６がそれぞれ設けられている。上記
絶縁層１４の上部にはカソード導体１３と直交して各ゲ
ートライン１５が等間隔に形成され、それらの上部に抵
抗層３１が成膜されている。

【００４５】このとき、各ゲートライン１５には、上記
絶縁層１４に形成された孔部１４ａより大なる開口径を
有し各孔部１４ａを包囲するようにゲート１５ｂが形成
されている。そしてさらに各ゲートライン１５上には上
記抵抗層３１が成膜され、各孔部１４ａ上にはこの孔部
１４ａと同一の開口径である上記孔部３１ａが形成され
ている。すなわち、各ゲートラインのゲート１５ｂは抵
抗体である上記抵抗層３１の孔部３１ａを介してマイク
ロチップ１６の先端部１６ａの近傍に位置していること
になる。

【００４６】本第２実施例に係る電子放出源において
は、上記電子放出源１と同様に、各マイクロチップ１６
の先端部１６ａから電子放出がなされるとともに、各截
頭円錐体１６ｂの上部面１６ｃのエッジ部から、先端部
１６ａから放出された放出電子量に比例した微量の電子
流が上記抵抗層３１の孔部３１ａの端部に対して放出さ
れ、この電子流は上記抵抗層３１に形成された微細孔で
ある孔部３１ａの周縁部から上記抵抗層３１を介してゲ
ートライン１５に流れ込む。したがって、画素領域内２
１の各マイクロチップ１６において電子放出が開始され
る電位の臨界値が各マイクロチップ１６により異なる場
合に、カソード導体１３及びゲートライン１５を選択し
て特定の画素領域２１と該ゲートラインと１５の間に所
定の電圧を印加したとき、ある特定のマイクロチップ１
６からの電子流の電子放出量が他のマイクロチップ１６
からのそれと比較して大きくなる。すると、上記抵抗層
３１に形成された孔部３１ａの周縁部から上記電子流の
一部がこの抵抗層３１に流れ込むことで上記抵抗層３１
に流れる電流量がこの電子流の電子放出量と比例関係に
あるために、この抵抗層３１に生じる電位降下も上記電
流量に比例して大きな値となる。その結果、この電位降
下の分だけ該マイクロチップ１６に印加される電圧が低
下し、電子流の電子放出量が減少して所定値に抑制され
ることになる。

【００４７】すなわち、一画素領域２１内における各マ
イクロチップ１６から発生する電子流の電子放出量が均
質化され、さらに他の画素領域２１上においても同様
に、上記抵抗層３１が配されているために、各マイクロ
チップ１６からの電子流の電子放出量が減少して上記所
定値に抑制されて、各画素領域２１間における電子放出
量もまた均質化されることになる。

【００４８】なお、上記第２実施例においても、上記第
１実施例の変形例と同様に、段差部を有するほぼ円錐体
形状のマイクロチップ１６の代わりに、截頭円錐体形状
を有するマイクロチップ４１を各画像領域２１に形成し
てもよい。

【００４９】

【発明の効果】本発明に係る電子放出源によれば、基板
上に互いに直交するカソードラインとゲートラインとが
絶縁層を介して積層形成され、これらカソードラインと
ゲートラインの交差領域が画素領域とされてゲートライ
ンと絶縁層を貫通する略々円形の微細孔が形成されると
ともに、前記微細孔内の導体部上に略々円錐形状の微小
冷陰極が形成されてなる電子放出源において、上記微小
冷陰極に電子流の一部をゲートラインにリークするため
のエッジ部を形成するとともに、ゲートラインの微細孔
周縁部を抵抗体として構成したので、カソード導体のゲ
ートラインとの間に形成された各画素領域において、こ
れら各画素領域内及び各画素領域間の電子放出の均質化
を図り、しかも応答時間を短縮して高精細、大型の極薄
型ディスプレイ装置にも十分対応可能となる。

【００５０】また、本発明によれば、複数のマイクロチ
ップを有するマイクロチップ形成部が複数配列して各画
素領域を形成し、且つゲートラインに各マイクロチップ
形成部に対応した型抜き部を形成して構成したので、カ
ソード導体のゲートラインとの間に形成された各画素領
域において、これら各画素領域内及び各画素領域間の電
子放出の均質化を図り、しかも応答時間を短縮して高精
細、大型の極薄型ディスプレイ装置にも十分対応可能と
なる。

【００５１】さらに、本発明によれば、ゲートラインに
各微細孔内のマイクロチップに対応した上記微細孔の開
口径より大なるゲートを形成して構成したので、カソー
ド導体のゲートラインとの間に形成された各画素領域に
おいて、これら各画素領域内及び各画素領域間の電子放
出の均質化を図り、しかも応答時間を短縮して高精細、
大型の極薄型ディスプレイ装置にも十分対応可能とな
る。

【００５２】また、本発明によれば、各マイクロチップ
を段差部を有する円錐体に形成したので、効率のよい電
子放出が可能となる。

【００５３】また更に、本発明によれば、各マイクロチ
ップを截頭円錐体に形成したので、効率のよい電子放出
が可能となる。

【図面の簡単な説明】

【図１】本発明に係る電子放出源を適用したディスプレ
イ装置を模式的に示す斜視図である。

【図２】電子放出源の各カソード導体と各ゲートライン
との各交差領域に形成されている画素領域を模式的に示
す断面図である。

【図３】画素領域を拡大して模式的に示す平面図であ
る。

【図４】各画素領域に形成されたマイクロチップ形成部
の一部を拡大して模式的に示す平面図である。

【図５】第１実施例に係る電子放出源のマイクロチップ
近傍の様子を模式的に示す断面図である。

【図６】周囲が剥離膜で被膜された各ゲートからカソー
ド導体へ通じる各微細孔に対してカソード導体と垂直に
マイクロチップの材料を蒸着する様子を模式的に示す断
面図である。

【図７】蒸着部上の微細孔に対して斜方向からの回転蒸
着を行う様子を模式的に示す断面図である。

【図８】蒸着部上の微細孔が閉塞されると同時に上記上
部面上に完全な円錐体が形成された様子を模式的に示す
断面図である。

【図９】剥離膜を溶解させて蒸着部を除去した様子を模
式的に示す断面図である。

【図１０】第１実施例の変形例に係る電子放出源のマイ
クロチップ近傍の様子を模式的に示す断面図である。

【図１１】第２実施例に係る電子放出源のマイクロチッ
プ近傍の様子を模式的に示す平面図である。

【図１２】第２実施例に係る電子放出源のマイクロチッ
プ近傍の様子を模式的に示す断面図である。

【図１３】従来の電子放出源の各カソード導体と各ゲー
トラインとの各交差領域に形成されている画素領域を模
式的に示す断面図である。

【符号の説明】

１ 電子放出源 ２ 上部基板 ３ 真空部 １１ 下部基板 １３ カソード導体 １５ ゲートライン １６，４１ マイクロチップ １４ａ，３１ａ 孔部 １５ｂ ゲート ２１ 画素領域 ２２ 剥離膜 ２３ 剥離部 ２５ 蛍光面 ３１ 抵抗層 ３２ マイクロチップ形成部

Claims (5)

【特許請求の範囲】
1. 【請求項１】 基板上に互いに直交するカソードライン
   とゲートラインとが絶縁層を介して積層形成され、これ
   らカソードラインとゲートラインの交差領域が画素領域
   とされてゲートラインと絶縁層を貫通する略々円形の微
   細孔が形成されるとともに、前記微細孔内の導体部上に
   略々円錐形状の微小冷陰極が形成されてなる電子放出源
   において、 上記微小冷陰極に電子流の一部をゲートラインにリーク
   するためのエッジ部が形成されるとともに、ゲートライ
   ンの微細孔周縁部が抵抗体とされていることを特徴とす
   る電子放出源。
2. 【請求項２】 複数のマイクロチップを有するマイクロ
   チップ形成部が複数整列して各画素領域が形成され、且
   つゲートラインに各マイクロチップ形成部に対応した型
   抜き部が形成されていることを特徴とする請求項１記載
   の電子放出源。
3. 【請求項３】 ゲートラインに各微細孔内のマイクロチ
   ップに対応した上記微細孔の開口径より大なるゲートが
   形成されていることを特徴とする請求項１記載の電子放
   出源。
4. 【請求項４】 各マイクロチップが段差部を有する円錐
   体であることを特徴とする請求項１記載の電子放出源。
5. 【請求項５】 各マイクロチップが截頭円錐体であるこ
   とを特徴とする請求項１記載の電子放出源。