JP3287007B2

JP3287007B2 - マルチスクリーンディスプレイ

Info

Publication number: JP3287007B2
Application number: JP09257392A
Authority: JP
Inventors: 隆一染矢; 史雄春名; 文夫井上; 武丸山
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-05-24
Filing date: 1992-04-13
Publication date: 2002-05-27
Anticipated expiration: 2017-05-27
Also published as: JPH05173523A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は複数の画像表示装置を組
み合わせて一つの画面を構成するマルチスクリーンディ
スプレイに係り、画像表示装置の輝度むら、色むらを補
正する装置に関する。

【０００２】

【従来の技術】図２に示すようにテレビセットを積み上
げて、一つの画面を構成するマルチスクリーンディスプ
レイは、前面投射型や背面投射型の大画面ディスプレイ
よりも奥行きが短く比較的輝度が高いため、イベント会
場やショールームなどで使われている。個々のテレビセ
ット（以下コアと呼ぶ）は、ブラウン管式の直視タイプ
ものやプロジェクションタイプのものが実用化されてい
る。なかでもプロジェクションタイプのものは直視タイ
プに比べ軽量で、スクリーン面がフラットなため、よく
用いられるようになってきた。ところが、ブラウン管式
直視タイプやプロジェクションタイプのコアは、一般に
中央に対して周辺部が暗いという特有の輝度むらを持っ
ており、特にマルチスクリーンディスプレイの場合その
ばらつきが目立つ。このような問題に対して、例えば特
開昭５７−１１１１８７号公報ではオーバースキャンし
て重ねあわせることにより、各コア間の周辺部の輝度低
下を補い画面輝度の均一化を図っている。

【０００３】

【発明が解決しようとする課題】しかし、上記従来技術
では各コア間でのオーバースキャン部の画像位置合わせ
やコンバーゼンス、歪補正等の全ての特性を合わせる必
要があり、実用上解決すべき問題が多い。このため、輝
度の不均一性は各コア毎に解決すべきである。

【０００４】

【課題を解決するための手段】そこで本発明では、各コ
ア毎にそれぞれ映像信号を電気的に補正するデータ変換
器を設け、それぞれのデータ変換器を一つの演算制御装
置に接続し、各コア毎に輝度むらがなくなるように、演
算制御装置を介して各データ変換器のデータ変換方法を
制御する。

【０００５】

【作用】画面をある一定の輝度にした後、上記演算制御
装置を操作して、各コアの輝度むらがなくなるように、
各コア毎の輝度むらを調整する。その後、各コア相互間
での輝度差がなくなるよう、さらに調整を加えれば、画
面輝度の均一化が図れる。この操作を輝度を変えながら
繰り返すことで、全ての輝度レベルで、輝度むらはもち
ろん色むらもない均一なマルチスクリーンディスプレイ
の映像を得ることができる。

【０００６】

【実施例】本発明の第１の実施例を図１に示す。

【０００７】図１は例えばコアを４個使ったマルチスク
リーンディスプレイシステムの一例で、マルチスクリー
ンの画面は図２のように構成できる。尚、コア６ａ、６
ｂ、６ｃ、６ｄは例えばブラウン管式プロジェクション
タイプのテレビセットを使うことができる。

【０００８】図１において、Ａ／Ｄコンバータ１と制御
回路２、フレームメモリ３、データ変換器４ａ、４ｂ、
４ｃ、４ｄ、Ｄ／Ａコンバータ５ａ、５ｂ、５ｃ、５
ｄ、コア６ａ、６ｂ、６ｃ、６ｄと第１の演算制御装置
７から構成されている。本実施例では、特にデータ変換
器４ａ、４ｂ、４ｃ、４ｄ、とバス９で接続された演算
制御装置７を設けたことによる、コア６ａ、６ｂ、６
ｃ、６ｄそれぞれの輝度むら補正とコア６ａ、６ｂ、６
ｃ、６ｄ相互間の輝度むら補正が特徴である。データ変
換器４ａ、４ｂ、４ｃ、４ｄはコア６ａ、６ｂ、６ｃ、
６ｄそれぞれの輝度むら補正を行うために、コア６ａ、
６ｂ、６ｃ、６ｄの各画面内をそれぞれ複数のブロック
に分け、そのブロック毎に例えばＬＵＴ（ルックアップ
テーブル）を設けて構成されている。演算制御装置７は
例えば、マイコンで構成できる。

【０００９】図１の動作の概略は次のとおりである。端
子１０に入力された映像信号が、Ａ／Ｄコンバータ１で
ディジタル信号に変換されフレームメモリ３に書き込ま
れる。フレームメモリ３に書き込まれた映像信号は、制
御回路２により制御され読み出される。フレームメモリ
３から読み出された映像信号は、データ変換器４ａ、４
ｂ、４ｃ、４ｄに入力され、コア６ａ、６ｂ、６ｃ、６
ｄそれぞれの輝度むら補正とコア６ａ、６ｂ、６ｃ、６
ｄ相互の輝度むらを補正したデータに変換された後、Ｄ
／Ａコンバータ５ａ、５ｂ、５ｃ、５ｄでアナログ信号
に変換されコア６ａ、６ｂ、６ｃ、６ｄに表示される。

【００１０】ここで図２を例にとって、画面の輝度むら
補正手順の一例について説明する。補正の手順を図３に
示す。

【００１１】コア６ａ、６ｂ、６ｃ、６ｄの輝度むらの
例として、図４に示すような実際にブラウン管式のプロ
ジェクションタイプのテレビセットに多い、画面の中央
部と周辺部での輝度むらを取り上げる。また、図４の画
面は例えば水平・垂直方向にに１２８等分され合計１
６，３８４個のブロックに分けられているとする。もち
ろん各ブロックについてＬＵＴがある。

【００１２】まず、１００％輝度として、コア６ａ、６
ｂ、６ｃ、６ｄそれぞれにつきコア内の輝度むらの補正
を行う。各コアの輝度むら補正は各コアの例えば１６，
３８４個のブロックのＬＵＴのデータを書き替えて、コ
ア６ａ、６ｂ、６ｃ、６ｄ内の輝度が均一になるように
する。もちろん一つ一つ書き替えても良いが、使い勝手
を考えると、例えば図４に示すようにパラボラ波などの
関数を用いて一つ一つのＬＵＴへのデータを演算制御装
置で計算して書き替えても良い。このようにして各コア
６ａ、６ｂ、６ｃ、６ｄ内の輝度むら補正を行なった
後、各コア６ａ、６ｂ、６ｃ、６ｄ相互の輝度むら補正
を行う。例えばコア６ａの輝度を基準にして、コア６
ｂ、６ｃ、６ｄの輝度がコア６ａと同じになるように、
データ変換器４ｂ、４ｃ、４ｄのデータを例えば一定レ
ベル加減算した値に書き替えるなどすれば良い。

【００１３】もし、各コア相互の輝度むら補正の結果、
各コア内で輝度むらが生じることがあれば、再度各コア
内での輝度むら補正を行なって、コア相互での輝度むら
補正を行なう。これを全面が均一になるまで繰り返す。

【００１４】このようにして、データ変換器４ａ、４
ｂ、４ｃ、４ｄのＬＵＴの中には、１００％輝度を均一
に行うための補正データが確定したことになる。以上の
手順による輝度補正を０％輝度まで、複数の輝度レベル
について行うことで、輝度むらのない均一な画像表示を
得ることができる。

【００１５】ホワイトバランスをとりつつ各輝度での輝
度むら補正をおこなえば、画面内の色むらについても補
正できることは明らかである。

【００１６】以上のようにして、輝度むら色むらのな
い、均一なマルチスクリーンディスプレイ表示を得るこ
とができる。

【００１７】尚、データ変換器４ａ、４ｂ、４ｃ、４ｄ
の入力をフレームメモリ３の出力としたが、データ変換
器４ａ、４ｂ、４ｃ、４ｄ毎にＡ／Ｄコンバータを設け
て別々の映像信号を入力する場合にももちろん適用でき
る。また、例えばディジタル入出力端子を持つコアを使
えば、データ変換器の出力をＤ／Ａ変換せずにそのまま
コアに入力でき、Ｄ／Ａコンバータ５ａ、５ｂ、５ｃ、
５ｄは不要になる。

【００１８】また、言うまでもないがコアの数は任意に
選ぶことができ、データ変換器もコアの個数にあわせて
増やし、バス９を介して演算制御装置７に接続すれば、
任意の個数のコアからなるマルチスクリーンディスプレ
イでも、輝度むら色むらのない均一な画像表示を得るこ
とができる。

【００１９】本発明の第２の実施例を図５に示す。図５
は、図１の実施例のデータ変換器４ａ、４ｂ、４ｃ、４
ｄの一つ当たりの具体的な構成例（データ変換器４ａ、
４ｂ、４ｃ、４ｄは同じ構成で良い）である。本実施例
の特徴は、補間を用いることによって、データ変換器に
使うＬＵＴのメモリ容量を低減し、データの書替え時間
を短縮していることである。

【００２０】例えば、ディジタル画像信号が１画素当た
り８ビット（０〜２５５階調）で構成され、さらに画面
の中央部に対し周辺部の輝度が約７５％であったと仮定
すると、中央部と周辺部の輝度差２５％（６４階調）分
の補正が必要となる。ブロック間の補正曲線の差によ
り、ブロックの接合部（境界領域）に輝度差が生じて目
立つという問題を防ぐために、例えばブロック間の補正
を１階調程度にすれば中央部から周辺部への分割数は６
４となり、表示画面全体を水平、垂直共１２８分割した
１２８×１２８＝１６，３８４ブロックあればよい。

【００２１】各ブロックごとに２５６階調分の８ビット
の補正データが３原色分必要であるとすると、ＬＵＴは
１６，３８４×２５６×８×３＝９６Ｍｂｉｔ分もの大
容量データが必要となる（メモリ容量については、慣例
により、１０２４ｂｉｔ＝１Ｋｂｉｔ，１０２４Ｋｂｉ
ｔ＝１Ｍｂｉｔの単位で示している）。

【００２２】そこで、補正データを持つブロックと補正
データを持たないブロックに分け、この補正データを持
つブロックから補正データを持たないブロックのデータ
を補間により求めることとした。これにより、例えば補
正データを４×４＝１６ブロックだけに持つとすれば、
１６，３８４個のブロックに補正データをもたせる方法
に比べて、補正データを格納するメモリ容量はほぼ１／
１６に低減でき、データの書替え時間は１／１６にな
る。

【００２３】図５の構成を説明する。図５において、２
１ａと２１ｂ，２１ｃ，２１ｄはＬＵＴ、２３ａと２３
ｂ，２３ｃ，２３ｄは係数付加回路、２８は加算器、端
子３５Ｒ、３５Ｇ、３５Ｂはディジタル映像信号ＲＧＢ
の入力端子である。

【００２４】フレームメモリ３の例えばＲ（赤）の８ｂ
ｉｔのディジタル映像信号出力は、ＬＵＴ２１ａ，２１
ｂ，２１ｃ，２１ｄの例えば下位アドレスに並列に入力
される。

【００２５】アドレス回路２２には一画面中の表示位置
を示す水平駆動パルスと垂直駆動パルスが端子３１ｈと
３１ｖに印加される。この水平駆動パルスと垂直駆動パ
ルスは、例えばフレームメモリ３の水平方向のデータ読
み出しクロックと垂直方向のデータ読み出しクロックで
良い。

【００２６】アドレス回路２２は端子３１ｈと３１ｖに
印加された水平駆動パルスと垂直駆動パルスから、画面
分割したブロック位置を示す水平ブロック位置データと
垂直ブロック位置データを作成し、そのブロック位置デ
ータに基づくＬＵＴ制御信号２５ａ，２５ｂ，２５ｃ，
２５ｄを、ＬＵＴ２１ａ，２１ｂ，２１ｃ，２１ｄの例
えば上位アドレスに入力する。この結果、ＬＵＴ２１
ａ，２１ｂ，２１ｃ，２１ｄには、データ変換された４
ブロック分の映像信号３０ａ，３０ｂ，３０ｃ，３０ｄ
が得られる。同時に、アドレス回路２２は上記ブロック
位置データに基づき、係数選択信号２６ａ，２６ｂ，２
６ｃ，２６ｄを係数付加回路２３ａ，２３ｂ，２３ｃ，
２３ｄに与え、係数選択信号に対する所定の係数を前記
４ブロック分の映像信号３０ａ，３０ｂ，３０ｃ，３０
ｄに例えば掛け合わせた信号２７ａ，２７ｂ，２７ｃ，
２７ｄを得る。これらの信号を加算器２８に加えて加算
することにより、ブロック位置に対応して空間的に補間
されたディジタル映像信号２９が得られる。これを例え
ばＤ／Ａコンバータによりアナログ信号に変換して、コ
アに入力して映像を得る。ブロック２４Ｒについて説明
したが、２４Ｇ、２４Ｂについても同様の動作を行なえ
ばよい。

【００２７】一方、バス９はＬＵＴ２１ａ，２１ｂ，２
１ｃ，２１ｄ，のアドレス線２５ａ，２５ｂ，２５ｃ，
２５ｄ，３３とバス３０ａ，３０ｂ，３０ｃ，３０ｄ
に、また係数回路２３ａ，２３ｂ，２３ｃ，２３ｄのバ
ス２６ａ，２６ｂ，２６ｃ，２６ｄとバス２７ａ，２７
ｂ，２７ｃ，２７ｄに接続しており、このバス９を介し
てＬＵＴ２１及び係数付加回路２３と演算制御装置７
は、例えば映像信号の帰線期間を利用してデータの授受
を行い画面の輝度むらを補正する。

【００２８】以上のように構成されたデータ変換器につ
いて、以下その動作について説明する。

【００２９】図６は図５の動作を説明する図で、補正デ
ータを持つ例えば近接した４ブロックから補間により、
補正データを持たないブロックの補正されたディジタル
映像信号ｅijを求めるものである。

【００３０】図６のｉ，ｊはそれぞれ垂直，水平ブロッ
ク位置を示しており、以下、ブロックの位置を（ｉ，
ｊ）の座標で示す。補正データを持つ水平、垂直４ブロ
ック毎のブロックに○印を記入してある。

【００３１】ＬＵＴ２１ａ，２１ｂ，２１ｃ，２１ｄ
は、それぞれ（８ｍ，８ｎ），（８ｍ＋４，８ｎ），
（８ｍ，８ｎ＋４），（８ｍ＋４，８ｎ＋４）のブロッ
クの補正データを格納しているとする（但し、ｍ，ｎは
０以上の整数）。

【００３２】この時、０≦ｉ，ｊ≦４の範囲において、
（ｉ，ｊ）ブロックに近接した４つのブロック（０，
０），（０，４），（４，０），（４，４）の補正デー
タａ00，ｂ04，ｃ40，ｄ44を利用して、（ｉ，ｊ）ブロ
ックの入力映像信号に対する映像信号ｅijを例えば次式
のように２次元の直線補間により求めることができる。

【００３３】

【数１】

【００３４】すなわち、ディジタル映像信号ａ00，ｂ0
4，ｃ40，ｄ44にそれぞれ所定の係数を掛け合わせた
後、加算することにより、補正されたディジタル映像信
号ｅijが得られる。この係数の掛け合わせと加算を行う
回路が係数付加回路２３ａ，２３ｂ，２３ｃ，２３ｄと
加算器２８である。以上のようにａ00，ｂ04，ｃ40，ｄ
44は輝度むら補正されたデータであるので、これらから
補間された映像信号ｅijも輝度むら補正されたことにな
る。

【００３５】次に、係数付加回路の動作を係数付加回路
２３ａを例に取り上げて説明する。

【００３６】図５に示すように、係数付加回路２３ａに
は、ＬＵＴ２１ａの出力映像信号３０ａ（図６では映像
信号ａ00，ａ08に相当）と、アドレス回路２２の係数選
択信号２６ａが入力され、（数１）中の第１項に相当す
る出力データを得る回路である。図７はこれらの関係を
まとめたものであり、上記第１の実施例における係数付
加回路２３ａの出力データを示す図である。係数付加回
路は、ＬＵＴと同様に例えばメモリなどで実現でき、ブ
ロック位置に応じて映像信号ａ00，ａ08，ａ80などと切
り替わる８ｂｉｔ映像信号３０ａを例えば下位アドレス
に、ブロック位置を示すアドレスｉとｊの下位３ｂｉｔ
ずつ計６ｂｉｔを例えば上位アドレスに与えればよい。
この１４ｂｉｔアドレス、８ｂｉｔデータの構成におい
て、係数付加回路２３ａを構成するメモリ容量は１６Ｋ
ｂｉｔ×８＝１２８Ｋｂｉｔ必要となる。この時、ＬＵ
Ｔのメモリ容量と合わせて２Ｍｂｉｔ＋１２８Ｋｂｉｔ
×４＝２．５Ｍｂｉｔ、３原色分合わせて２．５Ｍｂｉ
ｔ×３＝７．５Ｍｂｉｔであり、システム全体で考える
と前述の９６Ｍｂｉｔに比べて大幅に低減できる。

【００３７】さて、図７を見ると、係数付加回路２３に
要求される係数は、０，１／１６，１／８，３／１６，
１／４，３／８，１／２，９／１６，３／４，１の１０
種類しかないことがわかる。従って、係数選択信号を工
夫することにより、係数付加回路２３をメモリで構成し
た場合のブロック位置を示すアドレスｉとｊの下位３ｂ
ｉｔずつ計６ｂｉｔの６４種類の係数選択信号ではなく
１０種類で済むため、係数付加回路のメモリ容量は２５
６×１０×８＝２０Ｋｂｉｔと前述の１２８Ｋｂｉｔに
対して１／６に低減できる。

【００３８】以下、このメモリ容量低減手法に基づいて
図５の実施例におけるアドレス回路２２の具体的回路構
成とその動作、係数付加回路２３ａ，２３ｂ，２３ｃ，
２３ｄの動作について説明する。

【００３９】図８はアドレス回路２２の構成例を示すブ
ロック図である。入力端子３１ｈと３１ｖには、それぞ
れ水平駆動パルスと垂直駆動パルスが与えられ、分周器
４１ｈと４１ｖにより、水平ブロックパルス４２ｈと垂
直ブロックパルス４２ｖを得る。水平ブロックパルス４
２ｈを４分周器４３ｈと２分周器４４ｈで分周すること
により、水平ブロック位置ｊの下位３ｂｉｔ信号４５ｈ
を得、デコーダ４６ａ，４６ｂ，４６ｃ，４６ｄの下位
アドレスに与えられる。同様に、垂直ブロックパルス４
２ｖを４分周器４３ｖと２分周器４４ｖで分周すること
により、垂直ブロック位置ｉの下位３ｂｉｔ信号４５ｖ
を得、デコーダ４６ａ，４６ｂ，４６ｃ，４６ｄの上位
アドレスに与えられる。デコーダ４６ａ，４６ｂ，４６
ｃ，４６ｄは水平及び垂直ブロック位置ｉ，ｊの下位３
ｂｉｔ信号４５ｈ，４５ｖから係数付加回路２３ａ，２
３ｂ，２３ｃ，２３ｄに与えるそれぞれ４ｂｉｔの係数
選択信号２６ａ，２６ｂ，２６ｃ，２６ｄを得る。

【００４０】２分周器４４ｈの出力信号はさらに１６分
周器４８ｈで１６分周され、水平ブロック位置ｊの上位
４ｂｉｔ信号４９ｈをＬＵＴ２１ａと２１ｃのＬＵＴ制
御信号２５ａと２５ｃの下位制御信号として用いる。水
平ブロック位置ｊの上位４ｂｉｔ信号４９ｈを遅延回路
５０ｈで遅らせた信号５１ｈを、ＬＵＴ２１ｂと２１ｄ
のＬＵＴ制御信号２５ｂと２５ｄの下位制御信号として
用いる。遅延回路を用いるのは、各ＬＵＴが補正データ
を８水平ブロック毎に持ち、かつＬＵＴ２１ａと２１ｃ
に対し、ＬＵＴ２１ｂと２１ｄが格納している補正デー
タの対応するブロックが４水平ブロックずれていること
に対応している。同様に、２分周器４４ｖの出力信号は
さらに１６分周器４８ｖで１６分周され、垂直ブロック
位置ｉの上位４ｂｉｔ信号４９ｖをＬＵＴ２１ａと２１
ｂのＬＵＴ制御信号２５ａと２５ｂの上位制御信号とし
て用いる。水平ブロック位置ｉの上位４ｂｉｔ信号４９
ｖを遅延回路５０ｖで遅らせた信号５１ｖを、ＬＵＴ２
１ｃと２１ｄのＬＵＴ制御信号２５ｃと２５ｄの下位制
御信号として用いる。

【００４１】

【表１】

【００４２】

【表２】

【００４３】

【表３】

【００４４】

【表４】

【００４５】

【表５】

【００４６】表１は、係数付加回路の係数選択信号入力
と上記１０種類の係数の対応を示す表である。１０種類
の係数を選択するために４ｂｉｔの係数選択信号を用い
ており、これが、図８の係数選択信号２３ａ，２３ｂ，
２３ｃ，２３ｄに相当する。この様に定めることによ
り、前述の通り、係数付加回路の回路規模を２０Ｋｂｉ
ｔとすることができる。図７の係数付加回路２３ａの出
力データを基に、表１の係数選択信号を用いて、垂直及
び水平ブロック位置ｉ，ｊと係数選択信号の関係を示し
たものが表２であり、これはデコーダ４６ａの入出力表
となる。同様に、デコーダ４６ｂ，４６ｃ，４６ｄの入
出力表は表３，表４，表５のように求められる。これら
のデコーダはメモリを用いたＬＵＴとしても実現でき、
この時のメモリ容量はアドレスが垂直及び水平ブロック
位置ｉ，ｊの下位３ｂｉｔの合計６ｂｉｔ、出力データ
が４ｂｉｔであるから、６４×４＝２５６ｂｉｔとな
る。

【００４７】以上結果をまとめると、前述の１２８×１
２８のブロックを用いた場合、１色当たりに必要なメモ
リ容量は、ＬＵＴが０．５Ｍｂｉｔ×４＝２Ｍｂｉｔ、
係数付加回路が２０Ｋｂｉｔ×４＝８０Ｋｂｉｔ、アド
レス付加回路２５６×４＝１Ｋｂｉｔの計２．１Ｍｂｉ
ｔであり、３原色分を考慮しても２．１Ｍｂｉｔ×３＝
６．３Ｍｂｉｔで構成できる。この様に、前述の９６Ｍ
ｂｉｔに対して約１／１６にメモリ容量の低減が図れ、
演算制御装置７によるＬＵＴデータの書替えに要する時
間を短縮でき、調整作業の時間が短くできる。

【００４８】本発明の第３の実施例を図９に示す。図９
は補間を用いた輝度むら補正の調整手順を示すもので、
輝度むら補正の調整を短時間に精度良く行うことができ
る。

【００４９】第１の実施例で、各輝度について輝度むら
補正を行なったが、例えば映像信号が８ｂｉｔであると
すれば、とりうる輝度の階調数は２５６となり、２５６
回もの調整作業を行なうことになってしまい、実用上問
題である。そこで、調整を行った輝度の補正データか
ら、調整を行わなかった輝度の補正データを補間により
求め、調整作業回数の低減を図ることにする。

【００５０】以下、例えば図２（回路構成は例えば図
１）のような４個のコアからなるマルチスクリーンディ
スプレイを例にして、輝度むら補正の手順を説明する。

【００５１】図９において、まず１００％輝度の表示を
行い第１の実施例と同様にコア６ａ、６ｂ、６ｃ、６ｄ
それぞれの輝度むら補正と、コア６ａ、６ｂ、６ｃ、６
ｄ相互の輝度むら補正を行う。次に０％輝度の表示を行
い、１００％輝度の場合と同様に輝度むら補正を行う。
そして、１００％輝度と０％輝度の間の補正データを１
００％輝度と０％輝度の補正データから、例えば直線式
や、あるいは例えば次式のような曲線式

【００５２】

【数２】

【００５３】を使って計算により求め、１００％輝度か
ら０％輝度までの間の輝度むら補正データとして、デー
タ変換器４ａ、４ｂ、４ｃ、４ｄに書き込む。仮に、コ
ア６ａ、６ｂ、６ｃ、６ｄそれぞれの画面内で、あるい
はコア６ａ、６ｂ、６ｃ、６ｄ相互間で、１００％輝度
から０％輝度までの電圧対輝度特性が揃っているとすれ
ば、適当な輝度の表示を行っても、上記補間により求め
た補正データにより、画面輝度の均一性は保たれている
はずである。

【００５４】そこで、例えば５０％輝度の中間調表示を
行い画面輝度の均一性を確認する。この時、もしこの画
面輝度が均一でなければ、均一になるように５０％輝度
での輝度むら補正を、１００％輝度、０％輝度の時と同
じ要領で行う。そして、１００％輝度、０％輝度と５０
％輝度の輝度むら補正データとにより、再度、１００％
輝度〜５０％輝度、５０％輝度〜０％輝度の輝度むら補
正データを補間により求め、データ変換器４ａ、４ｂ、
４ｃ、４ｄのデータを書き替える。これによって補間の
精度を上げることができる。

【００５５】さらに、例えば２５％輝度、７５％輝度…
…と画面を見ての輝度むら補正を実際に行なう点数を増
やすことにより、さらに補間の精度を上げることがで
き、適当な中間調輝度で輝度むらが目立たないようにな
るまで行えば良い。これにより、例えば輝度むら補正作
業を１００％輝度、７５％輝度、５０％輝度、２５％輝
度、０％輝度の５点についてのみ行ない、その他の輝度
は補間により輝度むら補正データを求めるとすれば、ユ
ーザーの調整作業回数は２５６回から５回に激減でき、
大幅な調整時間の削減が可能となる。

【００５６】図１０は、図９で説明した輝度むらの補正
手順のイメージを示す図である。Ｘ軸、Ｙ軸に水平・垂
直の画面位置を示し、Ｚ軸は輝度を示している。図１０
は図２の構成と同じで、Ｘ軸、Ｙ軸を２等分して一画面
を４個のコアで構成していることを意味している。又、
Ｚ軸方向の画面６０〜６７は、それぞれ画面上の輝度レ
ベルを意味しており、例えば０％輝度の画面は６０、１
００％輝度の画面は６７である。

【００５７】まず１００％輝度の画面６０での輝度むら
補正作業を行なう。次に０％輝度の画面６７での輝度む
ら補正作業を行なう。これにより、同じ空間位置におけ
る１００％輝度と０％輝度の補正データ７０と７２が確
定したことになる。この補正データ７０と７２より、こ
の空間位置での１００％〜０％輝度での補正データを補
間により求める。そして、例えば５０％輝度の画面６４
での表示を行なう。補正データ７１は補間により求めら
れているが、もしこの時輝度むらがあれば、５０％輝度
の画面６４で実際に輝度むら補正作業を行ない、輝度む
ら補正データを書き替える。そして、その他の輝度の補
正データを再度補間により求める。もちろんその他の空
間位置の補正データについても同様である。

【００５８】本発明の第４の実施例を図１１に示す。

【００５９】これはデータ変換器４ａ、４ｂ、４ｃ、４
ｄに書き込むデータを、例えば補間演算により求めるた
めに、各データ変換器４ａ、４ｂ、４ｃ、４ｄ毎に専用
の第２の演算制御装置１０７ａ、１０７ｂ、１０７ｃ、
１０７ｄを設けている。このため、演算制御装置７は演
算制御装置１０７ａ、１０７ｂ、１０７ｃ、１０７ｄに
例えば計算命令を与えるだけでよく、データ変換器４
ａ、４ｂ、４ｃ、４ｄのデータ演算等の処理を行わない
分、処理速度は早くなり、調整時間が短縮でき、調整者
の負担も軽減できる。

【００６０】また、演算制御装置７と演算制御装置１０
７ａ、１０７ｂ、１０７ｃ、１０７ｄの間での情報伝送
量は少なくなり、例えば、ＲＳ−２３２Ｃなどのシリア
ルインターフェースを使っても迅速な調整作業ができ
る。その他の動作は第１の実施例と同じなので、説明は
省く。

【００６１】第５の実施例を図１２に示す。これは調整
作業を人間の目にたよっていた部分を、例えばテレビカ
メラ８０などの受光装置に置き換え、調整作業を自動化
したものである。

【００６２】図１２はマルチスクリーンディスプレイを
テレビカメラ８０で捕らえ、その出力情報を第３の演算
制御装置２０７で演算処理して、輝度むらが少なくなる
よう映像信号拡大器１１８を調整するものである。映像
信号拡大器１１８は例えば、図１のような回路で実現で
きる。また演算制御装置２０７の演算処理の手順は、例
えば図９に示した作業手順と同じでよく、この手順に沿
ったソフトウエアで演算制御装置２０７を動作させれば
よい。また、図１２のテレビカメラの代わりに画面上の
所定箇所に小形の受光器を配置してもよい。

【００６３】この方法によれば、調整者の手をわずらわ
せることなく、輝度むらの調整が自動的にできる。

【００６４】本発明の第６の実施例を図１３に示す。本
実施例の特徴は、データ変換器４、及び第２の演算制御
装置１０７を各コア６ａ、６ｂ、６ｃ、６ｄの内部に持
たせたことである。

【００６５】図１３の構成を示す。６ａ、６ｂ、６ｃ、
６ｄはコア、３０１は映像拡大分配装置、７は第１の演
算制御装置、１０は映像信号入力端子である。映像拡大
分配装置３０１は、端子１０に印加される映像信号を各
コア６ａ、６ｂ、６ｃ、６ｄに分配する装置で、例えば
図１の構成でよい。但し、データ変換器４ａ〜４ｄはコ
アに内蔵するため、映像拡大分配装置３０１の内部にな
くても良く、フレームメモリ３の出力を直接Ｄ／Ａコン
バータ５ａ〜５ｄに入力すれば良い。

【００６６】各コア６ａ、６ｂ、６ｃ、６ｄの内部構成
は、映像信号入力端子１００ａ、Ａ／Ｄコンバータ６０
ａ、データ変換器４ａ、Ｄ／Ａコンバータ６１ａ、ビデ
オ回路６２ａ、ＣＲＴ（陰極線管）駆動回路６３ａ、Ｃ
ＲＴ６４ａ、及びコア専用の第２の演算制御装置１０７
ａから成っている。ビデオ回路６２ａは、映像信号のコ
ントラスト、輝度等の調整を行う回路である。ＣＲＴ駆
動回路６３ａは、ビデオ回路６２ａからの出力信号を、
ＣＲＴ６４ａを駆動するのに必要な電圧レベルにする増
幅器である。これらビデオ回路６２ａ、ＣＲＴ駆動回路
６３ａ、ＣＲＴ６４ａは、現在市販されているテレビセ
ットに使われている回路でよい。また第１の演算制御装
置７と第２の演算制御装置１０７ａは例えばＲＳ−２３
２Ｃ等のシリアルインターフェースで端子２００ａに接
続されている。

【００６７】データ変換器４ａ、第１の演算制御装置
７、及び第２の演算制御装置１０７ａは、第１の実施例
と同じで良く、動作の詳細は前に述べた通りである。

【００６８】図１３の動作の概略は以下の通りである。
映像拡大分配装置３０１は、端子１０より入力される映
像信号を分配し、各コア６ａ、６ｂ、６ｃ、６ｄにその
分配された映像信号を送る。コア６ａに送られた映像信
号はＡ／Ｄコンバータ６０ａによりディジタル信号に変
換され、データ変換器４ａに入力される。データ変換器
４ａでは、コア６ａの輝度むらを補正するようにデータ
を変換し、Ｄ／Ａコンバータ６１ａによりアナログ信号
に変換する。輝度むら補正された映像信号は、ビデオ回
路６２ａ、ＣＲＴ駆動回路６３ａを経由し、ＣＲＴ６４
ａにより表示される。第１の演算制御装置７によるコア
内、及びコア間の輝度むら補正の手順は、第１の実施例
で述べた通りである。

【００６９】本実施例によれば、データ変換器４ａをコ
ア６ａに内蔵するため、映像拡大分配装置３０１内にデ
ータ変換器は必要なく、映像拡大分配装置３０１を簡単
な構成にできる。尚、この実施例では第１の演算制御装
置７と映像拡大分配装置３０１は別々であるが、第１の
演算制御装置７を映像拡大分配装置３０１に組み込ん
で、機器配置を簡潔にしても良い。

【００７０】本発明の第７の実施例を図１４に示す。本
実施例の特徴は、ビデオ回路のコントラスト、又は輝度
制御端子をデータ生成器６７ａで変調することにより、
輝度むら補正を行うことにある。尚、図１４では、コア
６ａだけの構成を示したもので、映像拡大分配装置との
配線など全体の構成は図１３と同じで良い。また第１の
演算制御装置７を使った調整手順も同じで良い。

【００７１】図１４はアドレス回路６６ａ、データ生成
器６７ａ、Ｄ／Ａコンバータ６８ａ、同期分離回路６５
ａ、ビデオ回路６２ａのコントラスト、又は輝度制御端
子３００ａから成る。

【００７２】同期分離回路６５ａは、端子１００ａより
入力される映像信号から水平、垂直同期信号を抽出し、
それをアドレス回路６６ａへ送り、アドレス回路６６ａ
は入力された水平、垂直同期信号から、例えば画面を１
２８×１２８ブロックに分割した位置データを作成す
る。データ生成器６７ａは、そのブロック位置データに
基ずき、１２８×１２８ブロックに分かれた画面のそれ
ぞれのブロック毎に、輝度むら補正データを出力する。
データ生成器６７ａから出力された輝度むら補正データ
は、Ｄ／Ａコンバータ６８ａでアナログ信号に変換さ
れ、ビデオ回路６２ａのコントラスト、又は輝度を変調
する。言うまでもないが、この変調とは、端子１００ａ
に印加された映像信号と、データ生成器６７ａのデー
タ、即ち輝度むら補正データのアナログ信号との乗算で
あり、第１、及び第２の実施例のデジタル信号乗算に比
べて、大幅な回路の簡略化が図られる。もちろん輝度む
ら補正データは、データ生成器６７ａにあるので、任意
のデータ配置が可能で、従来のパラボラ信号補正にな
い、精度の良い補正が可能である。

【００７３】本発明の第８の実施例を図１５に示す。本
実施例の特徴は、コア６ａ内のＤ／Ａコンバータ６８ａ
の出力側にローパスフィルタ（Ｌ．Ｐ．Ｆ）４００ａを
接続し、水平方向の補正用ブロック分割数を低減したこ
とにある。その他の構成、及び動作は、図１４、図１３
と同じで良い。

【００７４】先にも述べたように、ブロック間の輝度補
正ステップは、ブロック間で輝度差が生じないように、
例えば１階調程度としている為、水平、垂直共１２８分
割ものブロックが必要となっている。そこでＤ／Ａコン
バータ６８ａの出力側にＬ．Ｐ．Ｆ４００ａを接続し
て、図１６に示すように水平ブロック間輝度差を滑らか
にする。これにより水平方向のブロック分割数を減らす
ことができ、データ生成器６７ａのメモリ容量を低減す
ること可能となる。

【００７５】以上、コアとしてブラウン管式プロジェク
ションタイプのテレビセットを例に挙げて説明してきた
が、ブラウン管式直視タイプのテレビセットや液晶表示
素子を使ったプロジェクションテレビなどにも同様の効
果があることは明らかである。液晶表示素子を使ったプ
ロジェクションテレビセットの場合、ＬＵＴに書き込む
データは液晶表示素子の電圧輝度特性にあわせることは
言うまでもない。

【００７６】

【発明の効果】以上のように、本発明によれば、輝度む
らばかりか色むらも少ない均一なマルチスクリーンディ
スプレイの映像を得ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すブロック図であ
る。

【図２】マルチスクリーンディスプレイの例を示す図で
ある。

【図３】輝度むら補正手順を示すＰＡＤである。

【図４】輝度むらの一例を示す図である。

【図５】本発明の第２の実施例を示すブロック図であ
る。

【図６】第２の実施例の動作を説明する図である。

【図７】係数付加回路２３ａの出力データの説明図であ
る。

【図８】アドレス回路２２の構成例を示す図である。

【図９】本発明の第３の実施例を説明する図である。

【図１０】補正手順のイメージを示す図である。

【図１１】本発明の第４の実施例を示すブロック図であ
る。

【図１２】本発明の第５の実施例を示すブロック図であ
る。

【図１３】本発明の第６の実施例を示すブロック図であ
る。

【図１４】本発明の第７の実施例を示すブロック図であ
る。

【図１５】本発明の第８の実施例を示すブロック図であ
る。

【図１６】本発明の第８の実施例を説明する図である。

【符号の説明】

１、６０ａ…Ａ／Ｄコンバータ、２…制御回路３…フレームメモリ４ａ、４ｂ、４ｃ、４ｄ…データ変換器６７ａ…データ生成器５ａ、５ｂ、５ｃ、５ｄ、６８ａ…Ｄ／Ａコンバータ６ａ、６ｂ、６ｃ、６ｄ…コア７、１０７ａ、１０７ｂ、１０７ｃ、１０７ｄ…演算制
御装置２１ａ，２１ｂ，２１ｃ，２１ｄ…ＬＵＴ（ルックアッ
プテーブル）２２、６６ａ…アドレス回路２３ａ，２３ｂ，２３ｃ，２３ｄ…係数付加回路２８…加算器４１ｈ，４１ｖ，４３ｈ，４３ｖ，４４ｈ，４４ｖ，４
８ｈ，４８ｖ…分周期５０ｈ，５０ｖ…遅延回路４６ａ，４６ｂ，４６ｃ，４６ｄ…デコーダ８０…テレビカメラ１１８…映像信号拡大器３０１…映像拡大分配装置６２ａ…ビデオ回路６３ａ…ＣＲＴ駆動６４ａ…ＣＲＴ６５ａ…同期分離回路４００ａ…ローパスフィルタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者丸山武神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所ＡＶ機器事業部内 (56)参考文献特開平２−181182（ＪＰ，Ａ) 特開昭62−131233（ＪＰ，Ａ) 特開平２−273790（ＪＰ，Ａ) 特開昭62−163481（ＪＰ，Ａ) 特開昭62−154990（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 5/00 G09G 5/00 510 G09G 5/10 H04N 5/68 H04N 17/04

Claims

(57)【特許請求の範囲】

【請求項１】複数の画像表示装置を組み合わせて一つの
画面を構成するマルチスクリーンディスプレイにおい
て、前記複数の画像表示装置の各画像表示装置毎に設けられ
た、ディジタル変換した映像信号データを輝度むら補正
された映像信号データに変換するデータ変換器と、該データ変換器での変換処理内容を制御する演算制御装
置とを備え、該演算制御装置により前記データ変換器での変換処理内
容を制御して、該データ変換器により、所定輝度レベル
の映像信号データを輝度むら補正された所定輝度レベル
の映像信号データに変換して前記各画像表示装置内の輝
度むらを補正し、画像表示装置内の輝度むら補正後に、更に前記演算制御
装置により前記データ変換器の変換処理内容を制御して
前記所定輝度レベルでの前記複数の画像表示装置間の輝
度むらとを順次補正するようにしたことを特徴とするマ
ルチスクリーンディスプレイ。
【請求項２】複数の画像表示装置を組み合わせて一つの
画面を構成するマルチスクリーンディスプレイにおい
て、前記複数の画像表示装置の各画像表示装置毎に設けられ
た、ディジタル変換した映像信号データを輝度むら補正
された映像信号データに変換するデータ変換器と、該画像表示装置の画面上の輝度分布を検出する輝度分布
検出装置と、該データ変換器での変換処理内容を制御する演算制御装
置とを備え、該輝度分布検出装置で検出した情報を前記演算制御装置
に入力し、前記演算制御装置により前記データ変換器で
の変換処理内容を前記検出した情報に基づいて制御し
て、該データ変換器により、所定輝度レベルの映像信号
データを輝度むら補正された所定輝度レベルの映像信号
データに変換して前記各画像表示装置内の輝度むらを補
正し、画像表示装置内の輝度むら補正後に、更に前記演算制御
装置により前記データ変換器の変換処理内容を制御して
前記所定輝度レベルでの前記複数の画像表示装置間の輝
度むらとを順次補正するようにしたことを特徴とするマ
ルチスクリーンディスプレイ。
【請求項３】前記データ変換器は、前記各画像表示内の
複数の表示位置に対応した輝度むら補正データを格納し
たルックアップテーブルを有して構成され、該演算制御装置により所定輝度レベルの映像信号データ
での前記ルックアップテーブルを設定制御して前記各画
像表示装置内の輝度むら補正を行った後、演算制御装置
により、各データ変換器の前記ルックアップテーブル毎
にデータを一定レベルだけ加減算した値に書き換え制御
して前記所定輝度レベルでの前記複数の画像表示装置間
の輝度むらを補正するようにしたことを特徴とする請求
項１乃至請求項２の何れかに記載のマルチスクリーンデ
ィスプレイ。
【請求項４】前記データ変換器は、各画像表示内の代表
表示位置に対応した輝度むら補正データを格納したルッ
クアップテーブルと、前記代表表示位置以外の補正デー
タを生成する補間処理回路とを有して構成され、該演算制御装置により設定制御された前記ルックアップ
テーブルの補正データと前記補間処理回路により生成さ
れた補正データとに基づいて前記各画像表示装置内の輝
度むら補正を行った後、前記演算制御装置により、各デ
ータ変換器毎に前記ルックアップテーブルの補正データ
及び前記補間処理回路により生成された補正データを一
定レベルだけ加減算した値に書き換え制御して前記所定
輝度レベルでの前記複数の画像表示装置間の輝度むらを
補正するようにしたことを特徴とする請求項１乃至請求
項２の何れかに記載のマルチスクリーンディスプレイ。
【請求項５】前記所定輝度レベルを１００％輝度レベル
として前記各画像表示装置内の輝度むら補正と前記複数
の画像表示装置間の輝度むら補正を行い、次に前記所定
輝度レベルを１００％から所定値パーセントだけ減じた
輝度レベルで輝度むら補正を行い、所定輝度レベルが略
０％輝度レベルとなるまで順次輝度むら補正を行うこと
を特徴とする請求項１乃至請求項４の何れかに記載のマ
ルチスクリーンディスプレイ。