JP3271245B2 - 押圧位置検出パネル装置 - Google Patents
押圧位置検出パネル装置Info
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- JP3271245B2 JP3271245B2 JP2220999A JP2220999A JP3271245B2 JP 3271245 B2 JP3271245 B2 JP 3271245B2 JP 2220999 A JP2220999 A JP 2220999A JP 2220999 A JP2220999 A JP 2220999A JP 3271245 B2 JP3271245 B2 JP 3271245B2
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Description
【０００１】
【発明の属する技術分野】本発明は、通称アナログ抵抗
膜式タッチパネルと言われている装置に関し、指または
スタイラス状のものが、長方形又は正方形のパネル面上
で軽く押した時に、その押圧点のパネル上の位置をＸ，
Ｙ座標値で検出する装置に関するものである。
膜式タッチパネルと言われている装置に関し、指または
スタイラス状のものが、長方形又は正方形のパネル面上
で軽く押した時に、その押圧点のパネル上の位置をＸ，
Ｙ座標値で検出する装置に関するものである。
【０００２】
【従来の技術】２層の均一な抵抗膜の一方にＸ方向のＤ
Ｃ電圧勾配を作り、他方にＹ方向のＤＣ電圧勾配を作
り、時分割で押圧点の電位を検出するもの。また、下面
の均一な抵抗膜のみに時分割でＸ方向及びＹ方向のＤＣ
電位勾配をダイオードまたはトランジスタによるスイッ
チング回路で作り、上面の導電膜で押圧点の電位を検出
するもの。更に、類似のものとして特許第１５３６７２
３号に示された、単層の抵抗膜を基本構造とし、ＡＣ信
号を使用して指等の導電体のみのパネル面への接触位置
を検出するものがある。
Ｃ電圧勾配を作り、他方にＹ方向のＤＣ電圧勾配を作
り、時分割で押圧点の電位を検出するもの。また、下面
の均一な抵抗膜のみに時分割でＸ方向及びＹ方向のＤＣ
電位勾配をダイオードまたはトランジスタによるスイッ
チング回路で作り、上面の導電膜で押圧点の電位を検出
するもの。更に、類似のものとして特許第１５３６７２
３号に示された、単層の抵抗膜を基本構造とし、ＡＣ信
号を使用して指等の導電体のみのパネル面への接触位置
を検出するものがある。
【０００３】
【発明が解決しようとする課題】上述の従来の技術で述
べた最初のものは、上面の可撓板の下側に形成された抵
抗膜が、押圧を繰り返される度に劣化し易く、その為抵
抗膜の均一性が乱れ易く、長期使用で検出位置ずれが発
生し易い。また第二に述べたものは、長期使用での検出
位置ずれは少ないが、下面抵抗膜の向き合う両辺に電圧
印加し、電流を流し電位勾配を作るので、その駆動電流
消費が１〜２０ｍＡと多い。この点は最初に述べた装置
でも同様であり、特開平８−６３２７４号公報及び特開
平９−１５２９４０号公報等でも低消費電流化と高精度
化のために膜抵抗値の高抵抗化の方法が述べられてい
る。
べた最初のものは、上面の可撓板の下側に形成された抵
抗膜が、押圧を繰り返される度に劣化し易く、その為抵
抗膜の均一性が乱れ易く、長期使用で検出位置ずれが発
生し易い。また第二に述べたものは、長期使用での検出
位置ずれは少ないが、下面抵抗膜の向き合う両辺に電圧
印加し、電流を流し電位勾配を作るので、その駆動電流
消費が１〜２０ｍＡと多い。この点は最初に述べた装置
でも同様であり、特開平８−６３２７４号公報及び特開
平９−１５２９４０号公報等でも低消費電流化と高精度
化のために膜抵抗値の高抵抗化の方法が述べられてい
る。
【０００４】また前記特許第１５３６７２３号に示され
たものを、２層抵抗膜構成とし上面から下面抵抗膜へＤ
Ｃ電流を印加すれば、低消費電流の押圧位置検出パネル
装置とすることが出来そうな予想をつけることは本技術
分野の当業者には可能と思われる。しかし、当該特許の
中では、二次元の電流配分を一次元に無理に圧縮したモ
デルで説明している為に、曖昧さを含む位置検出手法と
なっている。本出願において、二次元のままの電流配分
の基本方程式を求め、それより得られる高精度の押圧位
置算出手法を開示することも課題である。更に、位置算
出の為のＤＣ信号レベル計測の低コスト化も課題とし
た。
たものを、２層抵抗膜構成とし上面から下面抵抗膜へＤ
Ｃ電流を印加すれば、低消費電流の押圧位置検出パネル
装置とすることが出来そうな予想をつけることは本技術
分野の当業者には可能と思われる。しかし、当該特許の
中では、二次元の電流配分を一次元に無理に圧縮したモ
デルで説明している為に、曖昧さを含む位置検出手法と
なっている。本出願において、二次元のままの電流配分
の基本方程式を求め、それより得られる高精度の押圧位
置算出手法を開示することも課題である。更に、位置算
出の為のＤＣ信号レベル計測の低コスト化も課題とし
た。
【０００５】
【課題を解決するための手段】長方形又は正方形の２層
の導電膜が押圧点で互いに接触し導通するパネル構造と
する。この２層の導電膜の一方を、均一な抵抗膜とし、
他方を、押圧点から抵抗膜に電流を印加するための導電
膜として、抵抗膜の周辺を取り囲む抵抗性周囲電極を配
設する。この周囲電極の４頂点を、所定の同一入力電圧
を保持する電流入力／電圧出力変換回路に接続する。こ
れらの４頂点に配分される各電流値から次の計算式を使
用しパネル上の押圧点（位置）を算出する押圧位置検出
パネル装置とする。 正規化 Ｘ＝（ｉB＋ｉC−ｉA−ｉD）／（ｉA＋ｉB＋ｉC＋ｉD） 正規化 Ｙ＝（ｉC＋ｉD−ｉA−ｉB）／（ｉA＋ｉB＋ｉC＋ｉD） ここでｉA，ｉB，ｉC，ｉDは、前記パネルの左上から時
計廻り方向の各頂点に流れる電流値である。
の導電膜が押圧点で互いに接触し導通するパネル構造と
する。この２層の導電膜の一方を、均一な抵抗膜とし、
他方を、押圧点から抵抗膜に電流を印加するための導電
膜として、抵抗膜の周辺を取り囲む抵抗性周囲電極を配
設する。この周囲電極の４頂点を、所定の同一入力電圧
を保持する電流入力／電圧出力変換回路に接続する。こ
れらの４頂点に配分される各電流値から次の計算式を使
用しパネル上の押圧点（位置）を算出する押圧位置検出
パネル装置とする。 正規化 Ｘ＝（ｉB＋ｉC−ｉA−ｉD）／（ｉA＋ｉB＋ｉC＋ｉD） 正規化 Ｙ＝（ｉC＋ｉD−ｉA−ｉB）／（ｉA＋ｉB＋ｉC＋ｉD） ここでｉA，ｉB，ｉC，ｉDは、前記パネルの左上から時
計廻り方向の各頂点に流れる電流値である。
【０００６】また、長方形又は正方形の２層の導電膜が
押圧点で互いに接触し導通するパネル構造の押圧位置検
出パネル装置において、押圧点（位置）を算出する為の
信号レベル計測手段を、被計測電圧にアナログ／デジタ
ル変換器の２ＬＳＢ以上の振幅の階段状三角波を重畳さ
せる手段と、この階段状三角波の各段における前記アナ
ログ／デジタル変換器の出力を加算する手段とを備えた
Ａ／Ｄ手段とする。
押圧点で互いに接触し導通するパネル構造の押圧位置検
出パネル装置において、押圧点（位置）を算出する為の
信号レベル計測手段を、被計測電圧にアナログ／デジタ
ル変換器の２ＬＳＢ以上の振幅の階段状三角波を重畳さ
せる手段と、この階段状三角波の各段における前記アナ
ログ／デジタル変換器の出力を加算する手段とを備えた
Ａ／Ｄ手段とする。
【０００７】
【作用】上記の計算式は、押圧点（２層の接触点）から
均一な抵抗膜に流入する電流の、４頂点への配分比率か
ら押圧位置（座標）を算出するものなので、パネルに流
れる総電流値に依存せず、少電流でも高精度の押圧位置
算出が可能であり、更に上面（可撓板側）の膜抵抗値が
長期使用で劣化しても電流さえ流れれば算出位置ずれ要
因とはならない。
均一な抵抗膜に流入する電流の、４頂点への配分比率か
ら押圧位置（座標）を算出するものなので、パネルに流
れる総電流値に依存せず、少電流でも高精度の押圧位置
算出が可能であり、更に上面（可撓板側）の膜抵抗値が
長期使用で劣化しても電流さえ流れれば算出位置ずれ要
因とはならない。
【０００８】また、階段状三角波を被計測アナログ電圧
に重畳し、各段におけるアナログ／デジタル変換器の各
出力を加算すると平均化しなくても、Ａ／Ｄのリニアリ
ティは向上しないが、分解能が等価的に向上する作用が
ある。それと同時にノイズ成分を抑圧する作用もある。
に重畳し、各段におけるアナログ／デジタル変換器の各
出力を加算すると平均化しなくても、Ａ／Ｄのリニアリ
ティは向上しないが、分解能が等価的に向上する作用が
ある。それと同時にノイズ成分を抑圧する作用もある。
【０００９】
【発明の実施の形態】本発明は、長方形または正方形
の、透明または不透明の２層の導電膜が押圧点で互いに
接触し導通するパネル構造の、押圧位置検出パネル装置
としたものに関する。
の、透明または不透明の２層の導電膜が押圧点で互いに
接触し導通するパネル構造の、押圧位置検出パネル装置
としたものに関する。
【００１０】
【実施例】以下、本発明の詳細を添付図を参照して説明
する。図１は、均一な抵抗膜を有するパネルを使用した
押圧位置検出パネル装置の概要説明図である。パネル部
１の構造から先ず説明する。可撓板２は透明または不透
明の樹脂フィルムまたは０．２ｍｍ厚程度の薄手のガラ
スの下側（内面側）に導電膜３が成膜されている。導電
膜３は抵抗性である必要はなく、抵抗性であっても均一
な抵抗値分布の必要性はない。この導電膜３の少なくと
も１ヶ所に引き出し線８が接続されている。
する。図１は、均一な抵抗膜を有するパネルを使用した
押圧位置検出パネル装置の概要説明図である。パネル部
１の構造から先ず説明する。可撓板２は透明または不透
明の樹脂フィルムまたは０．２ｍｍ厚程度の薄手のガラ
スの下側（内面側）に導電膜３が成膜されている。導電
膜３は抵抗性である必要はなく、抵抗性であっても均一
な抵抗値分布の必要性はない。この導電膜３の少なくと
も１ヶ所に引き出し線８が接続されている。
【００１１】下面の構成は、透明または不透明な絶縁基
板またはガラス基板の上側（内面側）に均一な抵抗膜５
が成膜されている。抵抗膜５は不透明なカーボン膜また
は透明なＩＴＯ（インジウム錫酸化物）膜、ＮＥＳＡ
（酸化錫）膜等であり、本実施例では面抵抗値を約１ｋ
Ω／□とした。抵抗膜５を取り囲む抵抗性周囲電極７を
配設し、その４頂点にそれぞれ引き出し線８が接続され
ている。周囲電極７はカーボンまたは銀カーボンによる
均一な線状抵抗電極であり、本実施例において、各辺の
両端間抵抗値を約３５Ωとした。
板またはガラス基板の上側（内面側）に均一な抵抗膜５
が成膜されている。抵抗膜５は不透明なカーボン膜また
は透明なＩＴＯ（インジウム錫酸化物）膜、ＮＥＳＡ
（酸化錫）膜等であり、本実施例では面抵抗値を約１ｋ
Ω／□とした。抵抗膜５を取り囲む抵抗性周囲電極７を
配設し、その４頂点にそれぞれ引き出し線８が接続され
ている。周囲電極７はカーボンまたは銀カーボンによる
均一な線状抵抗電極であり、本実施例において、各辺の
両端間抵抗値を約３５Ωとした。
【００１２】有効押圧検出エリアは周囲電極７の内側全
域である。これら上面及び下面の導電膜３及び５は、実
際には図２の横から見た部分断面図に示すように、互い
に狭い間隔で平行に配置されている。通常は互いに接触
しない様にドットスペーサ４で離されている。指または
スタイラス状の押圧物２５が可撓板２上の一点（Ｐ）を
押圧するとＰ点を中心に可撓板が撓み、その点の導電膜
３が抵抗膜５のｐ点に接触し、その点で上下２層の導電
膜３及び５が導通する。上下２層の導電膜３及び５の配
置を入れ替えても可能であるが、耐久性は図示の配置の
方が良い。
域である。これら上面及び下面の導電膜３及び５は、実
際には図２の横から見た部分断面図に示すように、互い
に狭い間隔で平行に配置されている。通常は互いに接触
しない様にドットスペーサ４で離されている。指または
スタイラス状の押圧物２５が可撓板２上の一点（Ｐ）を
押圧するとＰ点を中心に可撓板が撓み、その点の導電膜
３が抵抗膜５のｐ点に接触し、その点で上下２層の導電
膜３及び５が導通する。上下２層の導電膜３及び５の配
置を入れ替えても可能であるが、耐久性は図示の配置の
方が良い。
【００１３】次にパネル部１を使用する動作について説
明する。本実施例では演算増幅器１２により、周囲電極
７の４頂点を同一の一定電位（本実施例では電源１５に
よる１．５Ｖ）に保持している。周囲電極７の４頂点を
一定電位に保持することの詳細説明は後述する。スイッ
チ１１がＯＮしている時に、パネル部１上のＰ点が押圧
されると、電流印加抵抗９（例えば７５ｋΩ）を介して
抵抗膜５にＤＣ電流（本実施例では約２０μＡ）を流入
する。この約２０μＡのＤＣ電流は周囲電極７の４頂点
に配分されて、フィードバック兼電流／電圧変換抵抗１
４（例えば１５０ｋΩ）により前記配分電流に比例した
電圧出力となる。これらの電圧出力はアナログマルチプ
レクサ１６により、ＡＤＣ１９（１０ビットのアナログ
／デジタル変換器）に順次印加される。本出願におい
て、“配分電流”または“電流配分”は特別の意味があ
り、抵抗膜の各頂点を異なる電圧で強制駆動する多くの
方式と違い、抵抗膜５の１点に電流が与えられて、それ
を４頂点に“配分”する（４頂点の電圧差はない）方式
であることを強調する意味でもある。
明する。本実施例では演算増幅器１２により、周囲電極
７の４頂点を同一の一定電位（本実施例では電源１５に
よる１．５Ｖ）に保持している。周囲電極７の４頂点を
一定電位に保持することの詳細説明は後述する。スイッ
チ１１がＯＮしている時に、パネル部１上のＰ点が押圧
されると、電流印加抵抗９（例えば７５ｋΩ）を介して
抵抗膜５にＤＣ電流（本実施例では約２０μＡ）を流入
する。この約２０μＡのＤＣ電流は周囲電極７の４頂点
に配分されて、フィードバック兼電流／電圧変換抵抗１
４（例えば１５０ｋΩ）により前記配分電流に比例した
電圧出力となる。これらの電圧出力はアナログマルチプ
レクサ１６により、ＡＤＣ１９（１０ビットのアナログ
／デジタル変換器）に順次印加される。本出願におい
て、“配分電流”または“電流配分”は特別の意味があ
り、抵抗膜の各頂点を異なる電圧で強制駆動する多くの
方式と違い、抵抗膜５の１点に電流が与えられて、それ
を４頂点に“配分”する（４頂点の電圧差はない）方式
であることを強調する意味でもある。
【００１４】Ａ／Ｄも高分解能化の工夫をしているが、
その説明は後述する。マイクロコンピュータ２４はデジ
タル化された各電圧値（パネル部１から検出した各電流
値に比例）から押圧点Ｐの位置を算出する。ここまでに
説明した回路が線形性を有することから、入力電流に比
例した電圧値で計算することが可能である。算出するに
当たり、パネル部１が押圧されない時の基準値を差し引
いて、正味分から計算している。
その説明は後述する。マイクロコンピュータ２４はデジ
タル化された各電圧値（パネル部１から検出した各電流
値に比例）から押圧点Ｐの位置を算出する。ここまでに
説明した回路が線形性を有することから、入力電流に比
例した電圧値で計算することが可能である。算出するに
当たり、パネル部１が押圧されない時の基準値を差し引
いて、正味分から計算している。
【００１５】スイッチ１１をＯＦＦすると、指またはス
タイラス状の押圧物での押圧入力を無効にする。抵抗１
０は導電膜３が静電気等により帯電することを防止する
高抵抗（例えば３３０ｋΩ）である。フィードバックコ
ンデンサ１３は、不要なＡＣ成分を少なくする事と、演
算増幅器１２の安定動作のための、例えば６８０ｐＦで
ある。
タイラス状の押圧物での押圧入力を無効にする。抵抗１
０は導電膜３が静電気等により帯電することを防止する
高抵抗（例えば３３０ｋΩ）である。フィードバックコ
ンデンサ１３は、不要なＡＣ成分を少なくする事と、演
算増幅器１２の安定動作のための、例えば６８０ｐＦで
ある。
【００１６】次に抵抗膜５及び周囲電極７による電流配
分と検出位置（座標）について説明する。パネル部１は
長方形または正方形なので座標系はＸ、Ｙ直交座標とす
る。図３はパネル下面導電膜に流れる電流の４頂点への
電流配分説明図である。４頂点を図示するようにそれぞ
れＡ，Ｂ，Ｃ，Ｄ点とする。電流ｉがｐ（Ｘ，Ｙ）点に
印加されているとする。Ａ，Ｂ，Ｃ，Ｄ点に流れる電流
を計測できるようにし、しかしその計測部の抵抗値は零
とする。従ってＡ，Ｂ，Ｃ，Ｄ点は等電位に保持され
る。
分と検出位置（座標）について説明する。パネル部１は
長方形または正方形なので座標系はＸ、Ｙ直交座標とす
る。図３はパネル下面導電膜に流れる電流の４頂点への
電流配分説明図である。４頂点を図示するようにそれぞ
れＡ，Ｂ，Ｃ，Ｄ点とする。電流ｉがｐ（Ｘ，Ｙ）点に
印加されているとする。Ａ，Ｂ，Ｃ，Ｄ点に流れる電流
を計測できるようにし、しかしその計測部の抵抗値は零
とする。従ってＡ，Ｂ，Ｃ，Ｄ点は等電位に保持され
る。
【００１７】中心部に対して上下、左右に対称性がある
ことから、中心部を座標原点と考える。また任意のパネ
ルサイズに容易に適応させるため、正規化したＸ，Ｙ値
を使用する。すなわち、 −１≦Ｘ≦１ ［式１］ −１≦Ｙ≦１ ［式２］ である。
ことから、中心部を座標原点と考える。また任意のパネ
ルサイズに容易に適応させるため、正規化したＸ，Ｙ値
を使用する。すなわち、 −１≦Ｘ≦１ ［式１］ −１≦Ｙ≦１ ［式２］ である。
【００１８】この場合の電流配分の厳密解を求めること
は極めて難解であるが、しかし、限りなく近い近似式を
求めることは出来た。今、ｐ点を通るＸ，Ｙ軸に平行な
線により有効エリアを図示する様に４分割して考える。
その面積をそれぞれＳ1，Ｓ2，Ｓ3，Ｓ4とする。
は極めて難解であるが、しかし、限りなく近い近似式を
求めることは出来た。今、ｐ点を通るＸ，Ｙ軸に平行な
線により有効エリアを図示する様に４分割して考える。
その面積をそれぞれＳ1，Ｓ2，Ｓ3，Ｓ4とする。
【００１９】ここでＡ，Ｂ，Ｃ，Ｄ点へ配分される電流
値は、その対角方向の面積に比例すると仮定してみる。
例えばＡ点に流れる電流値はＳ3に比例すると仮定す
る。すなわち、 ｉA＝ｉＳ3／（Ｓ1＋Ｓ2＋Ｓ3＋Ｓ4） ［式３］ ｉB＝ｉＳ4／（Ｓ1＋Ｓ2＋Ｓ3＋Ｓ4） ［式４］ ｉC＝ｉＳ1／（Ｓ1＋Ｓ2＋Ｓ3＋Ｓ4） ［式５］ ｉD＝ｉＳ2／（Ｓ1＋Ｓ2＋Ｓ3＋Ｓ4） ［式６］ また各面積は、 Ｓ1＝（１＋Ｘ）（１＋Ｙ） ［式７］ Ｓ2＝（１−Ｘ）（１＋Ｙ） ［式８］ Ｓ3＝（１−Ｘ）（１−Ｙ） ［式９］ Ｓ4＝（１＋Ｘ）（１−Ｙ） ［式１０］ である。またＸ及びＹが上記の様に正規化されているの
で、 Ｓ1＋Ｓ2＋Ｓ3＋Ｓ4＝４ ［式１１］ である。
値は、その対角方向の面積に比例すると仮定してみる。
例えばＡ点に流れる電流値はＳ3に比例すると仮定す
る。すなわち、 ｉA＝ｉＳ3／（Ｓ1＋Ｓ2＋Ｓ3＋Ｓ4） ［式３］ ｉB＝ｉＳ4／（Ｓ1＋Ｓ2＋Ｓ3＋Ｓ4） ［式４］ ｉC＝ｉＳ1／（Ｓ1＋Ｓ2＋Ｓ3＋Ｓ4） ［式５］ ｉD＝ｉＳ2／（Ｓ1＋Ｓ2＋Ｓ3＋Ｓ4） ［式６］ また各面積は、 Ｓ1＝（１＋Ｘ）（１＋Ｙ） ［式７］ Ｓ2＝（１−Ｘ）（１＋Ｙ） ［式８］ Ｓ3＝（１−Ｘ）（１−Ｙ） ［式９］ Ｓ4＝（１＋Ｘ）（１−Ｙ） ［式１０］ である。またＸ及びＹが上記の様に正規化されているの
で、 Ｓ1＋Ｓ2＋Ｓ3＋Ｓ4＝４ ［式１１］ である。
【００２０】式３から式１１までを使用し、多くのパラ
メータと、実験誤差を少なくするために同一パラメータ
により製作した多数個のパネルにより得た実験結果によ
ると、周囲電極７の各辺の両端間抵抗値が低くなるに従
い、実測ｉA〜ｉDは任意のｐ点について限りなく上記仮
定式の値に近づくことが判明した。（結果的に言うと、
実際位置と計算結果の湾曲生誤差が限りなく少なくな
る）。また、抵抗膜５の面抵抗値を低くした場合は、そ
れに比例して周囲電極７の抵抗値を低くすると、仮定式
による値と実測値の誤差範囲が同じになることも判明し
た。
メータと、実験誤差を少なくするために同一パラメータ
により製作した多数個のパネルにより得た実験結果によ
ると、周囲電極７の各辺の両端間抵抗値が低くなるに従
い、実測ｉA〜ｉDは任意のｐ点について限りなく上記仮
定式の値に近づくことが判明した。（結果的に言うと、
実際位置と計算結果の湾曲生誤差が限りなく少なくな
る）。また、抵抗膜５の面抵抗値を低くした場合は、そ
れに比例して周囲電極７の抵抗値を低くすると、仮定式
による値と実測値の誤差範囲が同じになることも判明し
た。
【００２１】因みに一例を上げると、抵抗膜５の面抵抗
値が１ｋΩ／□であり、周囲電極７の各辺の両端間抵抗
値が３５Ωの場合、ｉA〜ｉDの仮定計算値と実測値との
差は、任意のｐ点位置で、最大でも１．５％であった。
本方式の良いところは、このように周囲電極７の抵抗値
を低くしても配分電流値が増加するわけではなく、配分
電流比が向上する。ここまで計算値が一致すると、実際
上は抵抗膜５の不均一性による誤差の方が多くなる。従
って、周囲電極７の抵抗値が抵抗膜５の面抵抗値に比
し、充分に低い場合、上記各式は非常に良い近似式と言
い得る。
値が１ｋΩ／□であり、周囲電極７の各辺の両端間抵抗
値が３５Ωの場合、ｉA〜ｉDの仮定計算値と実測値との
差は、任意のｐ点位置で、最大でも１．５％であった。
本方式の良いところは、このように周囲電極７の抵抗値
を低くしても配分電流値が増加するわけではなく、配分
電流比が向上する。ここまで計算値が一致すると、実際
上は抵抗膜５の不均一性による誤差の方が多くなる。従
って、周囲電極７の抵抗値が抵抗膜５の面抵抗値に比
し、充分に低い場合、上記各式は非常に良い近似式と言
い得る。
【００２２】式３〜式１１からＸ、Ｙについて解き、ｉ
A，ｉB，ｉC，ＩDで表現すると、一意的に求まり、 正規化 Ｘ＝（ｉB＋ｉC−ｉA−ｉD）／（ｉA＋ｉB＋ｉC＋ｉD） ［式 １２］ 正規化 Ｙ＝（ｉC＋ｉD−ｉA−ｉB）／（ｉA＋ｉB＋ｉC＋ｉD） ［式 １３］ を得る。
A，ｉB，ｉC，ＩDで表現すると、一意的に求まり、 正規化 Ｘ＝（ｉB＋ｉC−ｉA−ｉD）／（ｉA＋ｉB＋ｉC＋ｉD） ［式 １２］ 正規化 Ｙ＝（ｉC＋ｉD−ｉA−ｉB）／（ｉA＋ｉB＋ｉC＋ｉD） ［式 １３］ を得る。
【００２３】この結果の意味するところは、Ａ，Ｂ，
Ｃ，Ｄ点を流れる電流を計測すれば、それから正規化
Ｘ，Ｙ値が求まる。ｉ値（つまりｉA＋ｉB＋ｉC＋
ｉD）に依存しない。これは重要で、図１の上面の抵抗
値の変化及び電源１５の電圧ドリフトに依存しない（影
響されない）。周囲電極７の抵抗値が低くても、従来
の装置のように大きな電流をパネル部に流す必要はな
い。ただし電流計測部の入力抵抗値は略零を必要とす
る。
Ｃ，Ｄ点を流れる電流を計測すれば、それから正規化
Ｘ，Ｙ値が求まる。ｉ値（つまりｉA＋ｉB＋ｉC＋
ｉD）に依存しない。これは重要で、図１の上面の抵抗
値の変化及び電源１５の電圧ドリフトに依存しない（影
響されない）。周囲電極７の抵抗値が低くても、従来
の装置のように大きな電流をパネル部に流す必要はな
い。ただし電流計測部の入力抵抗値は略零を必要とす
る。
【００２４】周囲電極７の各辺の両端間抵抗値に比し、
電流計測部の入力抵抗値が充分に小さくないと、Ａ，
Ｂ，Ｃ，Ｄ点への電流配分比が小さくなり（電流計測部
の入力抵抗値が等価的に４頂点付近の抵抗値として加算
されて）、検出位置が実際の押圧点よりも、内側（中央
寄り）に算出される誤差要因になる。つまり（従っ
て）、Ａ，Ｂ，Ｃ，Ｄ点を等電位に保持する必要があ
る。
電流計測部の入力抵抗値が充分に小さくないと、Ａ，
Ｂ，Ｃ，Ｄ点への電流配分比が小さくなり（電流計測部
の入力抵抗値が等価的に４頂点付近の抵抗値として加算
されて）、検出位置が実際の押圧点よりも、内側（中央
寄り）に算出される誤差要因になる。つまり（従っ
て）、Ａ，Ｂ，Ｃ，Ｄ点を等電位に保持する必要があ
る。
【００２５】上記の電流ｉはＤＣに限らずＡＣでも成立
する。また電流の向きは正でも負でも良い。図１の例
は、負の電流を印加する例である。注意すべきことは、
周囲電極７の抵抗値をあまり小さくすると、演算増幅器
１２のオフセット電圧の小さいものが必要となる。さも
ないと動作が飽和してしまう。本実施例では、０．２５
ｍＶ以下のオフセット電圧の演算増幅器１２が必要であ
る。またフィードバック兼電流／電圧変換抵抗１４の誤
差も算出結果に影響する。
する。また電流の向きは正でも負でも良い。図１の例
は、負の電流を印加する例である。注意すべきことは、
周囲電極７の抵抗値をあまり小さくすると、演算増幅器
１２のオフセット電圧の小さいものが必要となる。さも
ないと動作が飽和してしまう。本実施例では、０．２５
ｍＶ以下のオフセット電圧の演算増幅器１２が必要であ
る。またフィードバック兼電流／電圧変換抵抗１４の誤
差も算出結果に影響する。
【００２６】次に、本実施例のような、２層の導電膜が
押圧点で互いに接触し導通するパネル構造を有する押圧
位置検出パネル装置において大変有効な、低コストで高
分解能のＡ／Ｄ手段について説明する。参照符号１７〜
２３がその構成部分である。抵抗２０〜２３がマイクロ
コンピュータ２４の４ビットデジタル出力により、電流
出力型の４ビットＤ／Ａになっている。この目的のため
にはマイクロコンピュータ２４はＣＭＯＳ型がよい。従
って抵抗１７の右端へ１６段階の電流（正及び負を含
む）を印加する。故に抵抗１７は１６段階（約２０ｍＶ
振幅）の電位差を生じ、これがアナログマルチプレクサ
（ＭＵＸ）１６の出力電圧に重畳する。この電圧変化
（本実施例における１０ビットＡＤＣ１９の入力）の様
子を図４に示す。各抵抗値については符号の説明の欄を
参照されたい。
押圧点で互いに接触し導通するパネル構造を有する押圧
位置検出パネル装置において大変有効な、低コストで高
分解能のＡ／Ｄ手段について説明する。参照符号１７〜
２３がその構成部分である。抵抗２０〜２３がマイクロ
コンピュータ２４の４ビットデジタル出力により、電流
出力型の４ビットＤ／Ａになっている。この目的のため
にはマイクロコンピュータ２４はＣＭＯＳ型がよい。従
って抵抗１７の右端へ１６段階の電流（正及び負を含
む）を印加する。故に抵抗１７は１６段階（約２０ｍＶ
振幅）の電位差を生じ、これがアナログマルチプレクサ
（ＭＵＸ）１６の出力電圧に重畳する。この電圧変化
（本実施例における１０ビットＡＤＣ１９の入力）の様
子を図４に示す。各抵抗値については符号の説明の欄を
参照されたい。
【００２７】図４の始めの１６段階は上昇のスロープで
あり、後の１６段階は下降のスロープとし、上昇時と下
降時の微妙な特性差を吸収させている。この階段状三角
波の振幅は本実施例では１０ビットＡＤＣ１９（アナロ
グ／デジタル変換器）の約４ＬＳＢ分に設定している。
２ＬＳＢ分に設定しても可能であるがリニアリティが少
し劣るものとなる。その理由は一般にＡ／Ｄコンバータ
素子は最下位ビットはさほど信用できないためである
（図４では各１ＬＳＢ分を理想的な等間隔で示した）。
図４に示す階段状三角波の各段において１０ビットのＡ
／Ｄを行い計３２回の１０ビットＡ／Ｄし、各デジタル
出力を加算し、その１５ビットデータを１サンプルのデ
ータ（Ａ／Ｄ値）としている。しかし信頼できるのはこ
の構成において、上位約１３ビットである。座標計算は
１５ビットデータのままで行い、最終的な座標値で０．
１ｍｍ以下を丸めて出力している。ペンのようなスタイ
ラスで位置指示する場合でも、この分解能で充分であ
る。
あり、後の１６段階は下降のスロープとし、上昇時と下
降時の微妙な特性差を吸収させている。この階段状三角
波の振幅は本実施例では１０ビットＡＤＣ１９（アナロ
グ／デジタル変換器）の約４ＬＳＢ分に設定している。
２ＬＳＢ分に設定しても可能であるがリニアリティが少
し劣るものとなる。その理由は一般にＡ／Ｄコンバータ
素子は最下位ビットはさほど信用できないためである
（図４では各１ＬＳＢ分を理想的な等間隔で示した）。
図４に示す階段状三角波の各段において１０ビットのＡ
／Ｄを行い計３２回の１０ビットＡ／Ｄし、各デジタル
出力を加算し、その１５ビットデータを１サンプルのデ
ータ（Ａ／Ｄ値）としている。しかし信頼できるのはこ
の構成において、上位約１３ビットである。座標計算は
１５ビットデータのままで行い、最終的な座標値で０．
１ｍｍ以下を丸めて出力している。ペンのようなスタイ
ラスで位置指示する場合でも、この分解能で充分であ
る。
【００２８】以上の説明の通り、使用しているのは１０
ビットＡＤＣ１９であるが、約１３ビットの分解能を得
ている。Ａ３サイズ相当のパネル部１の場合でも、０．
１ｍｍの分解能は１２．１ビットに相当するのでこれで
ちょうどよい。コンデンサ１８はマイクロコンピュータ
２４の４ビットデジタル出力が変化した時の電圧ショッ
クを吸収するためと、被計測電圧に含まれるノイズの除
去効果を少し持たせている。
ビットＡＤＣ１９であるが、約１３ビットの分解能を得
ている。Ａ３サイズ相当のパネル部１の場合でも、０．
１ｍｍの分解能は１２．１ビットに相当するのでこれで
ちょうどよい。コンデンサ１８はマイクロコンピュータ
２４の４ビットデジタル出力が変化した時の電圧ショッ
クを吸収するためと、被計測電圧に含まれるノイズの除
去効果を少し持たせている。
【００２９】このような簡単なもので（マイクロコンピ
ュータ２４も利用して）高分解能Ａ／Ｄとしている。と
同時にＳ／Ｎ比向上効果も得た。この方式で総合的に１
８０ポイント座標検出／秒のスピードを得ている。
ュータ２４も利用して）高分解能Ａ／Ｄとしている。と
同時にＳ／Ｎ比向上効果も得た。この方式で総合的に１
８０ポイント座標検出／秒のスピードを得ている。
【００３０】ここで１つ注意すべきことがある。分解能
とＳ／Ｎ比は向上しているが、リニアリティは１０ビッ
トＡＤＣ１９のままである。従ってＡ３サイズ相当のパ
ネル部１の場合、任意の位置で分解能０．１ｍｍを得て
いるが、位置により絶対確度は０．４ｍｍ程度ずれる可
能性がある。指またはペン状スタイラスで位置指示する
押圧位置検出パネル装置において、これは許容される範
囲である。従って上記の高分解能化の方法は、一般的に
何にでも応用できるわけではなく、しかし本実施例のよ
うなパネル部１の引き出し線数の少ない押圧位置検出パ
ネル装置においては非常に有効な手段であることが判っ
た。
とＳ／Ｎ比は向上しているが、リニアリティは１０ビッ
トＡＤＣ１９のままである。従ってＡ３サイズ相当のパ
ネル部１の場合、任意の位置で分解能０．１ｍｍを得て
いるが、位置により絶対確度は０．４ｍｍ程度ずれる可
能性がある。指またはペン状スタイラスで位置指示する
押圧位置検出パネル装置において、これは許容される範
囲である。従って上記の高分解能化の方法は、一般的に
何にでも応用できるわけではなく、しかし本実施例のよ
うなパネル部１の引き出し線数の少ない押圧位置検出パ
ネル装置においては非常に有効な手段であることが判っ
た。
【００３１】この高分解能化Ａ／Ｄのための階段状三角
波を重畳させる回路上の位置は、ＭＵＸ１６（アナログ
マルチプレクサ）の前でも、または所定の電位源として
の電池１５の位置でも、同様の効果を示すことは理解さ
れるであろう。
波を重畳させる回路上の位置は、ＭＵＸ１６（アナログ
マルチプレクサ）の前でも、または所定の電位源として
の電池１５の位置でも、同様の効果を示すことは理解さ
れるであろう。
【００３２】
【発明の効果】本発明は、周囲電極の抵抗値を大幅に小
さくしても、従来よりもはるかに少ないパネル部駆動電
流（省電力）にも係わらず高精度の押圧位置検出を得
た。また、上面（可撓板）導電膜が長期使用で劣化し易
いが、電流が流れさえすればよいので、長期間の安定動
作を得た。更にＡ／Ｄにおいては低コストでありながら
高分解能と高Ｓ／Ｎ比を得た。総合的に見て省電力化と
装置の確実性／信頼性が向上した。
さくしても、従来よりもはるかに少ないパネル部駆動電
流（省電力）にも係わらず高精度の押圧位置検出を得
た。また、上面（可撓板）導電膜が長期使用で劣化し易
いが、電流が流れさえすればよいので、長期間の安定動
作を得た。更にＡ／Ｄにおいては低コストでありながら
高分解能と高Ｓ／Ｎ比を得た。総合的に見て省電力化と
装置の確実性／信頼性が向上した。
【図１】 均一な抵抗膜を有するパネルを使用した押圧
位置検出パネル装置の概要説明図
位置検出パネル装置の概要説明図
【図２】 パネル部の横から見た部分断面図
【図３】 パネルに流れる電流の４頂点への電流配分説
明図
明図
【図４】 ＡＤＣ（アナログ／デジタル変換器）への入
力波形
力波形
１ パネル部 ２ 可撓板 ３ 導電膜 ４ ドットスペーサ ５ 均一な抵抗膜 ６ 基板 ７ 均一な抵抗膜５を取り囲む低抵抗周囲電極 ８ 引き出し線 ９ 電流印加抵抗（例えば７５ｋΩ） １０ 抵抗（例えば３３０ｋΩ） １１ スイッチ １２ 演算増幅器 １３ フィードバックコンデンサ（例えば６８０ｐＦ） １４ フィードバック兼電流／電圧変換抵抗（例えば１
５０ｋΩ） １５ 所定の電圧源としての電池（例えば１．５Ｖ） １６ ＭＵＸ（アナログマルチプレクサ） １７ 抵抗（例えば４．７ｋΩ） １８ コンデンサ（例えば１０００ｐＦ） １９ ＡＤＣ（アナログ／デジタル変換器） ２０ 抵抗（例えば２．５ＭΩ） ２１ 抵抗（例えば５ＭΩ） ２２ 抵抗（例えば１０ＭΩ） ２３ 抵抗（例えば２０ＭΩ） ２４ マイクロコンピュータ ２５ 指またはスタイラス状の押圧物
５０ｋΩ） １５ 所定の電圧源としての電池（例えば１．５Ｖ） １６ ＭＵＸ（アナログマルチプレクサ） １７ 抵抗（例えば４．７ｋΩ） １８ コンデンサ（例えば１０００ｐＦ） １９ ＡＤＣ（アナログ／デジタル変換器） ２０ 抵抗（例えば２．５ＭΩ） ２１ 抵抗（例えば５ＭΩ） ２２ 抵抗（例えば１０ＭΩ） ２３ 抵抗（例えば２０ＭΩ） ２４ マイクロコンピュータ ２５ 指またはスタイラス状の押圧物
Claims (3)
- 【請求項１】 長方形又は正方形の相対する２層の導電
膜が押圧点で互いに接触し導通するパネル構造を有する
押圧位置検出パネル装置であって、前記２層の導電膜の
一方は、均一な抵抗膜であり、前記２層の導電膜の他方
は、前記押圧点から前記抵抗膜に電流を印加するための
導電膜であって、前記抵抗膜の周辺を取り囲む抵抗性周
囲電極が配設されており、該周囲電極の４頂点は所定の
同一入力電圧を保持する電流入力／電圧出力変換回路に
接続され、前記４頂点に配分される各電流値から次の計
算式を使用し前記パネル上の前記押圧点（位置）を算出
することを特徴とする押圧位置検出パネル装置。 正規化 Ｘ＝（ｉB＋ｉC−ｉA−ｉD）／（ｉA＋ｉB＋ｉC＋ｉD） 正規化 Ｙ＝（ｉC＋ｉD−ｉA−ｉB）／（ｉA＋ｉB＋ｉC＋ｉD） ここでｉA，ｉB，ｉC，ｉDは、前記４頂点すなわち前記
パネルの左上から時計廻り方向の各頂点に流れる電流値
である。 - 【請求項２】 前記２層の導電膜が、透明導電膜である
請求項１記載の押圧位置検出パネル装置。 - 【請求項３】 長方形又は正方形の相対する２層の導電
膜が押圧点で互いに接触し導通するパネル構造を有する
押圧位置検出パネル装置であって、前記押圧点（位置）
を算出するための電圧計測手段が、被計測電圧にアナロ
グ／デジタル変換器の２ＬＳＢ以上の振幅の階段状三角
波を重畳させる手段と、前記階段状三角波の各段におけ
る前記アナログ／デジタル変換器の出力を加算する手段
とを備えたＡ／Ｄ手段であることを特徴とする押圧位置
検出パネル装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2220999A JP3271245B2 (ja) | 1999-01-29 | 1999-01-29 | 押圧位置検出パネル装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2220999A JP3271245B2 (ja) | 1999-01-29 | 1999-01-29 | 押圧位置検出パネル装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000222109A JP2000222109A (ja) | 2000-08-11 |
| JP3271245B2 true JP3271245B2 (ja) | 2002-04-02 |
Family
ID=12076419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2220999A Expired - Lifetime JP3271245B2 (ja) | 1999-01-29 | 1999-01-29 | 押圧位置検出パネル装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3271245B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4620512B2 (ja) * | 2005-03-30 | 2011-01-26 | 富士通コンポーネント株式会社 | 座標検出装置及び座標検出方法 |
| JP6867573B2 (ja) * | 2017-06-29 | 2021-04-28 | 国立障害者リハビリテーションセンター総長 | 測定装置 |
-
1999
- 1999-01-29 JP JP2220999A patent/JP3271245B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000222109A (ja) | 2000-08-11 |
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