JP3244743U - フレキシブル基板のインナーリード構造 - Google Patents

Abstract

【課題】インナーリードが台形にエッチングされる状況を防止するフレキシブル基板のインナーリード構造を提供する。【解決手段】フレキシブル回路基板のインナーリード構造は、フレキシブル回路基板と、回路層と、ダミーリード層と、を含む。フレキシブル回路基板のチップ実装エリア１１１ａはチップを実装するために用いられる。チップの複数の導電性素子はチップ実装エリア１１１ａの複数の導電性接続点１１１ｄに設置される。回路層は複数のインナーリード１２１を有する。各インナーリード１２１の接続端１２１ａは各導電性接続点１１１ｄに位置し、各導電性素子に電気的に接続されている。隣接する２本のインナーリード１２１の間にはスペースＳを有する。ダミーリード層の少なくとも１つの第１ダミーリード１３１は間隔が５０μｍより大きいスペースＳに設置される。部分的なスペースＳは間隔が５０μｍより小さい。【選択図】図３

Description

本考案は、フレキシブル基板に関し、詳しくは、フレキシブル基板のインナーリード構造（Ａｎ ｉｎｎｅｒ－ｌｅａｄ ｓｔｒｕｃｔｕｒｅ ｏｆ ａ ｆｌｅｘｉｂｌｅ ｃｉｒｃｕｉｔ ｂｏａｒｄ）に関するものである。

フレキシブル回路基板は可撓性を有する回路基板であり、可撓性を有する回路基板は実装上弾性を有し、現在の軽量薄型を追及する電子製品への適用性が高くなっている。一般的なフレキシブル回路基板はフレキシブル基板及びフレキシブル基板に位置しているパターン化回路を有し、フレキシブル基板はチップを実装するためのチップ実装エリアを含み、部分的なパターン化回路はチップ実装エリア中のチップの複数のバンプ部に接続するまで延伸され、信号伝送機能を有している。

部分的にチップ実装エリアまで延伸されているパターン化回路はインナーリード（ｉｎｎｅｒ－ｌｅａｄ）と呼ばれるが、インナーリードの主な目的はチップと残りのパターン化回路とを電気的に接続することであり、チップのバンプ部間の間隔はその機能に応じて配列方式を決定するため、バンプ部間の間隔は均等ではなく、インナーリードとインナーリードとの間の間隔の分布も不一致となる。

フレキシブル基板にあるパターン化回路はウェットエッチングにより形成され、ウェットエッチングは流動するエッチング液によりパターン化されていないフォトレジストを被覆する金属層に対しエッチングを行ってパターン化されたフォトレジストが被覆する金属層を保留する。このため、インナーリードとインナーリードとの間の間隔の分布が不一致になると、パターン化されたフォトレジストのチャンネル空間の大きさが異なることでエッチング液の流動速度が不均一になり、エッチング液の流動速度が不均一になることで金属層のエッチング程度も不均一になり、インナーリードの幅の分布も不均一になり、エッチング液の流速が速いために間隔が大きいインナーリードの断面が、上が狭く下が広い台形にエッチングされてしまう。

そこで、本考案者は上記の欠点が改善可能と考え、鋭意検討を重ねた結果、合理的かつ効果的に課題を改善する本考案の提案に至った。

本考案者は、鋭意研究した結果、間隔が大きいインナーリードの間にダミーリードを設置することにより、インナーリード間のスペースの間隔を５０μｍ未満とし、エッチング液の流速が不均一になる問題を防止することにより、上記目的を達成できることを見出した。

すなわち、上記目的を達成するための本考案の諸態様は、以下のとおりである。
本考案の一態様に係るフレキシブル基板のインナーリード構造は、フレキシブル回路基板と、回路層と、ダミーリード層と、を含んで構成されている。前記フレキシブル回路基板はチップ実装エリアを含む上面を有し、前記チップ実装エリアはチップを実装するために用いられている。前記チップは前記チップ実装エリアの複数の導電性接続点に設置されている複数の導電性素子を有し、前記回路層は前記上面に設置されている。前記回路層は複数のインナーリードを有し、前記インナーリードのそれぞれの接続端は前記チップ実装エリアに位置し、前記接続端のそれぞれは前記導電性接続点のそれぞれに設置され、前記導電性素子のそれぞれに電気的に接続されている。隣接する２本のインナーリードの間にはスペースを有し、部分的な前記スペースの間隔は５０μｍより大きく、部分的な前記スペースの前記間隔は５０μｍより小さい。前記ダミーリード層は前記上面に設置されていると共に複数の第１ダミーリードを有し、前記第１ダミーリードは全て何れか１つの前記導電性素子に電気的に未接続であり、少なくとも１本の前記第１ダミーリードは前記間隔が５０μｍより大きい前記スペースに設置され、前記スペースは前記間隔が５０μｍより小さい複数の前記スペースに区分されている。全ての前記スペースの数量において、前記第１ダミーリードが未設置であり、且つ前記間隔が５０μｍより大きい余剰の前記スペースの数量が占める割合は０．５％以下である。

このように、本考案によれば、次のような効果がある。
本考案は前記間隔が５０μｍより大きいスペースに少なくとも１本の第１ダミーリードを設置することで、スペースは間隔が５０μｍより大きくない複数のスペースに区分され、全てのスペースの数量において、第１ダミーリードが未設置であり、且つ間隔が５０μｍより大きい余剰のスペースの数量が占める割合が０．５％以下となり、間隔が大きいスペースにおいてエッチング液の流速が速くなるという問題を減少させ、インナーリードが台形にエッチングされる状況を防止している。

本考案の他の目的、構成及び効果については、以下の考案の実施の形態の項から明らかになるであろう。

本考案の一実施例に係るフレキシブル基板のインナーリード構造を示す平面図である。 本考案の一実施例に係るフレキシブル基板のインナーリード構造を示す断面図である。 本考案の第１実施例に係るフレキシブル基板のインナーリード構造を示す部分拡大図である。 本考案の第１実施例に係るフレキシブル基板のインナーリード構造を示す部分断面図である。 本考案の第２実施例に係るフレキシブル基板のインナーリード構造を示す部分拡大図である。 本考案の第３実施例に係るフレキシブル基板のインナーリード構造を示す部分拡大図である。 本考案の第４実施例に係るフレキシブル基板のインナーリード構造を示す部分拡大図である。 本考案の第４実施例に係るフレキシブル基板のインナーリード構造を示す部分断面図である。

以下、本考案の実施の形態について詳細に説明する。ただし、本考案はこれに限定されるものではなく、記述した範囲内で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本考案の技術的範囲に含まれる。

まず、図１から図８を参照して本考案に係るフレキシブル基板のインナーリード構造の実施形態について説明する。

図１は本考案の一実施例に係るフレキシブル基板のインナーリード構造１００を示す平面図である。フレキシブル基板のインナーリード構造１００は、フレキシブル回路基板１１０と、回路層１２０と、ダミーリード層１３０と、を含んで構成されている。フレキシブル回路基板１１０は上面１１１を有し、回路層１２０及びダミーリード層１３０は共に上面１１１に設置されている。図面では回路層１２０及びダミーリード層１３０を全て空白で表示しているが、但し、実際には、回路層１２０及びダミーリード層１３０は複数の微細回路で構成されている。回路層１２０の両側に位置しているダミーリード層１３０は信号伝送機能を有せず、フレキシブル回路基板１１０の強度を高め、フレキシブル回路基板１１０に異なるプロセスを実施するために用いられている。

図１を参照すると、図２は本考案の一実施例に係るフレキシブル基板のインナーリード構造１００を示す断面図である。フレキシブル回路基板１１０の上面１１１はチップ実装エリア１１１ａ、伝送回路配置エリア１１１ｂ、及びアウターリード配置エリア１１１ｃに区分される。チップ実装エリア１１１ａは上面１１１の中心に近接する位置に位置する。アウターリード配置エリア１１１ｃは上面１１１の上下２つの辺縁に位置する。伝送回路配置エリア１１１ｂはチップ実装エリア１１１ａとアウターリード配置エリア１１１ｃとの間に位置している。チップ実装エリア１１１ａは複数の導電性素子Ｂを有しているチップＣを実装するために用いられ、導電性素子Ｂはチップ実装エリア１１１ａの複数の導電性接続点１１１ｄに設置されている。導電性素子ＢはチップＣに予め形成されるバンプ部またははんだボールであるが、本考案はこれに限定されるものではない。

回路層１２０は、複数のインナーリード１２１と、複数の伝送回路１２２と、複数のアウターリード１２３と、を有する。インナーリード１２１はチップ実装エリア１１１ａに隣接すると共に部分的にチップ実装エリア１１１ａまで延伸され、アウターリード１２３はアウターリード配置エリア１１１ｃに位置し、伝送回路１２２は伝送回路配置エリア１１１ｂに位置している。伝送回路１２２のそれぞれの両端は各インナーリード１２１及び各アウターリード１２３に接続され、各インナーリード１２１と各アウターリード１２３との間を電気的に接続するために用いられている。インナーリード１２１、伝送回路１２２、及びアウターリード１２３は、上面１１１に電気めっきされた銅箔がパターン化エッチングを施されることにより形成されている。
＜第１実施例＞

図２を参照すると、図３は本考案の第１実施例に係るフレキシブル基板のインナーリード構造１００のチップ実装エリア１１１ａを示す部分拡大図である。図中の横破線より上のエリアはチップを実装するためのチップ実装エリア１１１ａであり、横破線より下のエリアは伝送回路配置エリア１１１ｂである。インナーリード１２１がチップ実装エリア１１１ａまで延伸される部分はインナーリード１２１のそれぞれの接続端１２１ａと定義され、接続端１２１ａのそれぞれは導電性接続点１１１ｄのそれぞれに設けられ、チップＣがチップ実装エリア１１１ａに実装される際に導電性素子Ｂのそれぞれに電気的に接続される。チップＣの導電性素子Ｂのそれぞれは錫と他の金属との合金であり、チップＣが熱圧着方式によりチップ実装エリア１１１ａに実装されると、各インナーリード１２１の接続端１２１ａと各導電性素子Ｂとが共晶接合され、チップＣが回路層１２０に電気的に接続される。本実施例では、隣接する２本のインナーリード１２１の間にはスペースＳを有し、チップＣの各導電性素子Ｂの間の間隔の違いに基づいて、部分的なスペースＳの間隔は５０μｍより大きく、部分的なスペースＳの間隔は５０μｍより大きくない。図３には間隔が５０μｍより大きい１つのスペースのみを図示するが、実際には、全てのチップ実装エリア１１１ａがチップＣの導電性素子Ｂのレイアウト設計により、間隔が５０μｍより大きい複数のスペースを有し、図３ではその部分的な概略図のみを示す。

図３を参照すると、ダミーリード層１３０は複数の第１ダミーリード１３１を更に有し、第１ダミーリード１３１は全て何れか１つの導電性素子Ｂに電気的に未接続であり、少なくとも１本の第１ダミーリード１３１が間隔が５０μｍより大きいスペースＳに設置され、スペースＳは間隔が５０μｍより小さい複数のスペースＳに区分される。全てのスペースＳの数量において、第１ダミーリード１３１が未設置であり、且つ間隔が５０μｍより大きい余剰のスペースＳの数量が占める割合は０．５％以下である。スペースＳ中の最大の間隔と最小の間隔との比率は６未満であるため、チップ実装エリア１１１ａに隣接する回路間のスペースが近似する。

インナーリード１２１、伝送回路１２２、及びアウターリード１２３はウェットエッチングにより形成されているため、本実施例では、第１ダミーリード１３１は間隔が５０μｍより大きいスペースＳに設置され、インナーリード１２１の間にあるスペースＳの５０μｍより大きくない間隔の比率は９９．５％となり、エッチングプロセス中にエッチング液がインナーリード１２１の間にあるスペースＳを通過する流速が近似し、インナーリード１２１のそれぞれがエッチング程度の違いにより回路幅が不均一になる問題が防止されている。また、インナーリード１２１の間にあるスペースＳの間隔が５０μｍより小さいため、エッチング液がスペースＳを通過する流速が緩和され、インナーリード１２１及び第１ダミーリード１３１の断面が共に矩形になり、エッチング液の流速が速過ぎてインナーリード１２１の断面が上が狭く下が広い台形にエッチングされるのを防止している。

図４に示すように、ウェットエッチングは等方性エッチングであるため、実際に形成されるインナーリード１２１及び第１ダミーリード１３１の断面は幾何学的な矩形ではなく、外輪郭が矩形に近似する。本明細書で述べる矩形の定義は、各インナーリード１２１が第１露出面１２１ｂ及び第１接続面１２１ｃを有し、第１接続面１２１ｃがフレキシブル回路基板１１０の上面１１１に接合され、第１接続面１２１ｃの幅と第１露出面１２１ｂの幅との間の差異が２μｍ未満であり、同様に、第１ダミーリード１３１のそれぞれの接続面及び露出面の幅の差異も２μｍ未満であり、外輪郭が矩形に近似することを指す。

好ましくは、図３に示すように、各第１ダミーリード１３１の幅Ｗは６～１００μｍの間の範囲であり、各第１ダミーリード１３１の長さＬは７０μｍ超であり、第１ダミーリード１３１のそれぞれが後続のチップ下方のアンダーフィルの流動性に影響を与えるのを防止し、且つ第１ダミーリード１３１のそれぞれを設置することにより、フレキシブル回路基板１１０の応力が過度に集中するのを防止している。
＜第２実施例＞

図５は本考案の第２実施例に係るフレキシブル基板のインナーリード構造１００を示す部分拡大図である。本実施例では、第１ダミーリード１３１のそれぞれは第１線分１３１ａ及び第２線分１３１ｂを有し、第１線分１３１ａ及び第２線分１３１ｂはインナーリード１２１のそれぞれに平行している。第１線分１３１ａと第２線分１３１ｂとの間には後退空間ＢＳを有し、後退空間ＢＳの幅は１０～３０μｍの間の範囲である。本実施例では、第１ダミーリード１３１のそれぞれを分離した２つの線分に分け、２つの線分の間にある後退空間ＢＳはアンダーフィルを通過させ、各第１ダミーリード１３１がアンダーフィルの流動に影響するのを更に防止している。
＜第３実施例＞

図６は本考案の第３実施例に係るフレキシブル基板のインナーリード構造１００を示す部分拡大図である。５０μｍより大きいスペースＳの間隔が大きいため、本実施例では、複数の第１ダミーリード１３１は間隔が５０μｍより大きい単一のスペースＳに設置され、スペースＳは間隔が５０μｍより小さい複数のスペースＳに区分されている。間隔が５０μｍより大きい１つのスペースＳには第１ダミーリード１３１のそれぞれの幅を短縮する複数の第１ダミーリード１３１が設置され、広い第１ダミーリード１３１によりフレキシブル回路基板１１０の応力が過度に集中してチップＣの熱圧着時に剥離するという問題の発生を防止している。
＜第４実施例＞

図７は本考案の第４実施例であり、ダミーリード層１３０は少なくとも１本の第２ダミーリード１３２を有し、第２ダミーリード１３２は全て何れか１つの導電性素子Ｂに電気的に未接続である。第２ダミーリード１３２は間隔が５０μｍより大きいスペースＳに設置され、第２ダミーリード１３２はスペースＳを間隔が５０μｍより小さいスペースＳ及び間隔が５０μｍより大きいスペースＳに区分している。本実施例では、回路のレイアウトの制限により、１つまたは複数の第１ダミーリード１３１を設置して間隔が５０μｍより大きいスペースＳを間隔が５０μｍより大きくない複数のスペースＳに区分することができないため、スペースＳに第２ダミーリード１３２を犠牲回路として設置することでインナーリード１２１を保護している。図８も併せて参照し、ウェットエッチングプロセスにおいて、第２ダミーリード１３２により区分される間隔が５０μｍより大きいスペースＳにおけるエッチング液の流速が速く、但し、第２ダミーリード１３２により区分される間隔が５０μｍより大きくないスペースＳにおけるエッチング液の流速が遅いため、エッチング液の流速が速いために第２ダミーリード１３２の断面が上が狭く下が広い台形にエッチングされるが、但し、第２ダミーリード１３２に隣接するインナーリード１２１は第２ダミーリード１３２であり、間隔が５０μｍより小さいスペースＳに隣接するため、インナーリード１２１をエッチングするエッチング液の流速が速過ぎることがなく、第２ダミーリード１３２に隣接するインナーリード１２１の断面が矩形を呈する。

第２ダミーリード１３２は本実施例においては犠牲回路とし、台形にエッチングされるため、第２ダミーリード１３２が第２露出面１３２ａ及び第２接続面１３２ｂを有し、第２接続面１３２ｂがフレキシブル回路基板１１０の上面１１１に接合され、第２接続面１３２ｂの幅が第２露出面１３２ａの幅より大きく、第２接続面１３２ｂの幅と第２露出面１３２ａの幅との間の差異は２μｍ超である。

図７及び図８を参照すると、スペースＳのそれぞれが２つのインナーリード１２１の間に位置しているため、スペースＳに１つの第２ダミーリード１３２のみを有する場合、第２ダミーリード１３２に隣接するインナーリード１２１が第２ダミーリード１３２により保護されるが、他側の第２ダミーリード１３２から離れるインナーリード１２１は流速が速いエッチング液の影響を受ける。このため、好ましくは、本実施例では、ダミーリード層１３０は少なくとも２本の第２ダミーリード１３２を有し、２本の第２ダミーリード１３２は間隔が５０μｍより大きい同じスペースＳに設置され、スペースＳは２本の第２ダミーリード１３２により間隔が５０μｍより大きくない複数のスペースＳ及び間隔が５０μｍより大きいスペースＳに区分されている。間隔が５０μｍより小さい各スペースＳは各第２ダミーリード１３２と各インナーリード１２１との間に位置し、間隔が５０μｍより大きいスペースＳは第２ダミーリード１３２の間に位置している。本実施例は第２ダミーリード１３２がスペースＳを分割することで、本来スペースＳの両側に位置しているインナーリード１２１が全て間隔が５０μｍより小さいスペースＳに隣接し、エッチング中に流速が速いエッチング液によりエッチングされる状況を防止し、インナーリード１２１の断面が台形にエッチングされる状況を防止している。

本考案は間隔が５０μｍより大きいスペースＳに少なくとも１本の第１ダミーリード１３１を設置することで、スペースＳを間隔が５０μｍより小さい複数のスペースＳに区分し、全てのスペースＳの数量において、第１ダミーリード１３１が未設置であり、且つ間隔が５０μｍより大きい余剰のスペースＳの数量が占める割合を０．５％以下にすることで、間隔の大きいスペースでエッチング液の流速が速くなるという問題を防止し、インナーリード１２１が台形にエッチングされる状況を更に防止している。

以上、本考案は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本考案の技術的範囲に含まれる。

１００ フレキシブル基板のインナーリード構造
１１０ フレキシブル回路基板
１１１ 上面
１１１ａ チップ実装エリア
１１１ｂ 伝送回路配置エリア
１１１ｃ アウターリード配置エリア
１１１ｄ 導電性接続点
１２０ 回路層
１２１ インナーリード
１２１ａ 接続端
１２１ｂ 第１露出面
１２１ｃ 第１接続面
１２２ 伝送線路
１２３ アウターリード
１３０ ダミーリード層
１３１ 第１ダミーリード
１３１ａ 第１線分
１３１ｂ 第２線分
１３２ 第２ダミーリード
１３２ａ 第２露出面
１３２ｂ 第２接続面
Ｃ チップ
Ｂ 導電性素子
Ｓ スペース
ＢＳ 後退空間
Ｗ 幅
Ｌ 長さ

Claims (10)

1. チップ実装エリア（１１１ａ）を含む上面（１１１）を有し、前記チップ実装エリアはチップを実装するために用いられ、前記チップは複数の導電性素子（Ｂ）を有し、前記導電性素子は前記チップ実装エリアの複数の導電性接続点（１１１ｄ）に設置されているフレキシブル回路基板（１１０）と、
   前記上面に設置される回路層（１２０）であって、前記回路層は複数のインナーリード（１２１）を有し、各前記インナーリードの接続端は前記チップ実装エリアに位置し、各前記接続端は各前記導電性接続点に設置されて前記導電性素子のそれぞれと電気的に接続され、隣接する２本のインナーリードの間にはスペース（Ｓ）を有し、部分的な前記スペースの間隔は５０μｍより大きく、部分的な前記スペースの前記間隔は５０μｍより大きくない回路層と、
   前記上面に設置されているダミーリード層（１３０）であって、前記ダミーリード層は複数の第１ダミーリードを有し、前記第１ダミーリード（１３１）は全て何れか１つの前記導電性素子に電気的に未接続であり、少なくとも１つの前記第１ダミーリードは前記間隔が５０μｍより大きい前記スペースに設置され、前記スペースは前記間隔が５０μｍより小さい複数の前記スペースに区分され、全ての前記スペースの数量において、前記第１ダミーリードが未設置であり、且つ前記間隔が５０μｍより大きい余剰の前記スペースの数量が占める割合は０．５％以下である前記ダミーリード層と、を備えていることを特徴とするフレキシブル基板のインナーリード構造。
2. 前記ダミーリード層は少なくとも１本の第２ダミーリード（１３２）を有し、前記第２ダミーリードは全て何れか１つの前記導電性素子に電気的に未接続であり、前記第２ダミーリードは前記間隔が５０μｍより大きい前記スペースに設置され、前記スペースは前記第２ダミーリードにより前記間隔が５０μｍより小さい前記スペース及び前記間隔が５０μｍより大きい前記スペースに区分され、前記第２ダミーリードの断面は台形であることを特徴とする請求項１に記載のフレキシブル基板のインナーリード構造。
3. 前記ダミーリード層は少なくとも２本の前記第２ダミーリードを有し、２本の前記第２ダミーリードは前記間隔が５０μｍより大きい同じ前記スペースに設置され、２本の前記第２ダミーリードは前記間隔が５０μｍより小さい複数の前記スペース及び前記間隔が５０μｍより大きい前記スペースに区分され、前記間隔が５０μｍより小さい各前記スペースは各前記第２ダミーリードと各前記インナーリードとの間に位置し、前記間隔が５０μｍより大きい前記スペースは前記第２ダミーリードの間に位置していることを特徴とする請求項２に記載のフレキシブル基板のインナーリード構造。
4. 各前記インナーリードは第１露出面（１２１ｂ）及び第１接続面（１２１ｃ）を有し、前記第１接続面は前記フレキシブル回路基板の前記上面に接合され、前記第１接続面の幅と前記第１露出面の幅との間の差異は２μｍ未満であることを特徴とする請求項２または３に記載のフレキシブル基板のインナーリード構造。
5. 各前記第２ダミーリードは第２露出面（１３２ａ）及び第２接続面（１３２ｂ）を有し、前記第２接続面は前記フレキシブル回路基板の前記上面に接合され、前記第２接続面の幅は前記第２露出面の幅より大きく、前記第２接続面の前記幅と前記第２露出面の前記幅との間の差異は２μｍ超であることを特徴とする請求項４に記載のフレキシブル基板のインナーリード構造。
6. 隣接する前記第２ダミーリードの前記インナーリードのそれぞれの断面は矩形であることを特徴とする請求項２または３に記載のフレキシブル基板のインナーリード構造。
7. 前記スペースの最大の前記間隔と最小の前記間隔との比率は６未満であることを特徴とする請求項１に記載のフレキシブル基板のインナーリード構造。
8. 各前記第１ダミーリードの幅は６～１００μｍの間の範囲であり、各前記第１ダミーリードの長さは７０μｍ超であることを特徴とする請求項１に記載のフレキシブル基板のインナーリード構造。
9. 各前記第１ダミーリードは第１線分及び第２線分を有し、前記第１線分及び前記第２線分は各前記インナーリードに平行し、前記第１線分と前記第２線分との間には後退空間を有し、前記後退空間の幅は１０～３０μｍの間の範囲であることを特徴とする請求項１に記載のフレキシブル基板のインナーリード構造。
10. 複数の前記第１ダミーリードは前記間隔が５０μｍより大きい前記スペースに設置され、前記スペースは前記間隔が５０μｍより小さい複数の前記スペースに区分されていることを特徴とする請求項１に記載のフレキシブル基板のインナーリード構造。

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