JP3241980B2 - 多重通信システム - Google Patents
多重通信システムInfo
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- B60—VEHICLES IN GENERAL
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- B60R16/02—Electric or fluid circuits specially adapted for vehicles and not otherwise provided for; Arrangement of elements of electric or fluid circuits specially adapted for vehicles and not otherwise provided for electric constitutive elements
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- B60R16/0315—Electric or fluid circuits specially adapted for vehicles and not otherwise provided for; Arrangement of elements of electric or fluid circuits specially adapted for vehicles and not otherwise provided for electric constitutive elements for supply of electrical power to vehicle subsystems or for using multiplexing techniques
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- B60—VEHICLES IN GENERAL
- B60R—VEHICLES, VEHICLE FITTINGS, OR VEHICLE PARTS, NOT OTHERWISE PROVIDED FOR
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- Mechanical Engineering (AREA)
- Small-Scale Networks (AREA)
- Dc Digital Transmission (AREA)
- Selective Calling Equipment (AREA)
- Time-Division Multiplex Systems (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、多重通信システム
に係り、特に、多数の送受信機器相互間で複数ビットか
らなるデータを効率よく送受信することが可能で、車載
機器の状態情報の収集、車載機器の駆動制御等のため使
用して好適な多重通信システムに関する。
に係り、特に、多数の送受信機器相互間で複数ビットか
らなるデータを効率よく送受信することが可能で、車載
機器の状態情報の収集、車載機器の駆動制御等のため使
用して好適な多重通信システムに関する。
【０００２】
【従来の技術】一般に、車載用の通信システムは、車載
機器の状態情報の収集、車載機器の駆動制御等のための
データの授受を行うために広く使用されている。この種
の従来技術による車載用の通信システムは、１本のバス
ラインと、このバスラインに接続されている複数のノー
ド局と、各ノード局に取り付けられるアクチュエータと
により構成されている。そして、各ノード相互間で送受
信されるメッセージデータは、アクチュエータを制御す
るデータと、そのメッセージの送信元、受信先を示すア
ドレスデータとにより構成され、サイクリックにバスラ
イン上に伝送される。そして、従来技術による通信シス
テムは、その信号方式として、ＰＷＭ（パルス幅変調）
方式、ＮＲＺ（ノン・リターン・トウ・ゼロ）方式等が
使用されている。
機器の状態情報の収集、車載機器の駆動制御等のための
データの授受を行うために広く使用されている。この種
の従来技術による車載用の通信システムは、１本のバス
ラインと、このバスラインに接続されている複数のノー
ド局と、各ノード局に取り付けられるアクチュエータと
により構成されている。そして、各ノード相互間で送受
信されるメッセージデータは、アクチュエータを制御す
るデータと、そのメッセージの送信元、受信先を示すア
ドレスデータとにより構成され、サイクリックにバスラ
イン上に伝送される。そして、従来技術による通信シス
テムは、その信号方式として、ＰＷＭ（パルス幅変調）
方式、ＮＲＺ（ノン・リターン・トウ・ゼロ）方式等が
使用されている。
【０００３】
【発明が解決しようとする課題】近年、車に搭載される
電気装置の数が増加する傾向にあり、通信システムを構
成するバスラインを通る信号データ量が増加している。
前述の従来技術は、メッセージデータがサイクリックに
伝送され、しかも、信号方式として、ＰＷＭ、ＮＲＺ方
式が使用されているため、ＮＲＺ方式を使用した場合同
期がずれ易いという問題点を生じ、また、ＰＷＭ方式を
使用した場合、同期がずれ易いという問題点を解決する
ことができるが、パルスの一部しか使用されず時間的に
無駄な部分が生じ、信号伝送の高速性を確保することが
困難になるという問題点を生じさせる。
電気装置の数が増加する傾向にあり、通信システムを構
成するバスラインを通る信号データ量が増加している。
前述の従来技術は、メッセージデータがサイクリックに
伝送され、しかも、信号方式として、ＰＷＭ、ＮＲＺ方
式が使用されているため、ＮＲＺ方式を使用した場合同
期がずれ易いという問題点を生じ、また、ＰＷＭ方式を
使用した場合、同期がずれ易いという問題点を解決する
ことができるが、パルスの一部しか使用されず時間的に
無駄な部分が生じ、信号伝送の高速性を確保することが
困難になるという問題点を生じさせる。
【０００４】このため、前述の従来技術は、通信システ
ム全体の信頼性の向上を図ることが困難であり、また、
データ処理量が多くなってくると、データ処理の遅延が
大きくなるという問題点を有し、特に、安全かつ高速性
が要求される処理、例えば、エンジンの診断系、スロッ
トルセンサ等に対する処理では、信頼性が悪いと、正確
なデータ処理が行われるまで処理を繰り返す必要があ
り、処理が遅延することによる各種の不都合を生じさせ
てしまうという問題点を有している。
ム全体の信頼性の向上を図ることが困難であり、また、
データ処理量が多くなってくると、データ処理の遅延が
大きくなるという問題点を有し、特に、安全かつ高速性
が要求される処理、例えば、エンジンの診断系、スロッ
トルセンサ等に対する処理では、信頼性が悪いと、正確
なデータ処理が行われるまで処理を繰り返す必要があ
り、処理が遅延することによる各種の不都合を生じさせ
てしまうという問題点を有している。
【０００５】本発明の目的は、前記従来技術の問題点を
解決し、送信するデータのビット同期がとり易く、高速
なデータの伝送を行うことを可能として、車載装置等の
制御に使用した場合に、制御処理に遅れを生じさせるこ
となく、信頼性の高い制御を可能とする多重通信システ
ムを提供することにある。
解決し、送信するデータのビット同期がとり易く、高速
なデータの伝送を行うことを可能として、車載装置等の
制御に使用した場合に、制御処理に遅れを生じさせるこ
となく、信頼性の高い制御を可能とする多重通信システ
ムを提供することにある。
【０００６】
【課題を解決するための手段】本発明によれば前記目的
は、個々にＣＰＵを有するマスタノード局及び少なくと
も１つのスレーブノード局とが１つのバスラインに接続
されて構成される多重通信システムにおいて、前記マス
タノード局に、外部との間でデータ信号の送受信を行う
シリアル・ペリフェラル・インターフェース（以下、Ｓ
ＰＩという）と、入力信号に応じて発生する制御データ
を前記ＳＰＩに入力されるＶＰＷＭデータに変換するデ
ータ変換部と、前記ＳＰＩからＶＰＷＭデータを所定の
単位毎にバスライン上に送信するデータ送信部とを設
け、前記スレーブノード局に、外部との間でデータ信号
の送受信を行うＳＰＩと、バスライン上に送信されてく
る前記ＶＰＷＭデータを受信する受信部と、前記ＶＰＷ
Ｍデータを元の制御データに逆変換するデータ逆変換部
とを設けることにより達成される。
は、個々にＣＰＵを有するマスタノード局及び少なくと
も１つのスレーブノード局とが１つのバスラインに接続
されて構成される多重通信システムにおいて、前記マス
タノード局に、外部との間でデータ信号の送受信を行う
シリアル・ペリフェラル・インターフェース（以下、Ｓ
ＰＩという）と、入力信号に応じて発生する制御データ
を前記ＳＰＩに入力されるＶＰＷＭデータに変換するデ
ータ変換部と、前記ＳＰＩからＶＰＷＭデータを所定の
単位毎にバスライン上に送信するデータ送信部とを設
け、前記スレーブノード局に、外部との間でデータ信号
の送受信を行うＳＰＩと、バスライン上に送信されてく
る前記ＶＰＷＭデータを受信する受信部と、前記ＶＰＷ
Ｍデータを元の制御データに逆変換するデータ逆変換部
とを設けることにより達成される。
【０００７】また、前記目的は、バスラインに接続され
る全てのノード局に、前記構成を備え、１つのノード局
をマスタノード局とし、他のノード局をスレーブノード
局とすることにより達成される。
る全てのノード局に、前記構成を備え、１つのノード局
をマスタノード局とし、他のノード局をスレーブノード
局とすることにより達成される。
【０００８】本発明は、各ノード局が、外部との間でデ
ータ信号の送受信を行うＳＰＩと、入力信号に応じて発
生する制御データを前記ＳＰＩに入力されるＶＰＷＭデ
ータに変換するデータ変換部と、前記ＶＰＷＭデータを
所定の単位毎にバスライン上に送信するデータ送信部
と、バスライン上に送信されてくるＶＰＷＭデータを受
信するデータ受信部と、このＶＰＷＭデータを元のデー
タに逆変換するデータ逆変換部とを備え、ＶＰＷＭデー
タにより相互にデータの伝送を行うことができるので、
高い信頼性を持って高速なデータの伝送を行うことがで
き、特に、車両用に適用した場合、車載装置の制御処理
に遅れを生じさせることを防止し、信頼性の高い制御を
行うことができる。
ータ信号の送受信を行うＳＰＩと、入力信号に応じて発
生する制御データを前記ＳＰＩに入力されるＶＰＷＭデ
ータに変換するデータ変換部と、前記ＶＰＷＭデータを
所定の単位毎にバスライン上に送信するデータ送信部
と、バスライン上に送信されてくるＶＰＷＭデータを受
信するデータ受信部と、このＶＰＷＭデータを元のデー
タに逆変換するデータ逆変換部とを備え、ＶＰＷＭデー
タにより相互にデータの伝送を行うことができるので、
高い信頼性を持って高速なデータの伝送を行うことがで
き、特に、車両用に適用した場合、車載装置の制御処理
に遅れを生じさせることを防止し、信頼性の高い制御を
行うことができる。
【０００９】
【発明の実施の形態】以下、本発明による多重通信シス
テムの一実施形態を図面により詳細に説明する。
テムの一実施形態を図面により詳細に説明する。
【００１０】図１は本発明の一実施形態による多重通信
システムの構成例を示すブロック図、図２はマスタノー
ド局の構成例を示すブロック図、図３はスレーブノード
局の構成例を示すブロック図、図４はバスライン上に伝
送されるＶＰＷＭ（可変パルス幅変調）データを説明す
る図である。図１〜図３において、１はバスライン、Ｍ
はマスタノード局、Ａ、Ｂはスレーブノード局、Ｄａ〜
Ｄｅはアクチュエータ、Ｓａ〜Ｓｈはスイッチ、２１、
３１はＣＰＵ、２２はデータ変換部、２４はデータ送信
部、３２はデータ逆変換部、３４はデータ受信部であ
る。
システムの構成例を示すブロック図、図２はマスタノー
ド局の構成例を示すブロック図、図３はスレーブノード
局の構成例を示すブロック図、図４はバスライン上に伝
送されるＶＰＷＭ（可変パルス幅変調）データを説明す
る図である。図１〜図３において、１はバスライン、Ｍ
はマスタノード局、Ａ、Ｂはスレーブノード局、Ｄａ〜
Ｄｅはアクチュエータ、Ｓａ〜Ｓｈはスイッチ、２１、
３１はＣＰＵ、２２はデータ変換部、２４はデータ送信
部、３２はデータ逆変換部、３４はデータ受信部であ
る。
【００１１】本発明の一実施形態による多重通信システ
ムは、図１に示すように、１本の共通バスライン１と、
このバスライン１に接続され通信システム内の全メッセ
ージデータの送信タイミングを決定するマスタノード局
Ｍと、バスライン１に接続された複数のスレーブノード
局Ａ、Ｂとにより構成されている。このような多重通信
システムが車載機器の制御等のために、車内に設置され
る場合、マスタノード局Ｍは、例えば、車の運転席にお
ける周辺機器であるドアの状態、窓の状態を感知するセ
ンサー、窓を開閉するスイッチの状態等を示すスイッチ
Ｓａ、Ｓｂ、及び、ドアロックモータ、パワーウインド
モータ等のアクチュエータＤａ、Ｄｂを収容し、スイッ
チの状態を収集して必要に応じて制御データをバスライ
ン１に送出し、アクチュエータＤａ、Ｄｂを制御するも
のである。また、スレーブノード局Ａ、Ｂは、例えば、
助手席、後部座席等の周辺機器に対して、前述したマス
タノード局の場合と同様なデータの収集、制御データの
送出、及び、アクチュエータＤｃまたはＤｄ、Ｄｅの制
御を行うものである。
ムは、図１に示すように、１本の共通バスライン１と、
このバスライン１に接続され通信システム内の全メッセ
ージデータの送信タイミングを決定するマスタノード局
Ｍと、バスライン１に接続された複数のスレーブノード
局Ａ、Ｂとにより構成されている。このような多重通信
システムが車載機器の制御等のために、車内に設置され
る場合、マスタノード局Ｍは、例えば、車の運転席にお
ける周辺機器であるドアの状態、窓の状態を感知するセ
ンサー、窓を開閉するスイッチの状態等を示すスイッチ
Ｓａ、Ｓｂ、及び、ドアロックモータ、パワーウインド
モータ等のアクチュエータＤａ、Ｄｂを収容し、スイッ
チの状態を収集して必要に応じて制御データをバスライ
ン１に送出し、アクチュエータＤａ、Ｄｂを制御するも
のである。また、スレーブノード局Ａ、Ｂは、例えば、
助手席、後部座席等の周辺機器に対して、前述したマス
タノード局の場合と同様なデータの収集、制御データの
送出、及び、アクチュエータＤｃまたはＤｄ、Ｄｅの制
御を行うものである。
【００１２】そして、マスタノード局Ｍ及び各スレーブ
ノード局Ａ、Ｂは、それぞれ、図示しないＣＰＵを備え
て構成されている。マスタノード局Ｍは、バスライン１
上のメッセージデータの伝送における送信タイミングの
主導権を有しており、自ノード局内に備えられるＣＰＵ
のクロックタイマにより、自ノード局を含め他のスレー
ブノード局からバスラインに送出するメッセージデータ
のそれぞれの送信タイミングと送信周期とを予め定めら
れたタイミングと周期とに制御している。また、マスタ
ノード局Ｍ及び各スレーブノード局Ａ、Ｂは、この定め
られたタイミングと周期とで、自ノード局からのメッセ
ージデータの送信と、他のノード局からのメッセージデ
ータの受信とを行い、所要のアクチュエータ等の被制御
部の制御を行う。
ノード局Ａ、Ｂは、それぞれ、図示しないＣＰＵを備え
て構成されている。マスタノード局Ｍは、バスライン１
上のメッセージデータの伝送における送信タイミングの
主導権を有しており、自ノード局内に備えられるＣＰＵ
のクロックタイマにより、自ノード局を含め他のスレー
ブノード局からバスラインに送出するメッセージデータ
のそれぞれの送信タイミングと送信周期とを予め定めら
れたタイミングと周期とに制御している。また、マスタ
ノード局Ｍ及び各スレーブノード局Ａ、Ｂは、この定め
られたタイミングと周期とで、自ノード局からのメッセ
ージデータの送信と、他のノード局からのメッセージデ
ータの受信とを行い、所要のアクチュエータ等の被制御
部の制御を行う。
【００１３】なお、前述したマスタノード局Ｍによるデ
ータの伝送における送信タイミングの制御に関しては、
本発明の要旨ではなく、また、すでに、特願平７−１５
９２号により提案されているものであるのでここでの説
明を省略する。
ータの伝送における送信タイミングの制御に関しては、
本発明の要旨ではなく、また、すでに、特願平７−１５
９２号により提案されているものであるのでここでの説
明を省略する。
【００１４】マスタノード局Ｍは、図２に示すように、
ＣＰＵ２１、データ変換部２２、ＳＰＩ２３の一部を構
成するデータ送信部２４を備えて構成される。ＣＰＵ２
１は、マスタノード局Ｍ内の制御及びシステム全体のタ
イミングの制御を行っている。ＣＰＵ２１は、スイッチ
Ｓａ、Ｓｂ等のオン、オフの状態を入力端子から取り込
み、“１”と“０”とのビットで表されるＮＲＺ形式の
制御データを変換部２２に入力する。
ＣＰＵ２１、データ変換部２２、ＳＰＩ２３の一部を構
成するデータ送信部２４を備えて構成される。ＣＰＵ２
１は、マスタノード局Ｍ内の制御及びシステム全体のタ
イミングの制御を行っている。ＣＰＵ２１は、スイッチ
Ｓａ、Ｓｂ等のオン、オフの状態を入力端子から取り込
み、“１”と“０”とのビットで表されるＮＲＺ形式の
制御データを変換部２２に入力する。
【００１５】データ変換部２２は、この制御データをソ
フトウエアのプログラムにより、ＳＰＩデータ、さらに
は、ＶＰＷＭデータに変換する。ＳＰＩ２３は、ＶＰＷ
Ｍデータをデータ変換部２２から取り込み、データ送信
部２４に与える。
フトウエアのプログラムにより、ＳＰＩデータ、さらに
は、ＶＰＷＭデータに変換する。ＳＰＩ２３は、ＶＰＷ
Ｍデータをデータ変換部２２から取り込み、データ送信
部２４に与える。
【００１６】データ送信部２４は、入力されるＶＰＷＭ
データを出力端子を介してバスライン１に送出する。そ
の際、データ送信部２４は、送信開始時、最初の送信デ
ータとしてＶＰＷＭデータを所定の単位毎に、例えば、
８ビットごとのフレームで、送信し、その後に繰り返し
続くＶＰＷＭデータをバスライン上に送信する。
データを出力端子を介してバスライン１に送出する。そ
の際、データ送信部２４は、送信開始時、最初の送信デ
ータとしてＶＰＷＭデータを所定の単位毎に、例えば、
８ビットごとのフレームで、送信し、その後に繰り返し
続くＶＰＷＭデータをバスライン上に送信する。
【００１７】スレーブノード局Ａ、Ｂのそれぞれは、図
３に示すように、ＣＰＵ３１、データ逆変換部３２及び
ＳＰＩ３３、ＳＰＩ３３内部のデータ受信部３４を備え
て構成される。図３において、ＣＰＵ３１は、スレーブ
ノード局の全体の制御を行っている。データ受信部３４
は、バスライン１から入力端子を介してＶＰＷＭデータ
を受信する。
３に示すように、ＣＰＵ３１、データ逆変換部３２及び
ＳＰＩ３３、ＳＰＩ３３内部のデータ受信部３４を備え
て構成される。図３において、ＣＰＵ３１は、スレーブ
ノード局の全体の制御を行っている。データ受信部３４
は、バスライン１から入力端子を介してＶＰＷＭデータ
を受信する。
【００１８】そして、ＳＰＩ３３は、データ逆変換部３
２に与えるＶＰＷＭデータを所定の単位毎に、例えば、
８ビット毎のフレームで制御する。データ逆変換部３２
は、ＳＰＩ３３からＶＰＷＭデータを受信し、ソフトウ
エアのプログラムにより、このこのＶＰＷＭデータをＳ
ＰＩデータに、さらには、ＮＲＺ形式の制御データに変
換する。データ逆変換手段３２は、ＶＰＷＭデータを元
の制御データに変換する。変換された制御データは、例
えば、ＣＰＵ３１がアクチュエータＤａ〜Ｄｅを制御す
るために使用される。
２に与えるＶＰＷＭデータを所定の単位毎に、例えば、
８ビット毎のフレームで制御する。データ逆変換部３２
は、ＳＰＩ３３からＶＰＷＭデータを受信し、ソフトウ
エアのプログラムにより、このこのＶＰＷＭデータをＳ
ＰＩデータに、さらには、ＮＲＺ形式の制御データに変
換する。データ逆変換手段３２は、ＶＰＷＭデータを元
の制御データに変換する。変換された制御データは、例
えば、ＣＰＵ３１がアクチュエータＤａ〜Ｄｅを制御す
るために使用される。
【００１９】前述のように構成される本発明の一実施形
態による多重通信システムは、バスライン１上に伝送さ
れるデータがＶＰＷＭデータである。本発明のＶＰＷＮ
データは、図４に示すように、制御データのビットが
“１”から“０”またはその逆に変化する場合、パルス
幅が通常の２倍となるパルスとなり、データのビット列
が“１”または”０”の同一のビットパターンとして連
続する場合、短いパルス、換言すれば通常のパルス幅で
ある。そして、必ず制御データの１ビット毎の反転した
パルスの繰り返しとなるような規則を持ったものであ
る。
態による多重通信システムは、バスライン１上に伝送さ
れるデータがＶＰＷＭデータである。本発明のＶＰＷＮ
データは、図４に示すように、制御データのビットが
“１”から“０”またはその逆に変化する場合、パルス
幅が通常の２倍となるパルスとなり、データのビット列
が“１”または”０”の同一のビットパターンとして連
続する場合、短いパルス、換言すれば通常のパルス幅で
ある。そして、必ず制御データの１ビット毎の反転した
パルスの繰り返しとなるような規則を持ったものであ
る。
【００２０】図４に示すように、データ変換部２２にお
いて制御データは変換される。制御データが「０」から
「１」に、「１」から「０」に変化した箇所は、パルス
幅が通常の２倍となるようＳＰＩ変換データ列に変換さ
れ、それぞれ「（１、１）」と「（０、０）」となる。
なお、図示していないが、制御データの最初の「１」ビ
ットが変換後に「（１、１）」となるのは、その直前の
制御データを「０」ビットに設定しているので、ビット
の値に変化があったと判断されるからである。
いて制御データは変換される。制御データが「０」から
「１」に、「１」から「０」に変化した箇所は、パルス
幅が通常の２倍となるようＳＰＩ変換データ列に変換さ
れ、それぞれ「（１、１）」と「（０、０）」となる。
なお、図示していないが、制御データの最初の「１」ビ
ットが変換後に「（１、１）」となるのは、その直前の
制御データを「０」ビットに設定しているので、ビット
の値に変化があったと判断されるからである。
【００２１】次に、「１、１、１」や「０、０、０」と
同一のビットパターンが続く箇所は、短いパルス幅、す
なわち通常のパルス幅とし、ビットが１ビット毎に反転
されるようにＳＰＩ変換データ列に変換され、それぞれ
「１、０、１」や「０、１、０」になる。但し、同一ビ
ットパターンが続く最初のビットの事前のビットが変化
しているので、それぞれ「（１、１）、０、１」、
「（０、０）、１、０」に変換される。
同一のビットパターンが続く箇所は、短いパルス幅、す
なわち通常のパルス幅とし、ビットが１ビット毎に反転
されるようにＳＰＩ変換データ列に変換され、それぞれ
「１、０、１」や「０、１、０」になる。但し、同一ビ
ットパターンが続く最初のビットの事前のビットが変化
しているので、それぞれ「（１、１）、０、１」、
「（０、０）、１、０」に変換される。
【００２２】ここで、パルス幅が広く変換される場合の
変換後のビットが“１”または“０”のどちらになるか
は、制御データのビットの種類とは関係なく、その制御
ビットの直前のビットの反転した形態となる。
変換後のビットが“１”または“０”のどちらになるか
は、制御データのビットの種類とは関係なく、その制御
ビットの直前のビットの反転した形態となる。
【００２３】図４に示すように、ＳＰＩ変換データ列に
変換された制御データは、さらに、ＶＰＷＭ形式のデー
タに変換されてデータ変換部３２からＳＰＩ２２に出力
される。ＳＰＩ２２はＶＰＷＭデータを８ビット毎にバ
ス上に送信するよう制御している。
変換された制御データは、さらに、ＶＰＷＭ形式のデー
タに変換されてデータ変換部３２からＳＰＩ２２に出力
される。ＳＰＩ２２はＶＰＷＭデータを８ビット毎にバ
ス上に送信するよう制御している。
【００２４】受信側では、ＶＰＷＭデータは、データ逆
変換部３５でＶＰＷＭデータをＳＰＩ逆変換データに、
さらに、アクチュエータ等を制御するための制御データ
に逆変換して、送信側と同じ元のデータに戻される。
変換部３５でＶＰＷＭデータをＳＰＩ逆変換データに、
さらに、アクチュエータ等を制御するための制御データ
に逆変換して、送信側と同じ元のデータに戻される。
【００２５】詳述すると、ＳＰＩ３３でＶＰＷＭデータ
を８ビット毎に受信するように制御して、図４に示すよ
うに、ＳＰＩ逆変換列のＶＰＷＭデータの最初の「１、
１」ビットは、波形的にみて２倍のパルス長であり、そ
の直前の制御データから変化があったと判断され、ＳＰ
Ｉ逆変換データ列では「（１、１）」となる。次に続く
「０、１」はそれぞれ通常のパルス幅であり、同一のビ
ットパターンが続いていると判断される。さらに続く
「０、０」は波形からみて通常の２倍のパルス幅であ
り、その直前の制御データから変化があったと判断され
る。
を８ビット毎に受信するように制御して、図４に示すよ
うに、ＳＰＩ逆変換列のＶＰＷＭデータの最初の「１、
１」ビットは、波形的にみて２倍のパルス長であり、そ
の直前の制御データから変化があったと判断され、ＳＰ
Ｉ逆変換データ列では「（１、１）」となる。次に続く
「０、１」はそれぞれ通常のパルス幅であり、同一のビ
ットパターンが続いていると判断される。さらに続く
「０、０」は波形からみて通常の２倍のパルス幅であ
り、その直前の制御データから変化があったと判断され
る。
【００２６】そして、ＳＰＩ逆変換データ列に示すよう
に、ＶＰＷＭデータは１ビット毎の反転パターンであ
り、ＳＰＩデータ逆変換データ列の「（１、１）」は
「１」に、「０」と「１」はそれぞれ「１」、「１」
に、「０、０」は「０」へと変換され、制御データに戻
される。
に、ＶＰＷＭデータは１ビット毎の反転パターンであ
り、ＳＰＩデータ逆変換データ列の「（１、１）」は
「１」に、「０」と「１」はそれぞれ「１」、「１」
に、「０、０」は「０」へと変換され、制御データに戻
される。
【００２７】本実施形態では、制御データをＳＰＩ変換
データ列、ＶＰＷＭデータへの変換及びその逆の変換を
ソフトウェアのプログラムで行っているがハードウェア
で制御しても良い。
データ列、ＶＰＷＭデータへの変換及びその逆の変換を
ソフトウェアのプログラムで行っているがハードウェア
で制御しても良い。
【００２８】図４は、本発明の一実施形態であるが、所
定のビット数、ここでは８ビット毎にまとまったフレー
ムが連続する制御データの途中の一部を示したものであ
る。
定のビット数、ここでは８ビット毎にまとまったフレー
ムが連続する制御データの途中の一部を示したものであ
る。
【００２９】詳述した変換の規制に従えば、例えば、制
御データの波形が「１、１、１、０、０、０、１……」
の場合、ＳＰＩ変換データ列は「（１、１）、０、１、
（０、０）、１、０、（１、１）……」となり、これら
の「（１、１）と（０、０）」が２倍のパルス幅とされ
る図示のＶＰＷＭデータとなる。逆変換については、前
述同様なデータ処理が行われるので、説明を省略する。
御データの波形が「１、１、１、０、０、０、１……」
の場合、ＳＰＩ変換データ列は「（１、１）、０、１、
（０、０）、１、０、（１、１）……」となり、これら
の「（１、１）と（０、０）」が２倍のパルス幅とされ
る図示のＶＰＷＭデータとなる。逆変換については、前
述同様なデータ処理が行われるので、説明を省略する。
【００３０】一般に、ＶＰＷＭは、各ビット間では必ず
波形レベルがＨｉｇｈからＬｏｗ、またはＬｏｗからＨ
ｉｇｈに変化し、パルス幅のＨｉｇｈレベルと２倍のパ
ルス幅のＬｏｗレベルを“１”ビットとし、パルス幅の
Ｌｏｗレベルと２倍のＨｉｇｈレベルを”０”ビット
（またはその逆の関係）としたものである。
波形レベルがＨｉｇｈからＬｏｗ、またはＬｏｗからＨ
ｉｇｈに変化し、パルス幅のＨｉｇｈレベルと２倍のパ
ルス幅のＬｏｗレベルを“１”ビットとし、パルス幅の
Ｌｏｗレベルと２倍のＨｉｇｈレベルを”０”ビット
（またはその逆の関係）としたものである。
【００３１】一方、本発明のＶＰＷＭデータは、ビット
間で波形レベルが変化する点では上記のＰＷＭデータと
同じであるが、“１”ビット、“０”ビットの区別は異
なる規則によっている。データ波形は見かけ上、ＶＰＷ
Ｍデータの波形となりデータの送信・受信の際の同期の
取り易さと高速性はＶＰＷＭデータと同様に秀れてお
り、一方、変換部にＮＲＺデバイスを用いたデータ変換
処理なので、高価で複雑なＶＰＷＭ専用のデバイスを用
いなくても簡単な構成で、同期が取り易く無駄のないデ
ータ送受信を行うことができる。
間で波形レベルが変化する点では上記のＰＷＭデータと
同じであるが、“１”ビット、“０”ビットの区別は異
なる規則によっている。データ波形は見かけ上、ＶＰＷ
Ｍデータの波形となりデータの送信・受信の際の同期の
取り易さと高速性はＶＰＷＭデータと同様に秀れてお
り、一方、変換部にＮＲＺデバイスを用いたデータ変換
処理なので、高価で複雑なＶＰＷＭ専用のデバイスを用
いなくても簡単な構成で、同期が取り易く無駄のないデ
ータ送受信を行うことができる。
【００３２】尚、車に搭載される多重通信システムにお
ける制御データは、通常同一ビットパターンが連続する
ことが多く、ビットに変化がある割合は少ないので、本
発明のＶＰＷＭデータにおいて変化時に２倍のパルス幅
とする規則がデータ伝送速度に及ぼす時間的影響は問題
にならない。
ける制御データは、通常同一ビットパターンが連続する
ことが多く、ビットに変化がある割合は少ないので、本
発明のＶＰＷＭデータにおいて変化時に２倍のパルス幅
とする規則がデータ伝送速度に及ぼす時間的影響は問題
にならない。
【００３３】このＶＰＷＭデータは、ＮＲＺ方式に比べ
てビット同期をとることが極めて容易で、同一のビット
パターンを他の方式、例えば、ＰＷＭ方式で伝送する場
合に比較して高速性に優れているという長所を有してい
る。
てビット同期をとることが極めて容易で、同一のビット
パターンを他の方式、例えば、ＰＷＭ方式で伝送する場
合に比較して高速性に優れているという長所を有してい
る。
【００３４】従って、ＶＰＷＭデータを伝送に使用する
本発明の一実施形態は、ビット同期が乱れることなく、
高い信頼性を持って無駄のないデータの伝送を行うこと
ができるという効果を奏することができる。特に、安全
克高速性が要求される自動車エンジンの診断系、スロッ
トルセンサ等に対するデータ処理の場合に、繰り返して
送受信されるデータを最初の段階で確実に処理すること
ができる。
本発明の一実施形態は、ビット同期が乱れることなく、
高い信頼性を持って無駄のないデータの伝送を行うこと
ができるという効果を奏することができる。特に、安全
克高速性が要求される自動車エンジンの診断系、スロッ
トルセンサ等に対するデータ処理の場合に、繰り返して
送受信されるデータを最初の段階で確実に処理すること
ができる。
【００３５】前述した本発明の実施形態は、本発明を車
両用に適用して、車に搭載された機器を制御するものと
して説明したが、本発明は、メッセージ伝送のためにも
適用することができることはいうまでもない。
両用に適用して、車に搭載された機器を制御するものと
して説明したが、本発明は、メッセージ伝送のためにも
適用することができることはいうまでもない。
【００３６】また、前述した本発明の実施形態は、マス
タノード局がデータを送信する局、スレーブノード局が
データを受信する局として、それらの構成と動作につい
て説明したが、本発明は、図２、図３に示すマスタノー
ド局の構成とスレーブノード局の構成の両者を１つのノ
ード局に設けるようにすることができる。この場合、ノ
ード局相互間で、メッセージ等の送受信を行うことがで
きる。この場合にも、マスタノード局を定めて、データ
の伝送における送信タイミングの制御を行うようにする
ことができる。
タノード局がデータを送信する局、スレーブノード局が
データを受信する局として、それらの構成と動作につい
て説明したが、本発明は、図２、図３に示すマスタノー
ド局の構成とスレーブノード局の構成の両者を１つのノ
ード局に設けるようにすることができる。この場合、ノ
ード局相互間で、メッセージ等の送受信を行うことがで
きる。この場合にも、マスタノード局を定めて、データ
の伝送における送信タイミングの制御を行うようにする
ことができる。
【００３７】さらに、前述では、バスライン１にマスタ
ノード局Ｍと、スレーブノード局Ａ、Ｂが接続されて構
成されるシステムを例としてその動作を説明したが、本
発明は、スレーブノード局がさらに多数バスラインに接
続されている場合にも同様に動作可能である。
ノード局Ｍと、スレーブノード局Ａ、Ｂが接続されて構
成されるシステムを例としてその動作を説明したが、本
発明は、スレーブノード局がさらに多数バスラインに接
続されている場合にも同様に動作可能である。
【００３８】前述した本発明の一実施形態は、マスタノ
ード局Ｍが、予め定められた主導権の持つノード局であ
り、バスライン上への各ノード局からのメッセージデー
タの送信タイミングを決定しているとして説明したが、
本発明は、マスタノード局Ｍを任意に決定することがで
き、また、動作中のマスタノード局が障害になった場
合、他の任意のスレーブノード局をマスタノード局と動
作させるようにすることができる。この場合、各ノード
局内に、自装置がマスタノード局となるための他のノー
ド局の状態等の条件をプログラムしておけばよい。
ード局Ｍが、予め定められた主導権の持つノード局であ
り、バスライン上への各ノード局からのメッセージデー
タの送信タイミングを決定しているとして説明したが、
本発明は、マスタノード局Ｍを任意に決定することがで
き、また、動作中のマスタノード局が障害になった場
合、他の任意のスレーブノード局をマスタノード局と動
作させるようにすることができる。この場合、各ノード
局内に、自装置がマスタノード局となるための他のノー
ド局の状態等の条件をプログラムしておけばよい。
【００３９】さらに、前述した本発明の一実施形態は、
マスタノード局Ｍが、システム全体のデータ伝送の送信
タイミングを制御するとして説明したが、本発明は、ど
のような通信プロトコルを用いる通信システムにも適用
することができる。
マスタノード局Ｍが、システム全体のデータ伝送の送信
タイミングを制御するとして説明したが、本発明は、ど
のような通信プロトコルを用いる通信システムにも適用
することができる。
【００４０】前述した本発明の実施形態では、ＳＰＩ変
換データ列に変換する際に、制御データが変化する場
合、パルス幅が２倍となり、時間軸を長くしているが、
本発明は、通常のＶＰＷＭデータのように、データの
“１”または“０”が連続する場合、長短のパルスの繰
り返しとなり、データが“１”から“０”またはその逆
に変化する場合、変化値前のパルスと同一長のパルスを
出力するような規則を持ったものにしてもよい。
換データ列に変換する際に、制御データが変化する場
合、パルス幅が２倍となり、時間軸を長くしているが、
本発明は、通常のＶＰＷＭデータのように、データの
“１”または“０”が連続する場合、長短のパルスの繰
り返しとなり、データが“１”から“０”またはその逆
に変化する場合、変化値前のパルスと同一長のパルスを
出力するような規則を持ったものにしてもよい。
【００４１】
【発明の効果】以上説明したように本発明によれば、各
ノード局は、ＣＰＵの他に、ＳＰＩと、データ変換部
と、データ逆変換部とを備えるだけの簡単な構成で、バ
スラインを介してＶＰＷＭデータの送受信を行うことが
できるので、高い信頼性を持って高速なデータの伝送を
行うことができ、特に、車両用に適用した場合、車載装
置の制御処理に遅れを生じさせることを防止し、信頼性
の高い制御を行うことができる。
ノード局は、ＣＰＵの他に、ＳＰＩと、データ変換部
と、データ逆変換部とを備えるだけの簡単な構成で、バ
スラインを介してＶＰＷＭデータの送受信を行うことが
できるので、高い信頼性を持って高速なデータの伝送を
行うことができ、特に、車両用に適用した場合、車載装
置の制御処理に遅れを生じさせることを防止し、信頼性
の高い制御を行うことができる。
【図１】本発明の一実施形態による多重通信システムの
構成例を示すブロック図である。
構成例を示すブロック図である。
【図２】マスタノード局の構成例を示すブロック図であ
る。
る。
【図３】スレーブノード局の構成例を示すブロック図で
ある。
ある。
【図４】バスライン上に伝送されるＶＰＷＭデータを説
明する図である。
明する図である。
１ バスライン Ｍ マスタノード局 Ａ、Ｂ スレーブノード局 Ｄａ〜Ｄｎ アクチュエータ Ｓａ〜Ｓｈ スイッチ ２１、３１ ＣＰＵ ２２ データ変換部 ２３、３３ ＳＰＩ ２４ データ送信部 ３２ データ逆変換部 ３４ データ受信部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−233022（ＪＰ，Ａ) 特開 昭59−135957（ＪＰ，Ａ) 特開 平６−261079（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04Q 9/00 - 9/16 H04L 25/00 - 25/66 H03M 5/00 - 5/22
Claims (2)
- 【請求項１】 個々にＣＰＵを有するマスタノード局及
び少なくとも１つのスレーブノード局とが１つのバスラ
インに接続されて構成される多重通信システムにおい
て、 前記マスタノード局は、外部との間でデータ信号の送受
信を行うシリアル・ペリフェラル・インターフェース
と、入力信号に応じて発生する制御データを前記シリア
ル・ペリフェラル・インターフェースに入力されるＶＰ
ＷＭデータに変換するデータ変換部と、前記シリアル・
ペリフェラル・インターフェースからＶＰＷＭデータを
所定の単位毎にバスライン上に送信するデータ送信部と
を備え、 前記スレーブノード局は、外部との間でデータ信号の送
受信を行うシリアル・ペリフェラル・インターフェース
と、バスライン上に送信されてくる前記ＶＰＷＭデータ
を受信する受信部と、前記ＶＰＷＭデータを元の制御デ
ータに逆変換するデータ逆変換部とを備えることを特徴
とする多重通信システム。 - 【請求項２】 個々にＣＰＵを有する複数のノード局が
１つのバスラインに接続され、ノード局の１つがマスタ
ノード局とされ、他のノード局がスレーブノード局とさ
れる多重通信システムにおいて、 前記マスタノード局を含むノード局のそれぞれは、外部
との間でデータ信号の送受信を行うシリアル・ペリフェ
ラル・インターフェースと、入力信号に応じて発生する
制御データを前記シリアル・ペリフェラル・インターフ
ェースに入力されるＶＰＷＭデータに変換するデータ変
換部と、前記ＶＰＷＭデータを所定の単位毎にバスライ
ン上に送信するデータ送信部と、バスライン上に送信さ
れてくるＶＰＷＭデータを受信するデータ受信部と、前
記ＶＰＷＭデータを元の制御データに逆変換するデータ
逆変換部とを備えることを特徴とする多重通信システ
ム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30161395A JP3241980B2 (ja) | 1995-11-20 | 1995-11-20 | 多重通信システム |
| EP19960118282 EP0778179B1 (en) | 1995-11-20 | 1996-11-14 | Multiplex communication system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30161395A JP3241980B2 (ja) | 1995-11-20 | 1995-11-20 | 多重通信システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09149477A JPH09149477A (ja) | 1997-06-06 |
| JP3241980B2 true JP3241980B2 (ja) | 2001-12-25 |
Family
ID=17899060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30161395A Expired - Fee Related JP3241980B2 (ja) | 1995-11-20 | 1995-11-20 | 多重通信システム |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0778179B1 (ja) |
| JP (1) | JP3241980B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10049090A1 (de) * | 2000-09-27 | 2002-04-11 | Bosch Gmbh Robert | Verfahren, Vorrichtung und Schnittstelle zur Übertragung von Daten |
| DE10206239A1 (de) * | 2002-02-15 | 2003-08-28 | Bosch Gmbh Robert | Datenbus zur elektrischen Ansteuerung bei Modulaufbau |
| DE10323980A1 (de) * | 2003-05-27 | 2004-12-30 | Danfoss Drives A/S | Motorsteuerung |
| JP5680048B2 (ja) * | 2012-11-22 | 2015-03-04 | 株式会社リブ技術研究所 | 自動制御システム、接点情報収集分配装置および自動制御システムの子局 |
| JP6455163B2 (ja) * | 2015-01-15 | 2019-01-23 | 株式会社デンソー | 電子装置及び車両の通信システム |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4534025A (en) * | 1983-02-24 | 1985-08-06 | United Technologies Automotive, Inc. | Vehicle multiplex system having protocol/format for secure communication transactions |
| IT1232089B (it) * | 1989-05-04 | 1992-01-23 | Sgs Thomson Microelectronics | Sistema di comunicazione tra un unita di elaborazione principale e delle unita periferiche |
| EP0424907A3 (en) * | 1989-10-24 | 1992-04-08 | Nissan Motor Co., Ltd. | System and method for communicating data between master and slave stations utilizing time division multiplex mode with failsafe provision applicable to automotive vehicles |
| EP0511794B2 (en) * | 1991-04-26 | 2002-03-13 | Pioneer Electronic Corporation | System for data communication on automobile |
| US5436897A (en) * | 1992-04-15 | 1995-07-25 | Ford Motor Company | Multiplex wiring system using varying duration pulse width modulation |
| US5363405A (en) * | 1992-11-27 | 1994-11-08 | Chrysler Corporation | Vehicle communications network transceiver, bus driver therefor |
-
1995
- 1995-11-20 JP JP30161395A patent/JP3241980B2/ja not_active Expired - Fee Related
-
1996
- 1996-11-14 EP EP19960118282 patent/EP0778179B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0778179A3 (en) | 1998-05-20 |
| EP0778179A2 (en) | 1997-06-11 |
| JPH09149477A (ja) | 1997-06-06 |
| EP0778179B1 (en) | 2004-02-11 |
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| JPH03181246A (ja) | 多重伝送方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010925 |
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