JP3225351B2 - 半導体装置 - Google Patents
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
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Description
【０００１】
【発明の属する技術分野】本願発明は、複数の半導体チ
ップそれぞれを互いに対面し合う向きに重ねた接合形態
を有する半導体装置に関する。
ップそれぞれを互いに対面し合う向きに重ねた接合形態
を有する半導体装置に関する。
【０００２】
【従来の技術】従来、半導体装置には、一方の半導体チ
ップに他方の半導体チップを接合搭載した形態のいわゆ
るチップ・オン・チップ（以下、ＣＯＣという）と称さ
れる形態のものがある。この種の半導体装置は、その構
成要素として少なくとも２つの半導体チップを備えてお
り、アセンブリ技術の向上による半導体装置全体の薄型
化に伴って高密度実装・多様化などの要請から創意工夫
されたものである。
ップに他方の半導体チップを接合搭載した形態のいわゆ
るチップ・オン・チップ（以下、ＣＯＣという）と称さ
れる形態のものがある。この種の半導体装置は、その構
成要素として少なくとも２つの半導体チップを備えてお
り、アセンブリ技術の向上による半導体装置全体の薄型
化に伴って高密度実装・多様化などの要請から創意工夫
されたものである。
【０００３】このようなＣＯＣ形態の半導体装置では、
両半導体チップがそれぞれの電極面を互いに対面し合う
向きに接合され、その両電極面には、多数のバンプ電極
の配列からなる電極パターンが形成されている。この電
極パターンは、上記両半導体チップが接合される際、互
いに整合して確実に接続されなければならないため、同
一のパターン形状とされている。つまり、電極パターン
同士を互いに直接連結するようにして両半導体チップを
接合することにより、電極パターンを介して両半導体チ
ップが導通接続された状態とされている。
両半導体チップがそれぞれの電極面を互いに対面し合う
向きに接合され、その両電極面には、多数のバンプ電極
の配列からなる電極パターンが形成されている。この電
極パターンは、上記両半導体チップが接合される際、互
いに整合して確実に接続されなければならないため、同
一のパターン形状とされている。つまり、電極パターン
同士を互いに直接連結するようにして両半導体チップを
接合することにより、電極パターンを介して両半導体チ
ップが導通接続された状態とされている。
【０００４】
【発明が解決しようとする課題】しかし、上記従来のＣ
ＯＣ形式の半導体装置においては、両半導体チップを導
通接続するために、電極面に形成する電極パターンを両
半導体チップにおいて同一のパターン形状としなければ
ならなかった。すなわち、ＣＯＣ形態の半導体装置に用
いられる半導体チップとしては、互いに組み合わせ可能
な同一の電極パターンを有する半導体チップしか用いる
ことができない。そのため、ＣＯＣ形態の半導体装置専
用の半導体チップをあらたに回路設計・開発しなければ
ならないことから、そのためのコストや手間がかかると
いった不具合があった。また、両半導体チップの電極パ
ターンを同一とすることによっては、一方の電極パター
ンを高密度化するに伴って必然的に他方も高密度化する
必要がある。その結果、高密度化による微細ピッチの電
極パターンを両半導体チップの電極面に形成しなければ
ならず、しかも、両半導体チップの接合に際して高精度
が要求されるといった製造技術上の問題から、生産性を
向上することができないという不具合もあった。
ＯＣ形式の半導体装置においては、両半導体チップを導
通接続するために、電極面に形成する電極パターンを両
半導体チップにおいて同一のパターン形状としなければ
ならなかった。すなわち、ＣＯＣ形態の半導体装置に用
いられる半導体チップとしては、互いに組み合わせ可能
な同一の電極パターンを有する半導体チップしか用いる
ことができない。そのため、ＣＯＣ形態の半導体装置専
用の半導体チップをあらたに回路設計・開発しなければ
ならないことから、そのためのコストや手間がかかると
いった不具合があった。また、両半導体チップの電極パ
ターンを同一とすることによっては、一方の電極パター
ンを高密度化するに伴って必然的に他方も高密度化する
必要がある。その結果、高密度化による微細ピッチの電
極パターンを両半導体チップの電極面に形成しなければ
ならず、しかも、両半導体チップの接合に際して高精度
が要求されるといった製造技術上の問題から、生産性を
向上することができないという不具合もあった。
【０００５】本願発明は、上記した事情のもとで考え出
されたものであって、ＣＯＣ形態の半導体装置を製造す
るにあたって、半導体チップの回路設計・開発にかかる
コストや手間を削減することができ、しかも、生産性の
向上を可能とした半導体装置を提供することをその課題
としている。
されたものであって、ＣＯＣ形態の半導体装置を製造す
るにあたって、半導体チップの回路設計・開発にかかる
コストや手間を削減することができ、しかも、生産性の
向上を可能とした半導体装置を提供することをその課題
としている。
【０００６】
【発明の開示】上記課題を解決するため、本願発明で
は、次の技術的手段を講じている。
は、次の技術的手段を講じている。
【０００７】すなわち、本願発明により提供される半導
体装置は、第１および第２の半導体チップそれぞれの電
極面を互いに対面し合う向きに重ねた接合形態を有し、
上記電極面の電極パターンを介して上記両半導体チップ
が導通接続されている半導体装置であって、上記両電極
面間に挟み込まれ、これら両電極面の電極パターンそれ
ぞれに整合して接続される導電パターンを各片面に有
し、これら各片面の導電パターンを相互に連結した構造
の両面間導電膜を備えていることを特徴としている。
体装置は、第１および第２の半導体チップそれぞれの電
極面を互いに対面し合う向きに重ねた接合形態を有し、
上記電極面の電極パターンを介して上記両半導体チップ
が導通接続されている半導体装置であって、上記両電極
面間に挟み込まれ、これら両電極面の電極パターンそれ
ぞれに整合して接続される導電パターンを各片面に有
し、これら各片面の導電パターンを相互に連結した構造
の両面間導電膜を備えていることを特徴としている。
【０００８】上記技術的手段が講じられた本願発明によ
り提供される半導体装置では、第１および第２の半導体
チップそれぞれの電極面が互いに対面し合う向きに重ね
られた接合形態で、これら両電極面間に両面間導電膜が
挟み込まれた状態となっている。そして、この両面間導
電膜の一方の片面にある導電パターンが、たとえば上記
第１の半導体チップの電極面にある電極パターンに整合
して接続された状態とすると、両面間導電膜の他方の片
面にある導電パターンが、上記第２の半導体チップの電
極面にある電極パターンに整合して接続された状態とな
る。そうして、上記両半導体チップの両電極パターンに
接続された上記両面間導電膜の各導電パターンは、相互
に連結された構造とされていることから、結局、両半導
体チップの電極パターンは、両面間導電膜の両面にある
導電パターンを介して相互に導通接続された状態となっ
ている。つまり、上記両半導体チップの電極パターンが
互いに異なるパターン形状であっても、これら両電極パ
ターンは、直接連結されることはなく、上記両面間導電
膜の導電パターンを介して導通接続された状態となって
いる。このような導電パターンの形状は、任意に組み合
わせられる両半導体チップの電極パターンの形状に応じ
て設計変更可能であり、そのような設計変更は、半導体
チップの回路設計などに比べてはるかに容易である。な
ぜなら、回路設計においては、回路素子の設計基準や配
置構造などを考慮しなければならないが、これに対し、
導電パターンの設計変更では、単に両面にある導電パタ
ーンの連結構造を決定するだけで設計自由度が大きいか
らである。
り提供される半導体装置では、第１および第２の半導体
チップそれぞれの電極面が互いに対面し合う向きに重ね
られた接合形態で、これら両電極面間に両面間導電膜が
挟み込まれた状態となっている。そして、この両面間導
電膜の一方の片面にある導電パターンが、たとえば上記
第１の半導体チップの電極面にある電極パターンに整合
して接続された状態とすると、両面間導電膜の他方の片
面にある導電パターンが、上記第２の半導体チップの電
極面にある電極パターンに整合して接続された状態とな
る。そうして、上記両半導体チップの両電極パターンに
接続された上記両面間導電膜の各導電パターンは、相互
に連結された構造とされていることから、結局、両半導
体チップの電極パターンは、両面間導電膜の両面にある
導電パターンを介して相互に導通接続された状態となっ
ている。つまり、上記両半導体チップの電極パターンが
互いに異なるパターン形状であっても、これら両電極パ
ターンは、直接連結されることはなく、上記両面間導電
膜の導電パターンを介して導通接続された状態となって
いる。このような導電パターンの形状は、任意に組み合
わせられる両半導体チップの電極パターンの形状に応じ
て設計変更可能であり、そのような設計変更は、半導体
チップの回路設計などに比べてはるかに容易である。な
ぜなら、回路設計においては、回路素子の設計基準や配
置構造などを考慮しなければならないが、これに対し、
導電パターンの設計変更では、単に両面にある導電パタ
ーンの連結構造を決定するだけで設計自由度が大きいか
らである。
【０００９】したがって、本願発明により提供される半
導体装置によれば、互いに異なる形状の電極パターンを
有する既存の半導体チップを任意に組み合わせて接合す
ることができるので、そのような接合形態の半導体装置
を製造するにあたって特別必要な半導体チップをあらた
に回路設計・開発する必要もなく、そのためにかかるコ
ストや手間を削減することができる。しかも、両半導体
チップの電極パターンが相異してもよいので、たとえ
ば、一方の電極パターンを微細ピッチで高密度化とする
とともに、他方は高密度化することなく分散状のものを
用いることができ、この種の半導体装置の製造に伴う高
密度・高精度化といった製造技術上の問題を緩和して生
産性を向上することができる。
導体装置によれば、互いに異なる形状の電極パターンを
有する既存の半導体チップを任意に組み合わせて接合す
ることができるので、そのような接合形態の半導体装置
を製造するにあたって特別必要な半導体チップをあらた
に回路設計・開発する必要もなく、そのためにかかるコ
ストや手間を削減することができる。しかも、両半導体
チップの電極パターンが相異してもよいので、たとえ
ば、一方の電極パターンを微細ピッチで高密度化とする
とともに、他方は高密度化することなく分散状のものを
用いることができ、この種の半導体装置の製造に伴う高
密度・高精度化といった製造技術上の問題を緩和して生
産性を向上することができる。
【００１０】本願発明のその他の特徴および利点は、添
付図面を参照して以下に行う詳細な説明によって、より
明らかとなろう。
付図面を参照して以下に行う詳細な説明によって、より
明らかとなろう。
【００１１】
【発明の実施の形態】以下、本願発明の好ましい実施の
形態について、図面を参照して具体的に説明する。
形態について、図面を参照して具体的に説明する。
【００１２】図１は、本願発明にかかる半導体装置の一
実施形態を分解して示した分解斜視図、図２は、図１に
示す半導体装置の組み立て状態を示した断面図、図３
は、封止された半導体装置がリード端子に接続されてい
る状態を示した断面図である。図１によく示されるよう
に、半導体装置Ａは、それぞれの片面を電極面１ａ，２
ａとし、その電極面１ａ，２ａを互いに対面し合う向き
に重ねて接合される第１の半導体チップ１および第２の
半導体チップ２、その両電極面１ａ，２ａ間に挟み込ま
れて接合される両面間導電膜３、および接合媒体となる
接着層４，５を具備して概略構成されている。これら第
１および第２の半導体チップ１，２、ならびに両面間導
電膜３は、図２および図３によく示されるように、接着
層４，５を介して互いに接合されている。最終的なアセ
ンブリ工程によって組み立てられた半導体装置Ａは、図
３に示すように、従来より用いられている典型的なリー
ドフレームのダイパッド６上に接合搭載された状態で樹
脂モールドによる保護層７にて封止され、リード端子８
にワイヤ９を介して導通接続された状態とされている。
実施形態を分解して示した分解斜視図、図２は、図１に
示す半導体装置の組み立て状態を示した断面図、図３
は、封止された半導体装置がリード端子に接続されてい
る状態を示した断面図である。図１によく示されるよう
に、半導体装置Ａは、それぞれの片面を電極面１ａ，２
ａとし、その電極面１ａ，２ａを互いに対面し合う向き
に重ねて接合される第１の半導体チップ１および第２の
半導体チップ２、その両電極面１ａ，２ａ間に挟み込ま
れて接合される両面間導電膜３、および接合媒体となる
接着層４，５を具備して概略構成されている。これら第
１および第２の半導体チップ１，２、ならびに両面間導
電膜３は、図２および図３によく示されるように、接着
層４，５を介して互いに接合されている。最終的なアセ
ンブリ工程によって組み立てられた半導体装置Ａは、図
３に示すように、従来より用いられている典型的なリー
ドフレームのダイパッド６上に接合搭載された状態で樹
脂モールドによる保護層７にて封止され、リード端子８
にワイヤ９を介して導通接続された状態とされている。
【００１３】図４は、第１の半導体チップ１の電極面１
ａを見える状態で示した斜視図であって、この図４や図
１に示すように、第１の半導体チップ１は、たとえば、
ＬＳＩチップやその他のＩＣチップとして構成されたも
のであり、シリコンチップの片面中央付近に電子回路１
ｂを集積させて一体的に造り込んだものである。したが
って、その電子回路１ｂの四方周囲には、電子回路１ｂ
と導通する多数のバンプ電極１ｃが整列状に配列されて
おり、そのようなバンプ電極１ｃが形成された面を電極
面１ａとしている。第１の半導体チップ１の電極面１ａ
においては、図４に例示するように、多数のバンプ電極
１ｃが後述する第２の半導体チップ２に比べて高密度に
整列されており、このような多数のバンプ電極１ｃの配
列からなる形状を第１の電極パターン１ｄと称する。
ａを見える状態で示した斜視図であって、この図４や図
１に示すように、第１の半導体チップ１は、たとえば、
ＬＳＩチップやその他のＩＣチップとして構成されたも
のであり、シリコンチップの片面中央付近に電子回路１
ｂを集積させて一体的に造り込んだものである。したが
って、その電子回路１ｂの四方周囲には、電子回路１ｂ
と導通する多数のバンプ電極１ｃが整列状に配列されて
おり、そのようなバンプ電極１ｃが形成された面を電極
面１ａとしている。第１の半導体チップ１の電極面１ａ
においては、図４に例示するように、多数のバンプ電極
１ｃが後述する第２の半導体チップ２に比べて高密度に
整列されており、このような多数のバンプ電極１ｃの配
列からなる形状を第１の電極パターン１ｄと称する。
【００１４】第２の半導体チップ２は、図１に示すよう
に、上記第１の半導体チップ１と同様にたとえばＬＳＩ
チップやその他のＩＣチップとして構成されたものであ
り、シリコンチップの片面中央付近に電子回路２ｂを集
積させて一体的に造り込んだものである。したがって、
その電子回路２ｂの四方周囲には、電子回路２ｂと導通
する多数のバンプ電極２ｃ，２ｄが配列されており、そ
のようなバンプ電極２ｃ，２ｄが形成された面を電極面
２ａとしている。第２の半導体チップ２の電極面２ａに
おいては、電子回路２ｂ周辺付近の多数のバンプ電極２
ｃが上記第１の半導体チップ１に比べてそれほど高密度
ではなく、交互に分散して形成されている。このような
バンプ電極２ｃの配列からなる形状を第２の電極パター
ン２ｅと称する。この第２の電極パターン２ｅは、上記
第１の半導体チップ１に形成された第１の電極パターン
１ｄに導通接続するために用いられ、また、電極面２ａ
の端辺付近のバンプ電極２ｄは、図３に示すようにリー
ド端子７にワイヤ８を介して結線されるものである。
に、上記第１の半導体チップ１と同様にたとえばＬＳＩ
チップやその他のＩＣチップとして構成されたものであ
り、シリコンチップの片面中央付近に電子回路２ｂを集
積させて一体的に造り込んだものである。したがって、
その電子回路２ｂの四方周囲には、電子回路２ｂと導通
する多数のバンプ電極２ｃ，２ｄが配列されており、そ
のようなバンプ電極２ｃ，２ｄが形成された面を電極面
２ａとしている。第２の半導体チップ２の電極面２ａに
おいては、電子回路２ｂ周辺付近の多数のバンプ電極２
ｃが上記第１の半導体チップ１に比べてそれほど高密度
ではなく、交互に分散して形成されている。このような
バンプ電極２ｃの配列からなる形状を第２の電極パター
ン２ｅと称する。この第２の電極パターン２ｅは、上記
第１の半導体チップ１に形成された第１の電極パターン
１ｄに導通接続するために用いられ、また、電極面２ａ
の端辺付近のバンプ電極２ｄは、図３に示すようにリー
ド端子７にワイヤ８を介して結線されるものである。
【００１５】図５は、図１に示す両面間導電膜３の反対
面を見える状態で示した斜視図であって、この図と図１
に示すように、両面間導電膜３は、上記第１および第２
の半導体チップ１，２より厚みが薄く形成された基材３
ａを本体としている。この基材３ａは、たとえばポリイ
ミドフィルムなどの可撓性を有する薄膜であり、その両
面には、銅箔をエッチング処理して形成された第１の導
電パターン３ｂおよび第２の導電パターン３ｃが形成さ
れている。ここで、図１において示される第１の導電パ
ターン３ｂは、図４に示される上記第１の電極パターン
１ｄに整合した形状とされており、これに対し、図５に
おいて示される第２の導電パターン３ｃは、図１に示さ
れる上記第２の電極パターン２ｅに整合した形状とされ
ている。より具体的に説明すると、第１の導電パターン
３ｂは、中央付近から外側に向かって延出する多数のリ
ード端子３ｄの配列からなる形状であり、そのリード端
子３ｄの中央付近の配列形状が上記第１の電極パターン
１ｄに合致した形状とされている。一方、第２の導電パ
ターン３ｃは、上記第１の導電パターン３ｂとほぼ同様
に、中央付近から外側に向かって延出する多数のリード
端子３ｅの配列からなる形状であり、そのリード端子３
ｅの中央付近の配列形状が上記第２の電極パターン２ｅ
に合致した形状とされている。これにより、両面間導電
膜３の一方の片面では、第１の導電パターン３ｂが上記
第１の電極パターン１ｄに接続された状態であり、両面
間導電膜３の他方の片面では、第２の導電パターン３ｃ
が上記電極パターン２ｅに接続された状態となる。さら
に、これら第１および第２の導電パターン３ｂ，３ｃ
は、図２によく示されるように、基材３ａの厚み方向に
貫通するＶＩＡホール３ｆを介して相互に連結された構
造とされ、互いに導通接続された状態となっている。こ
のＶＩＡホール３ｆは、第１および第２の導電パターン
３ｂ，３ｃにおける外側付近のリード端子３ｄ，３ｅ同
士を連結させている。このような構造を有する両面間導
電膜３は、たとえばエポキシ系樹脂などを主成分とする
接着剤を硬化させることにより、接着層４，５を介して
第１および第２の半導体チップ１，２それぞれの電極面
１ａ，２ａ間に挟まれた状態で接合される。なお、この
ような接合工程は、あらかじめ両面間導電膜３を第１の
半導体チップ１に接合して一体化させた後、その一体化
したものを第２の半導体チップ２に接合してもよく、あ
るいはその逆の工程手順であってもよい。また、接着層
４，５は、熱硬化性や熱可塑性、あるいはこれら混合系
の樹脂を母材とする接着剤中に金属粒子を分散混入した
異方性導電フィルムや異方性導電ペーストによって形成
してもよい。この種の接着剤は、上記両電極面１ａ，２
ａ間の間隔方向、つまり厚み方向にのみ導通性を有し、
これら電極面１ａ，２ａの水平方向には、絶縁性が保た
れるものである。
面を見える状態で示した斜視図であって、この図と図１
に示すように、両面間導電膜３は、上記第１および第２
の半導体チップ１，２より厚みが薄く形成された基材３
ａを本体としている。この基材３ａは、たとえばポリイ
ミドフィルムなどの可撓性を有する薄膜であり、その両
面には、銅箔をエッチング処理して形成された第１の導
電パターン３ｂおよび第２の導電パターン３ｃが形成さ
れている。ここで、図１において示される第１の導電パ
ターン３ｂは、図４に示される上記第１の電極パターン
１ｄに整合した形状とされており、これに対し、図５に
おいて示される第２の導電パターン３ｃは、図１に示さ
れる上記第２の電極パターン２ｅに整合した形状とされ
ている。より具体的に説明すると、第１の導電パターン
３ｂは、中央付近から外側に向かって延出する多数のリ
ード端子３ｄの配列からなる形状であり、そのリード端
子３ｄの中央付近の配列形状が上記第１の電極パターン
１ｄに合致した形状とされている。一方、第２の導電パ
ターン３ｃは、上記第１の導電パターン３ｂとほぼ同様
に、中央付近から外側に向かって延出する多数のリード
端子３ｅの配列からなる形状であり、そのリード端子３
ｅの中央付近の配列形状が上記第２の電極パターン２ｅ
に合致した形状とされている。これにより、両面間導電
膜３の一方の片面では、第１の導電パターン３ｂが上記
第１の電極パターン１ｄに接続された状態であり、両面
間導電膜３の他方の片面では、第２の導電パターン３ｃ
が上記電極パターン２ｅに接続された状態となる。さら
に、これら第１および第２の導電パターン３ｂ，３ｃ
は、図２によく示されるように、基材３ａの厚み方向に
貫通するＶＩＡホール３ｆを介して相互に連結された構
造とされ、互いに導通接続された状態となっている。こ
のＶＩＡホール３ｆは、第１および第２の導電パターン
３ｂ，３ｃにおける外側付近のリード端子３ｄ，３ｅ同
士を連結させている。このような構造を有する両面間導
電膜３は、たとえばエポキシ系樹脂などを主成分とする
接着剤を硬化させることにより、接着層４，５を介して
第１および第２の半導体チップ１，２それぞれの電極面
１ａ，２ａ間に挟まれた状態で接合される。なお、この
ような接合工程は、あらかじめ両面間導電膜３を第１の
半導体チップ１に接合して一体化させた後、その一体化
したものを第２の半導体チップ２に接合してもよく、あ
るいはその逆の工程手順であってもよい。また、接着層
４，５は、熱硬化性や熱可塑性、あるいはこれら混合系
の樹脂を母材とする接着剤中に金属粒子を分散混入した
異方性導電フィルムや異方性導電ペーストによって形成
してもよい。この種の接着剤は、上記両電極面１ａ，２
ａ間の間隔方向、つまり厚み方向にのみ導通性を有し、
これら電極面１ａ，２ａの水平方向には、絶縁性が保た
れるものである。
【００１６】次に、上記半導体装置Ａの作用について説
明する。
明する。
【００１７】まず、第１および第２の半導体チップ１，
２それぞれの電極面１ａ，２ａは、接着層４，５を介し
て互いに対面し合う向きに重ねられた接合形態で、これ
ら両電極面１ａ，２ａ間に両面間導電膜３が挟み込まれ
た状態となっている。
２それぞれの電極面１ａ，２ａは、接着層４，５を介し
て互いに対面し合う向きに重ねられた接合形態で、これ
ら両電極面１ａ，２ａ間に両面間導電膜３が挟み込まれ
た状態となっている。
【００１８】そして、この両面間導電膜３の一方の片面
にある第１の導電パターン３ｂが、上記第１の半導体チ
ップ１の電極面１ａにある第１の電極パターン１ｄに整
合して接続された状態とすると、反対側の他方の片面に
ある第２の導電パターン３ｃが、上記第２の半導体チッ
プ２の電極面２ａにある第２の電極パターン２ｅに整合
して接続された状態となる。
にある第１の導電パターン３ｂが、上記第１の半導体チ
ップ１の電極面１ａにある第１の電極パターン１ｄに整
合して接続された状態とすると、反対側の他方の片面に
ある第２の導電パターン３ｃが、上記第２の半導体チッ
プ２の電極面２ａにある第２の電極パターン２ｅに整合
して接続された状態となる。
【００１９】そうして、上記第１および第２の電極パタ
ーン１ｄ，２ｅそれぞれに接続された両面間導電膜３の
第１および第２の導電パターン３ｂ，３ｃは、ＶＩＡホ
ール３ｆを介して相互に連結された構造とされているこ
とから、結局、第１および第２の半導体チップ１，２の
両電極パターン１ｄ，２ｅは、両面間導電膜３の両面に
ある第１および第２の導電パターン３ｂ，３ｃを介して
相互に導通接続された状態となっている。つまり、第１
および第２の半導体チップ１，２の第１および第２の電
極パターン１ｄ，２ｅが、図１および図４によく示され
るように、互いに異なるピッチやパターン形状であって
も、これら両電極パターン１ｄ，２ｅは直接連結される
ことはなく、両面間導電膜３の第１および第２の導電パ
ターン３ｂ，３ｃを介して導通接続された状態となって
いる。
ーン１ｄ，２ｅそれぞれに接続された両面間導電膜３の
第１および第２の導電パターン３ｂ，３ｃは、ＶＩＡホ
ール３ｆを介して相互に連結された構造とされているこ
とから、結局、第１および第２の半導体チップ１，２の
両電極パターン１ｄ，２ｅは、両面間導電膜３の両面に
ある第１および第２の導電パターン３ｂ，３ｃを介して
相互に導通接続された状態となっている。つまり、第１
および第２の半導体チップ１，２の第１および第２の電
極パターン１ｄ，２ｅが、図１および図４によく示され
るように、互いに異なるピッチやパターン形状であって
も、これら両電極パターン１ｄ，２ｅは直接連結される
ことはなく、両面間導電膜３の第１および第２の導電パ
ターン３ｂ，３ｃを介して導通接続された状態となって
いる。
【００２０】つまり、図２を参照して見ると、両面間導
電膜３がなければ、両半導体チップ１，２の両電極パタ
ーン１ｄ，２ｅは、互いにずれた位置をもって上下に重
ね合わされることとなり、これでは確実・安定した導通
接続ができないが、それに対し、本実施形態のように両
面間導電膜３が上記両電極パターン１ｄ，２ｅ間に挟ま
れた状態では、両面間で相互連結された第１および第２
の導電パターン３ｂ，３ｃを経由して両電極パターン１
ｄ，２ｅ同士の導通性が確保されているのである。
電膜３がなければ、両半導体チップ１，２の両電極パタ
ーン１ｄ，２ｅは、互いにずれた位置をもって上下に重
ね合わされることとなり、これでは確実・安定した導通
接続ができないが、それに対し、本実施形態のように両
面間導電膜３が上記両電極パターン１ｄ，２ｅ間に挟ま
れた状態では、両面間で相互連結された第１および第２
の導電パターン３ｂ，３ｃを経由して両電極パターン１
ｄ，２ｅ同士の導通性が確保されているのである。
【００２１】このような第１および第２の導電パターン
３ｂ，３ｃの形状は、銅箔のエッチング処理に先だっ
て、任意に組み合わせられる半導体チップ１，２の電極
パターンの形状に応じて設計変更可能であり、そのよう
な設計変更は、半導体チップ１，２の回路設計などに比
べてはるかに容易である。なぜなら、回路設計において
は、電子回路における構成素子の設計基準や配置構造な
どを考慮しなければならないが、これに対し、導電パタ
ーン３ｂ，３ｃの設計変更では、単に両面間導電膜３の
両面にある導電パターン３ｂ，３ｃの連結構造を決定す
るだけでよく、つまり、両面間導電膜３の厚み方向に貫
通するＶＩＡホール３ｆの配置構造を決定するだけで設
計自由度が大きいからである。
３ｂ，３ｃの形状は、銅箔のエッチング処理に先だっ
て、任意に組み合わせられる半導体チップ１，２の電極
パターンの形状に応じて設計変更可能であり、そのよう
な設計変更は、半導体チップ１，２の回路設計などに比
べてはるかに容易である。なぜなら、回路設計において
は、電子回路における構成素子の設計基準や配置構造な
どを考慮しなければならないが、これに対し、導電パタ
ーン３ｂ，３ｃの設計変更では、単に両面間導電膜３の
両面にある導電パターン３ｂ，３ｃの連結構造を決定す
るだけでよく、つまり、両面間導電膜３の厚み方向に貫
通するＶＩＡホール３ｆの配置構造を決定するだけで設
計自由度が大きいからである。
【００２２】したがって、上記構成、作用を有する半導
体装置Ａによれば、互いに異なる形状の電極パターン１
ｄ，２ｅを有する既存の半導体チップ１，２を任意に組
み合わせて接合することができるので、そのような接合
形態の半導体装置Ａを製造するにあたって特別必要な半
導体チップをあらたに回路設計・開発する必要もなく、
そのためにかかるコストや手間を削減することができ
る。
体装置Ａによれば、互いに異なる形状の電極パターン１
ｄ，２ｅを有する既存の半導体チップ１，２を任意に組
み合わせて接合することができるので、そのような接合
形態の半導体装置Ａを製造するにあたって特別必要な半
導体チップをあらたに回路設計・開発する必要もなく、
そのためにかかるコストや手間を削減することができ
る。
【００２３】しかも、両半導体チップ１，２の電極パタ
ーン１ｄ，２ｅが相異してもよいので、たとえば、一方
の第１の半導体チップ１における第１の電極パターン１
ｄを微細ピッチで高密度化とするとともに、他方の第２
の半導体チップ２における第２の電極パターン２ｅは、
高密度化することなく分散状のものを用いることがで
き、この種の半導体装置Ａの製造に伴う高密度・高精度
化といった製造技術上の問題を緩和して生産性を向上す
ることができる。
ーン１ｄ，２ｅが相異してもよいので、たとえば、一方
の第１の半導体チップ１における第１の電極パターン１
ｄを微細ピッチで高密度化とするとともに、他方の第２
の半導体チップ２における第２の電極パターン２ｅは、
高密度化することなく分散状のものを用いることがで
き、この種の半導体装置Ａの製造に伴う高密度・高精度
化といった製造技術上の問題を緩和して生産性を向上す
ることができる。
【図１】本願発明にかかる半導体装置の一実施形態を分
解して示した分解斜視図である。
解して示した分解斜視図である。
【図２】図１に示す半導体装置の組み立て状態を示した
断面図である。
断面図である。
【図３】封止された半導体装置がリード端子に接続され
ている状態を示した断面図である。
ている状態を示した断面図である。
【図４】図１に示す第１の半導体チップの電極面を見え
る状態で示した斜視図である。
る状態で示した斜視図である。
【図５】図１に示す両面間導電膜の反対面を見える状態
で示した斜視図である。
で示した斜視図である。
１ 第１の半導体チップ １ａ 電極面 １ｄ 第１の電極パターン ２ 第２の半導体チップ ２ａ 電極面 ２ｅ 第２の電極パターン ３ 両面間導電膜 ３ａ 基材 ３ｂ 第１の導電パターン ３ｃ 第２の導電パターン ３ｆ ＶＩＡホール ４，５ 接着層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−201472（ＪＰ，Ａ) 特開 平５−48001（ＪＰ，Ａ) 特開 平５−190764（ＪＰ，Ａ) 特開 平９−17945（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 25/065 - 25/07 H01L 25/18
Claims (1)
- 【請求項１】 第１および第２の半導体チップそれぞれ
の電極面を互いに対面し合う向きに重ねた接合形態を有
し、上記電極面の電極パターンを介して上記両半導体チ
ップが導通接続されている半導体装置であって、 上記両電極面間に挟み込まれ、これら両電極面の電極パ
ターンそれぞれに整合して接続される導電パターンを各
片面に有し、これら各片面の導電パターンを相互に連結
した構造の両面間導電膜を備えていることを特徴とす
る、半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33159597A JP3225351B2 (ja) | 1997-12-02 | 1997-12-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33159597A JP3225351B2 (ja) | 1997-12-02 | 1997-12-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11163252A JPH11163252A (ja) | 1999-06-18 |
| JP3225351B2 true JP3225351B2 (ja) | 2001-11-05 |
Family
ID=18245416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33159597A Expired - Fee Related JP3225351B2 (ja) | 1997-12-02 | 1997-12-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3225351B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4593951B2 (ja) * | 2004-03-29 | 2010-12-08 | ルネサスエレクトロニクス株式会社 | マルチチップパッケージの製造方法 |
-
1997
- 1997-12-02 JP JP33159597A patent/JP3225351B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11163252A (ja) | 1999-06-18 |
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