JP3223516B2 - 帯電量測定用半導体装置 - Google Patents
帯電量測定用半導体装置Info
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- JP3223516B2 JP3223516B2 JP07135291A JP7135291A JP3223516B2 JP 3223516 B2 JP3223516 B2 JP 3223516B2 JP 07135291 A JP07135291 A JP 07135291A JP 7135291 A JP7135291 A JP 7135291A JP 3223516 B2 JP3223516 B2 JP 3223516B2
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- Japan
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- semiconductor device
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- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
帯電量測定用半導体装置に関する。
帯電量測定用半導体装置に関する。
【０００２】
【従来の技術】従来、高周波デバイス等の本質的に静電
気に対して破壊耐量が小さいデバイスについて、パッケ
ージに組み立てられた後の選別等の工程（以下単に工程
という）において、選別機自身が帯電することにより破
壊に至る現象が見られる。この現象を防ぐ為には工程内
のどの部分で破壊が起こっているかを知る必要が生じ、
現在は帯電量測定装置が通常使用されている。これは装
置本体と測定用プローブより成っており、測定しようと
する選別機などの部位にプローブを当てることによりそ
の帯電量を測定している。
気に対して破壊耐量が小さいデバイスについて、パッケ
ージに組み立てられた後の選別等の工程（以下単に工程
という）において、選別機自身が帯電することにより破
壊に至る現象が見られる。この現象を防ぐ為には工程内
のどの部分で破壊が起こっているかを知る必要が生じ、
現在は帯電量測定装置が通常使用されている。これは装
置本体と測定用プローブより成っており、測定しようと
する選別機などの部位にプローブを当てることによりそ
の帯電量を測定している。
【０００３】
【発明が解決しようとする課題】上述した帯電量測定装
置は、プローブを用いて測定を行なう為、オートハンド
ラーを付加した選別機等における帯電量を測定する際以
下のような欠点が存在する。 １）測定用プローブが届かない部位での帯電量測定が困
難である。 ２）測定箇所ごとに帯電量は明確になるが、半導体デバ
イスが通過する全工程における帯電量を把握することは
困難である。 ３）実際に選別を行なう半導体デバイスの形状において
被る静電気量と、プローブでの測定量は必ずしも一致し
ない。
置は、プローブを用いて測定を行なう為、オートハンド
ラーを付加した選別機等における帯電量を測定する際以
下のような欠点が存在する。 １）測定用プローブが届かない部位での帯電量測定が困
難である。 ２）測定箇所ごとに帯電量は明確になるが、半導体デバ
イスが通過する全工程における帯電量を把握することは
困難である。 ３）実際に選別を行なう半導体デバイスの形状において
被る静電気量と、プローブでの測定量は必ずしも一致し
ない。
【０００４】
【課題を解決するための手段】本発明の帯電量測定用半
導体装置は、実際に選別しようとする半導体装置と材質
および形状が同一のパッケージに納められた被破壊試験
用素子としてＭＯＳ容量素子を複数個有しており、これ
らの素子はパッケージ外部にピンにより引き出されてい
る。ここで、これらの被破壊試験用素子は、静電気に対
する破壊耐量が明確になっており、且つ個々の素子の破
壊耐量が異なるように作り込まれている。
導体装置は、実際に選別しようとする半導体装置と材質
および形状が同一のパッケージに納められた被破壊試験
用素子としてＭＯＳ容量素子を複数個有しており、これ
らの素子はパッケージ外部にピンにより引き出されてい
る。ここで、これらの被破壊試験用素子は、静電気に対
する破壊耐量が明確になっており、且つ個々の素子の破
壊耐量が異なるように作り込まれている。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００６】図１（ａ）は本発明の関連技術のものの外
観構造を示す平面図である。外形は４ピンのプラスチッ
ク・モールドパッケージで、２つのピン２−１，２−４
にＭＯＳ容量素子３の端子が引き出されている。
観構造を示す平面図である。外形は４ピンのプラスチッ
ク・モールドパッケージで、２つのピン２−１，２−４
にＭＯＳ容量素子３の端子が引き出されている。
【０００７】図１（ｂ）はＭＯＳ容量素子の断面図であ
る。Ｐ型シリコン基板６に高濃のＰ型拡散層５を形成
し、その上に電極２−４とはさまれる形で酸化シリコン
膜４を形成する。
る。Ｐ型シリコン基板６に高濃のＰ型拡散層５を形成
し、その上に電極２−４とはさまれる形で酸化シリコン
膜４を形成する。
【０００８】このＭＯＳ容量素子の静電破壊耐量は誘電
体として使用する酸化シリコン膜の厚さに左右され、膜
厚に対する耐量として８ＭＶ／ｃｍの値が知られてい
る。又、このＭＯＳ容量素子の破壊は短絡として検出で
きる為、容易に測定できる。
体として使用する酸化シリコン膜の厚さに左右され、膜
厚に対する耐量として８ＭＶ／ｃｍの値が知られてい
る。又、このＭＯＳ容量素子の破壊は短絡として検出で
きる為、容易に測定できる。
【０００９】図２（ａ）は本発明の一実施例の平面図で
ある。１はパッケージ本体で、８ピン・ミニフラット・
タイプである。ＭＯＳ容量素子は３−１，３−２，３−
３，３−４と４個内蔵されており、各々のＭＯＳ容量素
子の端子はピンに接続されている。
ある。１はパッケージ本体で、８ピン・ミニフラット・
タイプである。ＭＯＳ容量素子は３−１，３−２，３−
３，３−４と４個内蔵されており、各々のＭＯＳ容量素
子の端子はピンに接続されている。
【００１０】図２（ｂ）は、ＭＯＳ容量素子３−１，３
−２，３−３の断面図である。Ｐ型シリコン基板４上に
高濃度のＰ型拡散層５−１，５−２，５−３，金属電極
２−５，２−６，２−８にはさまれた形で厚さの異なる
酸化シリコン膜を形成することにより異なる静電破壊耐
量をもつ素子を作り込んでいる。
−２，３−３の断面図である。Ｐ型シリコン基板４上に
高濃度のＰ型拡散層５−１，５−２，５−３，金属電極
２−５，２−６，２−８にはさまれた形で厚さの異なる
酸化シリコン膜を形成することにより異なる静電破壊耐
量をもつ素子を作り込んでいる。
【００１１】この実施例では、異なる静電破壊耐量をも
つ４つのＭＯＳ容量素子を内蔵したパッケージを使用す
る為、静電破壊耐量を適当に選択すれば１回の測定にて
帯電量を見積もることができる利点がある。
つ４つのＭＯＳ容量素子を内蔵したパッケージを使用す
る為、静電破壊耐量を適当に選択すれば１回の測定にて
帯電量を見積もることができる利点がある。
【００１２】
【発明の効果】以上説明したように本発明は、選別しよ
うとする半導体装置と材質，寸法が同一のパッケ一ジ
に、静電破壊耐量が既知で且つ異なる複数の容量素子を
内蔵している為、以下のような効果を有する。 １）従来の帯電測定装置ではプローブが届かず、測定で
きないような部位の帯電も定量的に把握できる。 ２）選別工程等をスルーの工程としての帯電量を見積る
ことができる。 ３）実際に選別する半導体装置の形状にて被る静電気量
が測定できる為、従来測定法に比しより直接的な測定が
可能となる。
うとする半導体装置と材質，寸法が同一のパッケ一ジ
に、静電破壊耐量が既知で且つ異なる複数の容量素子を
内蔵している為、以下のような効果を有する。 １）従来の帯電測定装置ではプローブが届かず、測定で
きないような部位の帯電も定量的に把握できる。 ２）選別工程等をスルーの工程としての帯電量を見積る
ことができる。 ３）実際に選別する半導体装置の形状にて被る静電気量
が測定できる為、従来測定法に比しより直接的な測定が
可能となる。
【図１】本発明の関連技術のものを示す平面図（図１
（ａ））およびＭＯＳ容量素子の断面図（図１（ｂ））
である。
（ａ））およびＭＯＳ容量素子の断面図（図１（ｂ））
である。
【図２】本発明の一実施例を示す平面図（図２（ａ））
およびＭＯＳ容量素子の断面図である。
およびＭＯＳ容量素子の断面図である。
１ パッケージ ２−１，２−２，…，２−８ ピン ３，３−１，３−２，…，３−４ ＭＯＳ容量素子 ４ 酸化シリコン膜 ５，５−１，５−２，５−３ 高濃度のＰ型拡散層 ６ Ｐ型シリコン基板 ７ａ，７ｂ，７−１ａ，７−１ｂ，…７−３ａ，７−３
ｂ 電極
ｂ 電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/66 H01L 21/822 H01L 27/04
Claims (1)
- 【請求項１】 所定の半導体装置と材質および形状が同
一のパッケージに、ゲート絶縁膜の厚さが互いに異なる
複数のＭＯＳ容量素子が搭載され、且つ複数の前記ＭＯ
Ｓ容量素子各々の端子が個々に外部に引き出されてなる
ことを特微とする帯電量測定用半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07135291A JP3223516B2 (ja) | 1991-04-04 | 1991-04-04 | 帯電量測定用半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07135291A JP3223516B2 (ja) | 1991-04-04 | 1991-04-04 | 帯電量測定用半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04307752A JPH04307752A (ja) | 1992-10-29 |
| JP3223516B2 true JP3223516B2 (ja) | 2001-10-29 |
Family
ID=13458021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07135291A Expired - Fee Related JP3223516B2 (ja) | 1991-04-04 | 1991-04-04 | 帯電量測定用半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3223516B2 (ja) |
-
1991
- 1991-04-04 JP JP07135291A patent/JP3223516B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04307752A (ja) | 1992-10-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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