JP3219788B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、平坦化された配線構造
を有し配線密度を向上させた半導体装置や、同軸配線構
造を有する半導体装置の製造方法に関し、特に半導体電
極とシリコン基板とのコンタクトの取り方および多層配
線におけるスルーホールの形成方法を規定したものであ
る。

【０００２】

【従来の技術】図８を用いて第１の従来例としての半導
体装置の製造工程について説明する。図８における
（Ｂ）は半導体装置の平面図であり、図８における
（Ａ）は図８における（Ｂ）のＡ−Ａ′線に沿った断面
図である。

【０００３】機能素子が作り込まれた半導体基板５５上
に、ＣＶＤ法などによりＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏ
ｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）またはＰＳ
Ｇ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）
を６０００〜８０００Åの厚さに堆積させる。ここで堆
積したものが第１絶縁層５３である。そして、半導体基
板５５と第１配線５１を接続するために設けるコンタク
ト孔５６のパターニングをおこなう。このときのエッチ
ングには通常フッ素ガスと塩素系ガスとの混合ガスなど
が用いられ、深さ方向にのみ異方性をもつようにエッチ
ングが行なわれる。

【０００４】次にマグネトロンスパッタリング法などを
用いて、表面全体にＡｌ（またはＡｌ合金）を厚さ０．
６〜１μｍに堆積した後、Ｃｌ系のエッチングガスを用
いてエッチングを行い第１Ａｌ配線５１を所定の形状に
パターニングする。その後、ＰＳＧまたはプラズマＣＶ
Ｄによるシリコン窒化膜を表面全体に堆積させ、厚さ５
０００〜８０００Åの絶縁層５４を形成する。

【０００５】次に、レジストパターニングおよび弗素系
／塩素系の混合ガスを用いてスルーホール５７の開口を
行なう。そして再びマグネトロンスパッタリング装置を
用いて、表面全体に０．８〜１．２μｍ程度の厚さにＡ
ｌを堆積させた後、所定の箇所を残して配線パターン
（第２配線５２）を形成すると、図８に示すような半導
体装置が得られる。

【０００６】スルーホール５７は図８における（Ａ）に
示すように、通常は、コンタクト孔５６の真上に位置さ
せることは難しい。なぜならば、コンタクト部での段差
のためにコンタクト部の近傍では表面の段差が激しくな
り、上部のスルーホール５７の開口が不完全になった
り、上部の第２の配線５２が激しい段差部においてステ
ップカバーレージを充分にとることができず、このため
段切れを起こしてしまうことがあるからである。

【０００７】さらに、第１配線５１がコンタクト孔５６
を確実に被覆するように配線パターンはコンタクト孔５
６の周辺端に対してあるマージンをもった大きさに作ら
なければならない。このマージンが不充分であると、Ａ
ｌのエッチング時にコンタクト部のＡｌまでもエッチン
グされてしまう危険があり、コンタクト抵抗および表面
絶縁性に重大な支障をきたしてしまう。上記と同様な事
情はスルーホール５７のパターンと第２配線５２の関係
にもあてはまる。

【０００８】以上の理由により、配線領域の大きさはあ
る程度までにしか小さくならず、素子の微細化にもかか
わらず、表面段差を残したままチップ面積はそれほど小
さくならないという点で解決されるべき余地が残されて
いる。

【０００９】次に図９を用いて第２の従来例の半導体装
置の製造工程について説明する。図９における（Ｂ）は
半導体装置の平面図であり、図９における（Ａ）は図９
における（Ｂ）のＡ−Ａ′線に沿った断面図である。

【００１０】この半導体装置の製造工程は、従来例１で
示したものと、穴の有無を除いて同様である。ただし、
図９における（Ａ）はインダクタンスを構成するツイス
トペア線の途中部分のみを示したものであるので、第１
配線７１とシリコンからなる第１絶縁層７３との間のコ
ンタクト穴は図示されていない。図９における（Ａ）に
おいて、Ｌ１は０．８μｍ、Ｌ２は１．４μｍ、Ｌ３は
１．０μｍである。図９における（Ｂ）において、Ｌ４
およびＬ６は３．０μｍ、Ｌ５は４．８μｍ、Ｌ７は
１．０μｍである。従来例１と同様にフォトリソグラフ
ィーのアライメントずれはコンタクトおよびスルーホー
ル７６の接続、信頼性に重大な支障をもたらすので、図
９における（Ｂ）に示すように第１配線７１，第２配線
７２ともスルーホール７６の大きさ（１．４μｍ）より
かなり大きなものになってしまう。このため高集積化が
非常に困難である。

【００１１】次に、従来の半導体装置における半導体電
極とシリコン基板とのコンタクトの取り方、および多層
配線においてスルーホールの形成方法の例を図１０〜図
１３に示す。

【００１２】図１０は、フィールド酸化膜１０４の上方
に、第１アルミニウム（Ａｌ）１０１と第２アルミニウ
ム（Ａｌ）１０２の接続を取るためのスルーホールＴＨ
１０１を形成した場合の断面図である。１０３はシリコ
ン基板であり、１０４および５はＳｉＯ₂ 膜である。

【００１３】この場合、スルーホールのサイズは規定の
最小サイズにすることができるが、フィールド酸化膜上
１０６まで第１Ａｌ １０１を取り出さなければならな
いので、高集積化の妨げとなっていた。

【００１４】図１１は、フィールド酸化膜上ではない比
較的薄い酸化膜１０７上にスルーホールＴＨ１０２を形
成した場合の断面図である。１０８はＳｉＯ₂ 膜であ
る。Ｌ１が０．４μｍ、Ｌ２，Ｌ３，Ｌ５が０．８μ
ｍ、Ｌ４が１．６μｍ、Ｌ６が４．２μｍであるよう
に、フィールド酸化膜上のスルーホールとは高さの位置
関係が異なるので、フォトエッチングにおいて確実に開
口するためには、スルーホールのサイズを大きくしなけ
ればならず、また図１０に示したものと同様に、第１Ａ
ｌを取り出さなければならなかった。

【００１５】図１２および図１３は、第１Ａｌ １０１
によりシリコンに接触を取ったコンタクト上にスルーホ
ールを形成した場合の断面図である。１０９および１１
０はＳｉＯ₂ 膜である。図１３においてＬ７およびＬ１
１は０．４μｍ、Ｌ８，Ｌ９，Ｌ１０は０．８μｍ、Ｌ
１２は３．２μｍとなる。

【００１６】図１２に示すものは、コンタクトホールＣ
Ｈ１０３よりもスルーホールＴＨ１０３が大きく、図１
３に示すものはコンタクトホールＣＨ１０４よりもスル
ーホールＴＨ１０４が小さい。

【００１７】いずれの場合もコンタクトとスルーホール
のサイズに大小関係をつけて、スルーホール形成部の凹
凸のうち比較的平坦なところを利用して、確実に開口で
きるようにしなければならなかった。

【００１８】次に、従来、３層Ａｌ配線技術を用い同軸
配線を実現する場合、図１４のように構成される。図１
４における（Ａ）は同軸配線構造の模式的断面図であ
り、図１４における（Ｂ）はその平面図である。第２ア
ルミニウム（Ａｌ）２０２を信号線として使用し、第１
アルミニウム（Ａｌ）２０１および第３アルミニウム
（Ａｌ）２０３をシールド線とし、第１Ａｌ ２０１と
第３Ａｌ ２０３との接続は、第１スルーホール２０
９，第２Ａｌ ２０２および第２スルーホール２１０を
介して第３Ａｌ ２０３に接続する構成となっている。
２０４はＳｉＯ₂ 基板である。第１Ａｌ ２０１と第３
Ａｌ ２０３は電気的に安定な電位（ＧＮＤ電位）に接
続される。図１４における（Ａ）において、Ｌ₁ は３．
２μｍまたは４．２μｍ、Ｌ₂ は１．０μｍ、Ｌ₃ は
１．５μｍ、Ｌ₄ は６．７μｍあるいは７．７μｍであ
る。

【００１９】

【発明が解決しようとする課題】従来のような多層配線
技術を用いて図８および図９に示すような多層配線を実
現する場合、次のような解決すべき課題があった。

【００２０】配線密度を向上させる手段として多層配線
を実現する場合、第１の配線に絶縁層（シリコン酸化膜
ＳｉＯ₂ ）を積層し、第２の配線を行い、第３の配線以
降は上記作業をくり返していたために、配線の段差によ
る段切れ，マイグレーションおよび絶縁層間の接続に必
要とされるコンタクトホール，スルーホールの開孔形状
等によって配線構造が規定され、このため配線密度の向
上に限界があった。

【００２１】例えば、コンタクトホールと第１スルーホ
ール，第１スルーホールと第２スルーホールの位置をず
らさなければならない。段差による段切れやマイグレー
ションに対して十分なライン／スペースを必要とする等
の制約もあった。

【００２２】次に、図１０〜図１３に示すような従来の
半導体装置においては、平坦な部分を大きく形成すべ
く、半導体電極とシリコン基板が接触するコンタクト領
域、および第１Ａｌと第２Ａｌをそれぞれ接続させるス
ルーホールを形成するための領域が非常に大きなものと
なり、高集積化の妨げとなっていた。また、層の表面全
体の平坦化がなされず、このため、３層以上の多層配線
化の妨げにもなっていた。

【００２３】次に、図１４に示すような従来の同軸配線
構造においては、シールド配線は、第１Ａｌ ２０１，
第１スルーホール２０９，第２Ａｌ ２０２，第２スル
ーホール２１０および第３Ａｌ ２０３で構成されるの
で、図１４における（Ｂ）に示すように、第２Ａｌ ２
０２のパターン内に第１スルーホール２０９と第２スル
ーホール２１０を設ける必要がありかつ第１スルーホー
ル２０９と第２スルーホール２１０の位置をずらす必要
があった。

【００２４】また、図１５に示すように、（第１スルー
ホール２０９の口径）＜（第２スルーホール２１０の口
径）を満たす形状とし、第１Ａｌ ２０１，第１スルー
ホール２０９，第２Ａｌ ２０２，第２スルーホール２
１０よび第３Ａｌ２０３で構成する必要もあった。

【００２５】図１４および図１５からも伴るように、従
来の同軸配線構造においては、高密度で信号線とのシー
ルド配線を形成しようとすると第１スルーホール２０９
および第２スルーホール２１０の形状に応じて第２Ａｌ
２０２の形状が決定されるため、信号線のライン／ス
ペースはシールド線としての第２Ａｌ ２０２が律束す
るという問題点があった。

【００２６】本発明の目的は上述した技術的課題を解消
すべく、配線密度を向上させた半導体装置の製造方法，
多層Ａｌ配線における必要領域を縮小化し、各層におけ
る表面平坦化により３層以上の多層Ａｌ配線を可能にし
た半導体装置の製造方法および高集積化が可能な同軸配
線構造を有する半導体装置の製造方法を提供することに
ある。

【００２７】

【課題を解決するための手段】本発明は、信号線が絶縁
体を介してシールド線によって囲まれた同軸配線構造を
有する半導体装置の製造方法であって、基板の表面上に
第１絶縁層を形成する工程と、前記第１絶縁層上に前記
シールド線の一部となる第１金属層を形成する工程と、
前記第１金属層上に第２絶縁層を形成する工程と、前記
第２絶縁層上に前記信号線となる第２金属層を形成する
工程と、前記第２絶縁層および前記第２金属層の表面上
に第３絶縁層を形成する工程と、前記第２絶縁層および
前記第３絶縁層を通って前記第１金属層に至り、前記第
２金属層に対してその表面に沿った方向に所定の間隔を
もって配される一対の溝を前記第２絶縁層および前記第
３絶縁層に形成する工程と、前記一対の溝内に前記シー
ルド線の一部となる金属を堆積させる工程と、前記第３
絶縁層上に前記シールド線の一部となる第３金属層を形
成する工程とを含み、前記一対の溝内に形成される前記
金属の側面を、前記第２絶縁層および前記第３絶縁層の
層厚方向において平坦に形成したことを特徴とするもの
である。

【００２８】一対の溝内に堆積される金属がＡｌまたは
Ａｌを主成分とする金属であり、アルキルアルミニウム
ハイドライドと水素とを利用したＣＶＤ法により一対の
溝内に堆積させるものであってよい。

【００２９】

【００３０】

【００３１】

【００３２】

【００３３】

【作用】本発明によれば、シリコン酸化膜中に溝あるい
は穴を設け、その部分に後述するＡｌ−ＣＶＤ法を用い
て配線することにより、高密度な配線が可能となり、半
導体装置を高集積化することができる。

【００３４】また、本発明によれば、Ａｌ−ＣＶＤ法を
用いてツイストペア線を形成することにより、高密度な
配線が可能となる。線１条当りのインダクタンスＬは、
Ｌ＝（Ｕｓ／２＋２ＬｏｇｅＤ／ｒ）×１０^-7［Ｈ／
ｍ］となるのでツイストペア線の効果を一層大きくする
ことができる。また、チップ上にツイストペア線を形成
する場合、素子の高集積化が可能である。

【００３５】本発明によれば、積層された複数の層を貫
通してスルーホールを形成し、アルキルアルミニウムハ
イドライドと水素とを利用したＣＶＤ法によりＡｌ単結
晶を成長させて穴の内部を埋め込むことにより、多層配
線における必要領域を縮小することができる。

【００３６】さらに、本発明においては、シールド配線
にＡｌ−ＣＶＤ法を使用することにより、第２Ａｌを信
号線だけに使用することができる。このことにより、信
号線のライン／スペースの高密度化を実現することがで
き、このためチップ上に同軸配線を形成する場合の高集
積化が可能である。

【００３７】

【実施例】本発明の好適な実施態様は絶縁層上に配線層
を形成する場合に、該配線層が設けられる部分を凹部と
しこの中に配線層が埋め込まれて実質的に配線層の上面
と絶縁層の上面とが平坦化されるよう構成された半導体
装置である。また、このような構成の配線を積層し互い
の間に介在する絶縁膜に開孔を設け、該開孔を介して上
下の配線層を接続すれば凹凸の極めて小さい多層配線構
造が容易に得られるのである。

【００３８】特に互いに交差する少なくとも上下２つの
配線層同士の接続を得る場合には、凹部を貫通部とし、
これが交差部での開孔と等価な役割をになう為にわざわ
ざコンタクトホールを形成する必要がなくなる。

【００３９】すなわち上部の配線層に着目すれば横方向
の絶縁性は凹部（貫通部）を有する絶縁膜によって得ら
れ、下方の絶縁性は下方の絶縁膜の上面によって得られ
るのである。

【００４０】配線形成の為の導電材料としては多結晶シ
リコンや、Ａｌ，Ｗ，Ｍｏ，Ｃｕ，Ｔａ等またこれらを
主成分とする金属等があるが、特にＡｌ−ＣＶＤ法によ
り良質な膜が再現性良く形成できるＡｌまたはＡｌを主
成分とする金属材料が好ましい。

【００４１】また、本発明の好適な実施態様例である半
導体装置の製造方法は導電材料金属の選択堆積法を用い
て、溝の中に形成される一層または多層の配線およびこ
れらの配線間を接線間を接続するための開孔（スルーホ
ール）および半導体素子と上記配線を接続するための開
孔（コンタクトホール）を形成するものである。

【００４２】図１における（Ａ）は本発明の背景となる
Ａｌ−ＣＶＤ法を用いた配線の、図１における（Ｂ）に
示す模式的平面図のＡ−Ａ′線に沿った模式的断面図で
ある。

【００４３】トランジスタ等のような機能素子の形成さ
れた半導体基体１５の表面上に形成されたシリコン酸化
物からなる第１絶縁層１３中に半導体基体と接続をとる
為の開孔および配線パターンに応じた溝を設けＡｌ−Ｃ
ＶＤ法を用いて、そこをＡｌまたはＡｌを主成分とする
金属で埋めることにより、コンタクト部分および第１配
線部分を形成する（符号１１）。第２絶縁層１４上に設
けられる第２配線１２と、半導体基体１５とのコンタク
トとするときは第１絶縁層１３および第２絶縁層１４を
貫通する開孔１６を形成しＡｌ−ＣＶＤ法で開孔を埋め
る。上述の溝に形成する。配線として用いるときは、第
１絶縁層１３を貫通しない溝に対してＡｌ−ＣＶＤ法に
よりＡｌまたはＡｌを主成分とする金属を堆積させる。

【００４４】第１絶縁層１３に形成された第１配線１１
に対して、第２配線１２を形成する場合も同様にシリコ
ン酸化物からなる第２絶縁層１４中に穴および溝を設
け、Ａｌ−ＣＶＤ技術を用いる。

【００４５】多層配線を行う場合は、上述の作業を各絶
縁層に対して行うことにより形成される。

【００４６】これとは別に、上下の配線間の電気的な接
続をとる為の開孔をＡｌ−ＣＶＤ法により選択堆積した
金属で埋め、その後溝を含む全面に金属を堆積させエッ
チングにより溝部以外のところの金属を除去することで
配線を形成することもできる。

【００４７】しかしながら、Ａｌ−ＣＶＤ法を用いれば
より一層簡単に形成できるのである。なぜならば形成さ
れた溝部や開孔部は溝部形成の際のダメージ等により非
電子供与性表面である絶縁層がダメージを受けた溝部表
面のみ表面改質されて電子供与性表面となるからであ
る。

【００４８】こうしてＡｌまたはＡｌを主成分とする金
属が配線パターン状の溝部および開孔内に選択的に堆積
するのである。

【００４９】以下Ａｌ−ＣＶＤ法について詳述する。こ
こでは、開孔に本Ａｌ−ＣＶＤ法による金属を堆積さ
せ、その後、スパッタリングにより全面に金属を堆積さ
せる例を中心に説明するが、上述の通りＡｌ−ＣＶＤ法
のみで配線を形成するほうがより好ましい。ここではＡ
ｌ−ＣＶＤ法がいかに選択性に優れ、形成される膜が電
極配線材料として良好なものであるかが詳しく理解でき
よう。

【００５０】（成膜方法） 本発明の背景となる電極の形成に好適な成膜方法につい
て以下に説明する。

【００５１】この方法は、上述した構成の電極を形成す
る為に開孔へ導電材料を埋め込むのに適した成膜方法で
ある。この好適な成膜方法とは、アルキルアルミニウム
ハイドライドのガスと水素ガスとを用いて、電子供与性
の基体上に表面反応により堆積膜を形成するものである
（以下Ａｌ−ＣＶＤ法と称する）。

【００５２】特に、原料ガスとしてモノメチルアルミニ
ウムハイドライド（ＭＭＡＨ）またはジメチルアルミニ
ウムハイドライド（ＤＭＡＨ）を用い、反応ガスとして
Ｈ₂ガスを用い、これらの混合ガスの下で基体表面を加
熱すれば良質のＡｌ膜を堆積することが出来る。ここ
で、Ａｌ選択堆積の際には直接加熱または間接加熱によ
り基体の表面温度をアルキルアルミニウムハイドライド
の分解温度以上４５０℃未満に保持することが好まし
く、より好ましくは２６０℃以上４４０℃以下がよい。

【００５３】基体を上記温度範囲になるべく加熱する方
法としては直接加熱と間接加熱とがあるが、特に直接加
熱により基体を上記温度に保持すれば高堆積速度で良質
のＡｌ膜を形成することができる。例えば、Ａｌ膜形成
時の基体表面温度をより好ましい温度範囲である２６０
℃〜４４０℃とした時、３００Å〜５０００Å／分とい
う抵抗加熱の場合よりも高い堆積速度で良質な膜が得ら
れるのである。このような直接加熱（加熱手段からのエ
ネルギーが直接基体に伝達されて基体自体を加熱する）
の方法としては、例えば、ハロゲンランプ、キセノンラ
ンプ等によるランプ加熱があげられる。また、間接加熱
の方法としては抵抗加熱があり、堆積膜を形成すべき基
体を支持するための堆積膜形成用の空間に配設された基
体支持部材に設けられた発熱体等を用いて行うことが出
来る。

【００５４】この方法により電子供与性の表面部分と非
電子供与性の表面部分とが共存する基体にＣＶＤ法を適
用すれば電子供与性の基体表面部分にのみ良好な選択性
のもとにＡｌの単結晶が形成される。このＡｌは電極／
配線材料として望まれるあらゆる特性に優れたものとな
る。即ち、ヒルロックの発生確率の低減、アロイスパイ
ク発生確率の低減が達成されるのである。

【００５５】これは、電子供与性の表面としての半導体
や導電体からなる表面上に良質のＡｌを選択的に形成で
き、且つそのＡｌが結晶性に優れているが故に下地のシ
リコン等との共晶反応によるアロイスパイクの形成等が
ほとんどみられないか極めて少ないものと考えらる。そ
して、半導体装置の電極として採用した場合には従来考
えられてきたＡｌ電極の概念を越えた従来技術では予想
だにしなかった効果が得られるのである。

【００５６】以上のように電子供与性の表面例えば絶縁
膜に形成され半導体基体表面が露出した開孔内に堆積さ
れたＡｌは単結晶構造となることを説明したが、このＡ
ｌ−ＣＶＤ法によれば以下のようなＡｌを主成分とする
金属膜をも選択的に堆積でき、その膜質も優れた特性を
示すのである。

【００５７】たとえば、アルキルアルミニウムハイドラ
イドのガスと水素とに加えてＳｉＨ₄ ，Ｓｉ₂ Ｈ₆ ，Ｓ
ｉ₃ Ｈ₈ ，Ｓｉ（ＣＨ₃ ）₄ ，ＳｉＣｌ₄ ，ＳｉＨ₂ Ｃ
ｌ₂，ＳｉＨＣｌ₃ 等のＳｉ原子を含むガスや、ＴｉＣ
ｌ₄ ，ＴｉＢｒ₄ ，Ｔｉ（ＣＨ₃ ）₄ 等のTi原子を含む
ガスや、ビスアセチルアセトナト銅Ｃｕ（Ｃ₅ Ｈ₇ Ｏ
₂ ），ビスジピバロイルメタナイト銅Ｃｕ（Ｃ₁₁Ｈ₁₉Ｏ
₂ ）₂ ，ビスヘキサフルオロアセチルアセトナト銅Ｃｕ
（Ｃ₅ ＨＦ₆ Ｏ₂ ）₂ 等のＣｕ原子を含むガスを適宜組
み合わせて導入して混合ガス雰囲気として、例えばＡｌ
−Ｓｉ，Ａｌ−Ｔｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｔｉ，
Ａｌ−Ｓｉ−Ｃｕ等の導電材料を選択的に堆積させて電
極を形成してもよい。

【００５８】また、上記Ａｌ−ＣＶＤ法は、選択性に優
れた成膜方法であり且堆積した膜の表面性が良好である
ために、次の堆積工程に非選択性の成膜方法を適用し
て、上述の選択堆積したＡｌ膜および絶縁膜としてのＳ
ｉＯ₂ 等の上にもＡｌ又はＡｌを主成分とする金属膜を
形成することにより、半導体装置の配線として汎用性の
高い好適な金属膜を得ることができる。

【００５９】このような金属膜とは、具体的には以下の
とおりである。選択堆積したＡｌ，Ａｌ−Ｓｉ，Ａｌ−
Ｔｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｔｉ，Ａｌ−Ｓｉ−Ｃ
ｕと非選択的に堆積したＡｌ，Ａｌ−Ｓｉ，Ａｌ−Ｔ
ｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｔｉ，Ａｌ−Ｓｉ−Ｃｕ
との組み合わせ等である。

【００６０】非選択堆積のための成膜方法としては上述
したＡｌ−ＣＶＤ法以外のＣＶＤ法やスパッタリング法
等がある。

【００６１】（成膜装置） 次に、本発明の背景となる電極を形成するのに好適な成
膜装置について説明する。

【００６２】図２ないし図４に上述した成膜方法を適用
するに好適な金属膜連続形成装置を模式的に示す。

【００６３】この金属膜連続形成装置は、図２に示すよ
うに、ゲートバルブ３１０ａ〜３１０ｆによって互いに
外気遮断下で連通可能に連接されているロードロック室
３１１，第１の成膜室としてのＣＶＤ反応室３１２，Ｒ
ｆエッチング室３１３，第２の成膜室としてのスパッタ
室３１４，ロードロック室３１５とから構成されてお
り、各室はそれぞれ排気系３１６ａ〜３１６ｅによって
排気され減圧可能に構成されている。ここで前記ロード
ロック室３１１は、スループット性を向上させるために
堆積処理前の基体雰囲気を排気後にＨ₂ 雰囲気に置き換
える為の室である。次のＣＶＤ反応室３１２は基体上に
常圧または減圧下で上述したＡｌ−ＣＶＤ法による選択
堆積を行う室であり、成膜すべき基体表面を少なくとも
２００℃〜４５０℃の範囲で加熱可能な発熱抵抗体３１
７を有する基体ホルダ３１８が内部に設けられるととも
に、ＣＶＤ用原料ガス導入ライン３１９によって室内に
バブラー３１９−１で水素によりバブリングされ気化さ
れたアルキルアルミニウムハイドライド等の原料ガスが
導入され、またガスライン３１９′より反応ガスとして
の水素ガスが導入されるように構成されている。次のＲ
ｆエッチング室３１３は選択堆積後の基体表面のクリー
ニング（エッチング）をＡｒ雰囲気下で行う為の室であ
り、内部には基体を少なくとも１００℃〜２５０℃の範
囲で加熱可能な基体ホルダ３２０とＲｆエッチング用電
極ライン３２１とが設けられるとともに、Ａｒガス供給
ライン３２２が接続されている。次のスパッタ室３１４
は基体表面にＡｒ雰囲気下でスパッタリングにより金属
膜を非選択的に堆積する室であり、内部に少なくとも２
００℃〜２５０℃の範囲で加熱される基体ホルダ３２３
とスパッタターゲット材３２４ａを取りつけるターゲッ
ト電極３２４とが設けられるとともに、Ａｒガス供給ラ
イン３２５が接続されている。最後のロードロック室３
１５は金属膜堆積完了後の基体を外気中に出す前の調整
室であり、雰囲気をＮ₂ に置換するように構成されてい
る。

【００６４】図３は上述した成膜方法を適用するに好適
な金属膜連続形成装置の他の構成例を示しており、前述
の図２と同じ部分については同一符号とする。図３の装
置が図２の装置と異なる点は、直接加熱手段としてハロ
ゲンランプ３３０が設けられており基体表面を直接加熱
出来る点であり、そのために、基体ホルダ３１２には基
体を浮かした状態で保持するツメ３３１が配設されてい
ることである。

【００６５】このよう構成により基体表面を直接加熱す
ることで前述した様に堆積速度をより一層向上させるこ
とが可能である。

【００６６】上記構成の金属膜連続形成装置は、実際的
には、図４に示すように、搬送室３２６を中継室として
前記ロードロック室３１１，ＣＶＤ反応室３１２，Ｒｆ
エッチング室３１３，スパッタ室３１４，ロードロック
室３１５が相互に連結された構造のものと実質的に等価
である。この構成ではロードロック室３１１はロードロ
ック室３１５を兼ねている。前記搬送室３２６には、図
に示すように、ＡＡ方向に正逆回転可能かつＢＢ方向に
伸縮可能な搬送手段としてのアーム３２７が設けられて
おり、このアーム３２７によって、図５中に矢印で示す
ように、基体を工程に従って順次ロードロック室３１１
からＣＶＤ室３１２，Ｒｆエッチング室３１３，スパッ
タ室３１４，ロードロック室３１５へと、外気にさらす
ことなく連続的に移動させることができるようになって
いる。

【００６７】（成膜手順） 本発明の背景となる電極および配線を形成するための成
膜手順について説明する。

【００６８】図６は本発明の背景となる電極および配線
を形成するための成膜手順を説明する模式的斜視図であ
る。

【００６９】始めに概略を説明する。絶縁膜に開孔の形
成された半導体基体を用意し、この基体を成膜室に配し
その表面を例えば２６０℃〜４５０℃に保持して、アル
キルアルミニウムハイドライドとしてＤＭＡＨのガスと
水素ガスとの混合雰囲気での熱ＣＶＤ法により開孔内の
半導体が露出した部分に選択的にＡｌを堆積させる。も
ちろん前述したようＳｉ原子等を含むガスを導入してＡ
ｌ−Ｓｉ等のＡｌを主成分とする金属膜を選択的に堆積
させてもよい。次にスパッタリング法により選択的に堆
積したＡｌおよび絶縁膜上にＡｌ又はＡｌを主成分とす
る金属膜を非選択的に形成する。その後、所望の配線形
状に非選択的に堆積した金属膜をパターニングすれば電
極および配線を形成することが出来る。

【００７０】次に、図３及び図６を参照しながら具体的
に説明するまず基体の用意をする。基体としては、例え
ば単結晶Ｓｉウエハ上に各口径の開孔の設けられた絶縁
膜が形成されたものを用意する。

【００７１】図６における（Ａ）はこの基体の一部分を
示す模式図である。ここで、４０１は伝導性基体として
の単結晶シリコン基体、４０２は絶縁膜（層）としての
熱酸化シリコン膜である。４０３および４０４は開孔
（露出部）であり、それぞれ口径が異なる。

【００７２】基体上への第１配線層としての電極となる
Ａｌ成膜の手順は図３をもってすれば次の通りである。

【００７３】まず、上述した基体をロードロック室３１
１に配置する。このロードロック室３１１に前記したよ
うに水素を導入して水素雰囲気としておく。そして、排
気系３１６ｂにより反応室３１２内をほぼ１×１０^-8Ｔ
ｏｒｒに排気する。ただし反応室３１２内の真空度は１
×１０^-8Ｔｏｒｒより悪くてもＡｌは成膜出来る。

【００７４】そして、ガスライン３１９からバブリング
されたＤＭＡＨのガスを供給する。ＤＭＡＨラインのキ
ャリアガスにはＨ₂ を用いる。

【００７５】第２のガスライン３１９′は反応ガスとし
てのＨ₂ 用であり、この第２のガスライン３１９′から
Ｈ₂ を流し、不図示のスローリークバルブの開度を調整
して反応室３１２内の圧力を所定の値にする。この場合
の典型的圧力は略々１．５Ｔｏｒｒがよい。ＤＭＡＨラ
インよりＤＭＡＨを反応管内へ導入する。全圧を略々
１．５Ｔｏｒｒ、ＤＭＡＨ分圧を略々５．０×１０^-3Ｔ
ｏｒｒとする。その後ハロゲンランプ３３０に通電しウ
エハを直接加熱する。このようにしてＡｌを選択的に堆
積させる。

【００７６】所定の堆積時間が経過した後、ＤＭＡＨの
供給を一端停止する。この過程で堆積されるＡｌ膜の所
定の堆積時間とは、Ｓｉ（単結晶シリコン基体）上のＡ
ｌ膜の厚さが、ＳｉＯ₂ （熱酸化シリコン膜）の膜厚と
等しくなるまでの時間であり、実験によりあらかじめ求
めることが出来る。

【００７７】このときの直接加熱による基体表面の温度
は２７０℃程度とする。ここまでの工程によれば図６に
おける（Ｂ）に示すように開孔内に選択的にＡｌ膜４０
５が堆積するのである。

【００７８】以上をコンタクトホール内に電極を形成す
る為の第１成膜工程と称する。

【００７９】上記第１成膜工程後、ＣＶＤ反応室３１２
を排気系３１６ｂにより５×１０^-3Ｔｏｒｒ以下の真空
度に到達するまで排気する。同時に、Ｒｆエッチング室
３１３を５×１０^-6Ｔｏｒｒ以下に排気する。両室が上
記真空度に到達したことを確認した後、ゲートバルブ３
１０ｃが開き、基体を搬送手段によりＣＶＤ反応室３１
２からＲｆエッチング室３１３へ移動し、ゲートバルブ
３１０ｃを閉じる。基体をＲｆエッチング室３１３に搬
送し、排気系３１６ｃによりＲｆエッチング室３１３を
１０^-6Ｔｏｒｒ以下の真空度に達するまで排気する。そ
の後Ｒｆエッチング用アルゴン供給ライン３２２により
アルゴンを供給し、Ｒｆエッチング室３１３を１０^-1〜
１０^-3Ｔｏｒｒのアルゴン雰囲気に保つ。Ｒｆエッチン
グ用基体ホルダー３２０を２００℃程に保ち、Ｒｆエッ
チング用電極３２１へ１００ＷのＲｆパワーを６０秒間
程供給し、Ｒｆエッチング室３１３内でアルゴンの放電
を生起させる。このようにすれば、基体の表面をアルゴ
ンイオンによりエッチングし、ＣＶＤ堆積膜の不要な表
面層をとり除くことができる。この場合のエッチング深
さは酸化物相当で約１００Å程度とする。なお、ここで
は、Ｒｆエッチング室でＣＶＤ堆積膜の表面エッチング
を行ったが、真空中を搬送される基体のＣＶＤ膜の表面
層は大気中の酸素等を含んでいないため、Ｒｆエッチン
グを行わなくてもかなわない。その場合、Ｒｆエッチン
グ室３１３は、ＣＶＤ反応室３１２とスパッタ室３１４
の温度差が大きく異なる場合、温度変化を短時間で行な
うための温度変更室として機能する。

【００８０】Ｒｆエッチング室３１３において、Ｒｆエ
ッチングが終了した後、アルゴンの流入を停止し、Ｒｆ
エッチング室３１３内のアルゴンを排気する。Ｒｆエッ
チング室３１３を５×１０^-6Ｔｏｒｒまで排気し、かつ
スパッタ室３１４を５×１０^-6Ｔｏｒｒ以下に排気した
後、ゲートバルブ３１０ｄを開く。その後、基体を搬送
手段を用いてＲｆエッチング室３１３からスパッタ室３
１４へ移動させゲートバルブ３１０ｄを閉じる。

【００８１】基体をスパッタ室３１４に搬送してから、
スパッタ室３１４をＲｆエッチング室３１３と同様に１
０^-1〜１０^-3Ｔｏｒｒのアルゴン雰囲気となし、基体を
載置する基体ホルダー３２３の温度を２００〜２５０℃
程に設定する。そして、５〜１０ｋｗのＤＣパワーでア
ルゴンの放電を行い、ＡｌやＡｌ−Ｓｉ（Ｓｉ：０．５
％）等のターゲット材をアルゴンイオンで削りＡｌやＡ
ｌ−Ｓｉ等の金属を基体上に１００００Å／分程の堆積
速度で成膜を行う。この工程は非選択的堆積工程であ
る。これを電極と接続する配線を形成する為の第２成膜
工程と称する。

【００８２】基体上に５０００Å程の金属膜を形成した
後、アルゴンの流入およびＤＣパワーの印加を停止す
る。ロードロック室３１１を５×１０^-3Ｔｏｒｒ以下に
排気した後、ゲートバルブ３１０ｅを開き基体を移動さ
せる。ゲートバルブ３１０ｅを閉じた後、ロードロック
室３１１にＮ₂ ガスを大気圧に達するまで流しゲートバ
ルブ３１０ｆを開いて基体を装置の外へ取り出す。

【００８３】以上の第２Ａｌ膜堆積工程によれば図６に
おける（Ｃ）のようにＳｉＯ₂ 膜４０２上にＡｌ膜４０
６を形成することができる。

【００８４】そして、このＡｌ膜４０６を図６における
（Ｄ）のようにパターニングすることにより所望の形状
の配線を得ることができる。

【００８５】（実験例）以下に、上記Ａｌ−ＣＶＤ法が
優れており、且つそれにより開孔内に堆積したＡｌがい
かに良質の膜であるかを実験結果をもとに説明する。

【００８６】まず基体としてＮ型単結晶シリコンウエハ
ーの表面を熱酸化して８０００ÅのＳｉＯ₂ を形成し
０．２５μｍ×０．２５μｍ角から１００μｍ×１００
μｍ角の各種口径の開孔をパターニングして下地のＳｉ
単結晶を露出させたものを複数個用意した（サンプル１
−１）。

【００８７】これらを以下の条件によるＡｌ−ＣＶＤ法
によりＡｌ膜を形成した。原料ガスとしてＤＭＡＨ、反
応ガスとして水素、全圧力を１．５Ｔｏｒｒ、ＤＭＡＨ
分圧を５．０×１０^-3Ｔｏｒｒという共通条件のもと
で、ハロゲンランプに通電する電力量を調整し直接加熱
により基体表面温度を２００℃〜４９０℃の範囲で設定
し成膜を行った。

【００８８】その結果を表１に示す。

【００８９】

【表１】

【００９０】表１から判るように、直接加熱による基体
表面温度が２６０℃以上では、Ａｌが開孔内に３０００
〜５０００Å／分という高い堆積速度で選択的に堆積し
た。

【００９１】基体表面温度が２６０℃〜４４０℃の範囲
での開孔内のＡｌ膜の特性を調べてみると、炭素の含有
はなく、抵抗率２．８〜３．４μΩｃｍ、反射率９０〜
９５％、１μｍ以上のヒロック密度が０〜１０であり、
スパイク発生（０．１５μｍ接合の破壊確率）がほとん
どない良好な特性であることが判明した。

【００９２】これに対して基体表面温度が２００℃〜２
５０℃では、膜質は２６０℃〜４４０℃の場合に比較し
て若干悪いものの従来技術から見れば相当によい膜であ
るが、堆積速度が１０００〜１５００Å／分と決して十
分に高いとはいえず、スループットも７〜１０枚／Ｈと
比較的低かった。

【００９３】また、基体表面温度が４５０℃以上になる
と、反射率が６０％以下、１μｍ以上のヒロック密度が
１０〜１０⁴ ｃｍ^-2、アロイスパイク発生が０〜３０％
となり、開孔内のＡｌ膜の特性は低下した。

【００９４】次に上述した方法がコンタクトホールやス
ルーホールといった開孔にいかに好適に用いることがで
きるかを説明する。

【００９５】即ち以下に述べる材料からなるコンタクト
ホール／スルーホール構造にも好ましく適用されるので
ある。

【００９６】上述したサンプル１−１にＡｌを成膜した
時と同じ条件で以下に述べるような構成の基体（サンプ
ル）にＡｌ膜を形成した。

【００９７】第１の基体表面材料としての単結晶シリコ
ンの上に、第２の基体表面材料としてのＣＶＤ法による
酸化シリコン膜を形成し、フォトリソグラフィー工程に
よりパターニングを行い、単結晶シリコン表面を部分的
に吐出させた。

【００９８】このときの熱酸化ＳｉＯ₂ 膜の膜厚は８０
００Å、単結晶シリコンの露出部即ち開口の大きさは
０．２５μｍ×０．２５μｍ〜１００μｍ×１００μｍ
であった。このようにしてサンプル１−２を準備した
（以下このようなサンプルを“ＣＶＤＳｉＯ₂ （以下Ｓ
ｉＯ₂ と略す）／単結晶シリコン”と表記することとす
る）。

【００９９】サンプル１−３は常圧ＣＶＤによって成膜
したボロンドープの酸化膜（以下ＢＳＧと略す）／単結
晶シリコン、サンプル１−４は常圧ＣＶＤによって成膜
したリンドープの酸化膜（以下ＰＳＧと略す）／単結晶
シリコン、サンプル１−５は常圧ＣＶＤによって成膜し
たリンおよびボロンドープの酸化膜（以下ＢＳＰＧと略
す）／単結晶シリコン、サンプル１−６はプラズマＣＶ
Ｄによって成膜した窒化膜（以下Ｐ−ＳｉＮと略す）／
単結晶シリコン、サンプル１−７は熱窒化膜（以下Ｔ−
ＳｉＮと略す）／単結晶シリコン、サンプル１−８は減
圧ＣＶＤによって成膜した窒化膜（以下ＬＰ−ＳｉＮと
略す）／単結晶シリコン、サンプル１−９はＥＣＲ装置
によって成膜した窒化膜（以下ＥＣＲ−ＳｉＮと略す）
／単結晶シリコンである。

【０１００】さらに以下に示す第１の基体表面材料（１
８種類）と第２の基体表面材料（９種類）の全組み合わ
せによりサンプル１−１１〜１−１７９（注意：サンプ
ル番号１−１０，２０，３０，４０，５０，６０，７
０，８０，９０，１００，１１０，１２０，１３０，１
４０，１５０，１６０，１７０は欠番）を作成した。第
１の基体表面材料として単結晶シリコン（単結晶Si），
多結晶シリコン（多結晶Ｓｉ），非晶質シリコン（非晶
質Ｓｉ），タングステン（Ｗ），モリブデン（Ｍｏ），
タンタル（Ｔａ），タングステンシリサイド（ＷＳ
ｉ），チタンシリサイド（ＴｉＳｉ），アルミニウム
（Ａｌ），アルミニウムシリコン（Ａｌ−Ｓｉ），チタ
ンアルミニウム（Ａｌ−Ｔｉ），チタンナイトライド
（Ｔｉ−Ｎ），銅（Ｃｕ），アルミニウムシリコン銅
（Ａｌ−Ｓｉ−Ｃｕ），アルミニウムパラジウム（Ａｌ
−Ｐｄ），チタン（Ｔｉ），モリブデンシリサイド（Ｍ
ｏ−Ｓｉ），タンタルシリサイド（Ｔａ−Ｓｉ）を使用
した。第２の基体表面材料としてはＴ−ＳｉＯ₂ ，Ｓｉ
Ｏ₂ ，ＢＳＧ，ＰＳＧ，ＢＰＳＧ，Ｐ−ＳｉＮ，Ｔ−Ｓ
ｉＮ，ＬＰ−ＳｉＮ，ＥＣＲ−ＳｉＮである。以上のよ
うな全サンプルについても上述したサンプル１−１に匹
敵する良好なＡｌ膜を形成することができた。

【０１０１】次に、以上のようにＡｌを選択堆積させた
基体に上述したスパッタリング法により非選択的にＡｌ
を堆積させてパターニングした。

【０１０２】その結果、スパッタリング法によるＡｌ膜
と、開孔内の選択堆積したＡｌ膜とは、開孔内のＡｌ膜
の表面性がよいために良好な電気的にも機械的にも耐久
性の高いコンタクト状態となっていた。

【０１０３】図１を用いて、配線構造の製造方法を説明
する。能動素子が作り込まれたシリコンからなる基板１
５上に、ＣＶＤ法などによりＢＰＳＧ膜またはＰＳＧ膜
を１００００〜１６０００Åの厚さに堆積した。そし
て、半導体基板１５のコンタクト取り出し領域と第１配
線１１を接続するためのコンタクトホールのパターニン
グを行なった。さらにつづいて第１配線１１が埋めこま
れる第１絶縁層１３内の領域をエッチングにより配線パ
ターン状に溝を形成した。この際のエッチングガスは、
Ｃ_３Ｆ_８とＣＨＦ_３との混合ガスを用い、０．１〜０．
８Ｐａ程度のガス圧力で５０００〜８０００Åの深さだ
けエッチングした。

【０１０４】このときコンタクト孔で露出された半導体
基板１５は３００〜５００Å程度の深さがエッチングさ
れた。より望ましい方法は上記のコンタクト孔開口の
際、第１絶縁層１３のエッチングを途中で止めることで
ある。このようにすると第１配線１１の埋め込みパター
ンのエッチングの際に残った半導体基板１５のコンタク
ト部分のエッチングを行なうことができるので、半導体
基板１５は不必要にエッチングされずに済む。この残す
厚みは実験結果を基に適宜設定できる。

【０１０５】上記の配線パターンエッチング直後、レジ
ストを除去する前にＳＦ₆ ガスを導入してＲｆパワー１
００Ｗを印加し、プラズマを発生させた。つまり、より
良好な選択性をだす為に配線を形成したい部分のみに、
プラズマ電離により発生した電子を供与していおいた。
然る後、湿式法によりレジストを除去した。導入するガ
スはＳＦ₆ に限らない。次にＡｌ−ＣＶＤ法により、以
上のような工程で開口したコンタクト部および配線パタ
ーン内にＡｌを堆積させた。

【０１０６】このときの成膜条件としては基体表面温度
を３００℃としてＤＭＡＨと水素とを用いた。

【０１０７】第１配線１１の表面が第１絶縁層１３の高
さと同じ位になった時点でＡｌの堆積を停止させた。こ
のことにより電子供与性の度合いの違いからコンタクト
部では、溝部に比べて高い堆積速度で成膜されるのでウ
ェハ上全面でほぼ平坦な面が得られた。

【０１０８】続いて、ウェハ上全面にＰＳＧまたはプラ
ズマＣＶＤによるシリコン窒化膜を１０００〜１６００
０Åの厚さに堆積された。その後、第２配線１２と第１
配線１１とを接続するためのスルーホールを開口し、続
いて第２配線１２のパターンとなる部分の第２絶縁層１
４のエッチングを行ない溝を形成した。

【０１０９】このスルーホールと配線パターンのエッチ
ング方法は、前に述べたコンタクト孔と第１配線１１の
エッチングの関係に同様である。つまり、スルーホール
で開口しないが第２配線１２が埋め込まれる部分の直下
には、絶縁層を厚さ５０００−８０００Å程度残すよう
にした。また、より一層良好な選択性を生じさせる為に
配線パターン形成直後に、プラズマを数秒間発生させＡ
ｌを埋め込む部分に電子を与えたことも同様である。以
上により図１に示す断面構造を有する半導体装置が得ら
れた。

【０１１０】以上の製造方法による効果は以下のとおり
である。

【０１１１】（１）この参考例では配線パターン形式の
ためのＡｌのエッチングは行なっていないので、従来の
半導体装置においてＡｌパターンとコンタクト孔のアラ
イメントずれを生じた際のような、コンタクト部のＡｌ
がエッチングされるようなことは起こらない。つまり、
コンタクト孔は確実にＡｌで埋め込まれ、このＡｌは確
実に第１配線１１と接続されることができる。スルーホ
ール１６と第２配線１２についても同様のことがいえ
る。従って高信頼性、高歩留りの配線構造が得られる。
また、従来例１のように、コンタクト孔やスルーホール
付近で配線層を大きくする必要がないので、高集積化が
可能である。

【０１１２】（２）この参考例では配線とその周辺の絶
縁層の物理的な高さをほぼ等しくすることが可能であ
る。従って、従来例１で問題になっていた、表面の激し
い凹凸による、Ａｌの段切れ，厚さの不均一性および配
線幅の不均一性が解消される。このことも高歩留り，高
集積，高信頼性に寄与する。また、コンタクト孔または
スルーホール孔の位置、または配線パターンの決定に対
する制約が少なくなるので、設計の自由度が増す。この
ことにより回路全体の高性能化、開発の短縮化にも寄与
することは疑いない。

【０１１３】図７に本発明の背景となる第２の参考例を
示す。この参考例はＡｌ−ＣＶＤ技術を用いて形成した
配線を用いてインダクタンスを形成するためのツイスト
ペアした線を形成してある。図７における（Ｂ）はその
模式的平面図であり、図７における（Ａ）は図７におけ
る（Ｂ）のＡ−Ａ′線に沿った模式的断面図である。

【０１１４】シリコン酸化物からなる第１絶縁層３３の
溝中に形成された第１配線３１とシリコン酸化物からな
る第２絶縁層３４中に形成された第２配線３２は近接し
て配置され、第１配線３１と第２配線３２は、第２絶縁
層３４に形成されたスルーホールを用いて、交差され
る。このようなクロス配線を極めて短い間隔で行なうこ
とにより、インダクタンスとなるいわゆるツイストペア
線を形成した。図７における（Ａ）においてＬ８は０．
８μｍ，Ｌ９は０．６μｍである。図７における（Ｂ）
においてＬ１０は０．８μｍ、Ｌ１１は１．９μｍ、Ｌ
１２は０．８μｍ、Ｌ１３は０．６μｍである。図９に
おける（Ｂ）に示した従来のツイストペア線と比較する
と、本実施例においては、極めて狭い領域においてツイ
ストペア線を形成することができる。

【０１１５】図９に示した従来例２では、配線の段差に
よる段切れ，マイグレーションあるいは絶縁層間の接続
に必要とされるコンタクトホール，スルーホールの形状
等により配線構造が規定されるので、ツイストペア線を
形成する場合にこの参考例と比べてツイストペア線を近
接に配置することが困難であった。

【０１１６】この参考例によると、極めて近接に配置し
たツイストペア線を形成することが可能であり、電磁誘
導および容量結合による雑音電圧の影響を一層小さくす
ることができるという効果がある。このような効果はツ
イストペア線について一般にいわれている効果である。

【０１１７】次に、本発明の背景となる第２の参考例の
半導体装置の製造方法を図７を用いて説明する。この製
造工程は、半導体基体とのコンタクトの有無を除いて実
施例１と同様である。従って第１配線３１を形成するま
での工程について説明する。すなわち、能動素子が作り
込まれた半導体基板３５上にＣＶＤ法などによりＢＰＳ
ＧまたはＰＳＧ層３３を１００００〜１６０００Åの厚
さに堆積させた。然るのちフォトリソグラフィーとエッ
チングにより、第１配線３１が埋めこまれるパターンを
形成した。このときの第１絶縁層３３のエッチング深さ
は５０００〜８０００Å程度であった。

【０１１８】エッチング時に表面を被覆しているレジス
トを除去する前に、ＳＦ₆ ガスを導入し、Ｒｆパワー１
００Ｗを印加してプラズマを発生させ、上記のエッチン
グ箇所の表面を電子供与性にしておいた。レジストを除
去した後、ＤＭＡＨガスを用いたＡｌ−ＣＶＤ法により
Ａｌの表面の高さが、第１絶縁層３３の表面の高さとほ
ぼ同じ程度になるように選択堆積を行なった。

【０１１９】以降の工程は参考例１において説明したの
と全く同様であるので、その説明は省略する。

【０１２０】参考例１で示した効果は参考例２にも全て
あてはまる。さらにこの参考例においては、コンタクト
およびスルーホール近傍での配線領域を大きくする必要
がないので、高集積化されたツイストペア線を作製する
ことができる。その結果、ツイストペア線の機能であ
る、雑音（容量結合あるいは電磁誘導のような外乱の影
響による雑音）除去効果が促進される。

【０１２１】図１６における（Ａ）は本発明の背景とな
る半導体装置の多層配線構造を示す模式的平面図であ
り、図１６における（Ｂ）は図１６における（Ａ）のＡ
−Ａ′線に沿った断面図である。

【０１２２】例えばＳｉのような下地表面上としての半
導体基体表面２６１上に、第１絶縁膜としてのＳｉＯ₂
膜２５７および第２絶縁膜としてのＳｉＯ₂ 膜２５５の
ように何層にも形成された絶縁膜の表面からその絶縁膜
の厚さに応じた規定のサイズの開口部（スルーホール）
ＴＨを形成する。この開口部ＴＨにおいては、結晶性の
基体２６１の表面にいたるまで、ＳｉＯ₂ を除去する。
次に、例えば後述するＡｌ−ＣＶＤ法を用いて、穴ＴＨ
の底部の基体２６１の表面上にＡｌ単結晶２６２を成長
させて穴ＴＨの内部を完全に埋め込み下地表面とその上
に形成される第２配線層（不図示）を接続する接続部材
としての金属膜を形成する。

【０１２３】このように複数の絶縁層が積層されて形成
された部分においても、これらを貫通する開孔を形成し
前述したＡｌ−ＣＶＤ法を適用することにより、アスペ
クト比が１．０以上はもちろん、従来では十分な埋込み
が行い難かったような１．５以上またはアスペクト比
２．０以上の小さくて深い貫通孔を埋めることができ
る。このようにアスペクト比を１．５以上としたときに
所望のデバイス特性が待たれる時の歩留りが大巾に向上
する。そして、このＡｌ−ＣＶＤ法により形成された膜
は単結晶Ａｌとなり、また、貫通孔を一回の堆積プロセ
スで埋めて上下の配線間のコンタクトがとれる（上，
中，下の３つの配線構造の場合）ので、その接続部分が
側面に突出部のない（図１２とは異なる）構造となる。

【０１２４】従ってその上下コンタクトをとる為の接続
部材による寄生容量が低減し、且つそのまわりでの段差
が生じない。更には開孔径を必要最小限のもので統一で
きるので２回の堆積およびパターニングのプロセスで接
続部材を形成していた従来例に対して１回の堆積および
パターニングですむのでマスクずれ等の心配も少ない。
そして、以上説明した工程を繰り返すことにより配線層
が３以上となる多層配線構造としても開孔内に埋め込ま
れた膜の表面が実質的に平坦となるので段差が加算的に
大きくなることはない。即ち下地表面としては配線層と
してのＡｌやＡｌを主成分とする金属膜等をも含む。

【０１２５】図１７に本発明の背景となる参考例を示
す。図１７における（Ａ）は半導体装置の模式的平面図
であり、図１７における（Ｂ）は図１７における（Ａ）
Ａ−Ａ′線に沿った断面図である。この半導体装置の製
造方法の概略は以下の通りである。まず、図１６におい
て説明したのと同じ方法で、下地表面とその上の第１絶
縁膜およびその上の第１配線層、これを覆う第２絶縁膜
の形成された半導体装置に対して開孔を形成し、Ａｌの
単結晶２６２を成長させて開孔ＴＨの内部を完全に埋め
込んだ。その後、ＳｉＯ_２ 膜２５５５の表面に、図１
０〜図１３に示した第２Ａｌ ２のような配線用のＡｌ
を形成した。

【０１２６】以上のようにすれば、図１０〜図１３にお
いて示した従来例のような、第１Ａｌ １０１と第２Ａ
ｌ １０２のコンタクトを取るための土台として必要
な、第１Ａｌ １０１を開孔部分のＳｉＯ₂ 膜上に形成
する必要はない。また、図１７における（Ａ）に示すよ
うに、ＳｉＯ₂ 膜２５５の周辺全域が第１Ａｌ １０１
に囲まれている場合でも開口部を形成するための領域さ
えあれば、底部の導伝物２６１に対して電極を形成する
ことができる。

【０１２７】図１７において、Ｌ１３は０．６μｍ、Ｌ
１４は０．８μｍ、Ｌ１５は２．０μｍである。図１１
においてＬ６は４．２μｍ、図１３においてＬ１２は
３．２μｍであるので、この参考例において配線に必要
な領域は、従来と比較すると小さくて済む。

【０１２８】以下、本発明の背景となる参考例を図１７
および図１８を用いて詳細に説明する。

【０１２９】図１８は本発明の背景となる半導体装置の
製造方法の一例を示す製造工程図である。

【０１３０】まず、シリコンからなる結晶性の基板８０
１に拡散層を形成した後、二酸化ケイ素の第１絶縁層８
０２を７０００Åの厚さに堆積させた（図１８における
（Ａ））。この参考例では、第１絶縁層８０２としてリ
ンおよびボロンを含有する二酸化ケイ素を常圧ＣＶＤ法
で堆積させた。これとは別にリン含有の二酸化ケイ素も
しくは不純物を含まない二酸化ケイ素などを用いてもよ
い。

【０１３１】次に、第１絶縁層８０２の上にアルミニウ
ム層８０３を８０００Åの厚さに堆積させた。そして、
通常のフォトリソグラフィの工程により、所定の形状に
加工した（図１８における（Ｂ））。具体的には、アル
ミニウム・シリコンをスパッタ法で堆積させ、Ｃｌ₂ −
ＢＣｌ₃ −Ｈｅ系のドライエッチングで加工を行った。

【０１３２】次に、二酸化ケイ素の第２絶縁層８０４を
６０００Åの厚さに堆積させた（図１８における
（Ｃ））。具体的にはリン含有二酸化ケイ素を常圧ＣＶ
Ｄ法で堆積させた。

【０１３３】次に、第２絶縁層８０４と第１絶縁層８０
２とを貫通させたアスペクト比１以上のコンタクトホー
ルＣＨ１を穴開けする（図１８における（Ｄ））。この
参考例では縮小投影露光機を使用してレジストのパター
ンを形成し、ＣＨＦ_３−Ｃ_２Ｆ_２系のドライエッチング
装置でエッチングを行った。

【０１３４】次に上述したＡｌ−ＣＶＤ法を使用し、上
記コンタクトホールＣＨ１に単結晶アルミニウムの埋め
込みを行った（図１９における（Ａ））。この参考例で
は純粋なアルミニウムではなく、アルミニウム・シリコ
ンを含有したアルミニウム・シリコンを堆積させた。成
膜装置は図２に示したものを用い、成膜条件は前述した
ものと同様であった。なお、金属膜８０５の堆積時間は
約２８分とした。ここでは図１８における（Ｄ）まで加
工された試料をも含めて基体と称する。

【０１３５】次に、第２絶縁層８０４およびＡｌ−Ｓｉ
膜８０５の表面上にスパッタリング法により第２アルミ
ニウム８０６を非選択的に堆積させた。そして通常のフ
ォトリソグラフィの工程により、所定の形状に第２アル
ミニウム８０６を加工した（図１９における（Ｂ））。

【０１３６】この参考例では第１アルミニウム８０３と
同様にＣｌ_２−ＢＣｌ_３−Ｈｅ系のドライエッチングで
加工を行った。

【０１３７】以上のような製造工程により、図１９にお
ける（Ｂ）のような構造を有する半導体装置の作製を達
成することができた。

【０１３８】この参考例においては、単結晶シリコンか
らなる基板を用いた半導体装置について説明したが、例
えばＧａＰのような選択電子供与性の物質からなる基板
を用いた半導体装置においても特に良い膜が形成でき
る。

【０１３９】図２０は本発明に基づく同軸配線構造を示
す模式図である。図２０における（Ａ）は断面図であ
り、図２０における（Ｂ）は平面図である。半導体基体
としてのシリコン基板５０７の上に絶縁層５０４が形成
され、この絶縁層５０４の上にシールド線となる導電層
としての第１アルミニウム（Ａｌ）５０１が積層されて
いる。信号線として使用される導電層としての第２アル
ミニウム（Ａｌ）５０２は、シールド線しして使用され
る導電層としての第３アルミニウム（Ａｌ）５０３、第
１アルミニウム５０１および絶縁層５０５および５０６
を同軸で貫通するアスペクト比の高い開孔に選択堆積さ
れた導電体としてのアルミニウム５０８に囲まれてい
る。このように、信号線である第２アルミニウム５０２
の周囲を他のアルミニウムで囲み、さらに、例えばＧＮ
Ｄのような固定電位に接続することにより、信号線同士
（例えば第２アルミニウム５０２からなる信号線と第２
アルミニウム２Ａからなる信号線）のクロストークを抑
えることができる。符号５０５および５０６は絶縁層で
あり、酸化シリコンや窒化シリコン等の無機材料あるい
は有機材料等が適用可能であるが、特に絶縁層５０６と
して四エチル有機化ケイ素を利用して形成された酸化シ
リコン（ＴＥＯＳ−ＳｉＯ）が好ましい。

【０１４０】導電体５０８は複数の絶縁層を貫通してそ
の上下の配線を接続するので占有面積を小さくし、かつ
寄生容量をも小さくすることができる。さらには導電体
５０８の側面が実質的に平坦なので、複数絶縁層間に図
１４および図１５に示したような余分な配線部分が生じ
ず、段差が大きくなることが少ないのである。

【０１４１】特に、アスペクト比を１．０以上、好まし
くは１．５以上、最適には２．０以上とすれば深さが特
定されたときでも占有面積を小さくすることができる。

【０１４２】図２１〜図２３は、本発明による同軸配線
構造の半導体装置の製造方法の一実施例を示す製造工程
図である。

【０１４３】まず、通常の半導体装置作製の過程におい
て、シリコン基板６０１に拡散層などを作り込み、層間
絶縁層６０２を５０００Å表面に被せた（図２１におけ
る（Ａ））。

【０１４４】この層間絶縁層は、本実施例ではホウ素と
リンを含有した二酸化ケイ素膜を使用したが、リン含有
のみの二酸化ケイ素膜あるいは不純物を含有しない二酸
化ケイ素膜を使用することもできる。

【０１４５】次に、シールド線，底面用の第１アルミニ
ウム６０３を層間絶縁層６０２の上に３０００Åの厚さ
に堆積させた（図２１における（Ｂ））。

【０１４６】本実施例においては、このアルミニウム６
０３の堆積にはスパッタ法を用いたが、電子ビーム蒸着
法、あるいはＣＶＤ法でも使用できる。このアルミニウ
ム６０３の堆積後、信号線と基板素子間の間にコンタク
トが必要な箇所に、コンタクトホールより大きな寸法で
アルミニウム６０３に穴Ｈ１を開けておいた（図２２に
おける（Ａ））。図２１における（Ｃ），図２２におけ
る（Ａ）および（Ｃ）はコンタクト部における工程を示
す。このアルミニウムパターニングの方法は通常のレジ
ストによるフォトリソグラフィーの工程と、塩素含有の
ドライエッチング法によって達成できる。

【０１４７】次にシールド線底面用のアルミニウム６０
３と信号線を絶縁するための層間絶縁層６０４を６００
０Å堆積させた（図２１における（Ｃ））。

【０１４８】この絶縁層６０４は、本実施例ではリン含
有二酸化ケイ素を使用したが、不純物を含有しない二酸
化ケイ素を使用することもできる。この層間絶縁層堆積
後、信号線と基板側素子との間にコンタクトの必要な箇
所にコンタクトホールＣＨ６０１を開けた（図２２にお
ける（Ｂ））。このコンタクトホールＣＨ６０１の形成
方法は、通常のレジストによるフォトリソグラフィーの
工程と、ドライエッチング法によって達成できた。

【０１４９】以上、図２１における（Ａ）〜（Ｃ）およ
び図２２における（Ａ），（Ｂ）までの構造は公知の半
導体製造技術によって達成できる。

【０１５０】次に信号ラインに使用するアルミニウム・
シリコン６０５を堆積させた。このアルミニウム・シリ
コンの堆積は基板素子へのコンタクトホールが、ある程
度大きい場合は、スパッタ法や電子ビーム蒸着法でもか
まわないが、本実施例では１μｍ角の大きさのコンタク
トホールであったため、選択アルミニウムＣＶＤとスパ
ッタ法を併用する方法を用いた。アルミニウム・シリコ
ンの堆積には図２に示した金属膜成膜装置を用いた。堆
積条件も前述のとおりである。

【０１５１】アルミニウム・シリコンの厚さが、絶縁層
６０２と６０４を合計した厚さ、つまり１１０００Åに
なったまでの堆積時間は約２２分であった。このときの
直接加熱による基体表面の温度は２７０℃とした。この
堆積工程では、コンタクトホールＣＨ６０１部分にのみ
アルミニウム・シリコン６０５が堆積された。このとき
の基体の状態は図２１における（Ｄ）および図２２にお
ける（Ｃ）のようになっていた。

【０１５２】次に、堆積させたアルミニウム・シリコン
６０５を所定の配線形状にパターニングを行う（図２３
における（Ａ））。この配線形成方法は通常のレジスト
によるフォトリソグラフィーの工程と、塩素含有のドラ
イエッチング法によって達成できた。

【０１５３】次に信号線６０５とシールド線上面を絶縁
する。層間絶縁層６０６を６０００Åの厚さに堆積させ
た（図２３における（Ｂ））。

【０１５４】この絶縁層６０６に本実施例ではリン含有
二酸化ケイ素を使用している。成膜方法としてはＯ₃ −
ＴＥＯＳ（四エチル有機化ケイ素）系ＣＶＤを使用して
おり、リンの含有はＴＭＰ（四メチル化リン）を含ませ
ることによって制御した。基板温度は４００℃であり、
絶縁層６０６のリン濃度はおよそ６％であった。この絶
縁層６０６は通常のＳＨ₄ Ｏ₂ −ＰＨ₃ 系のＣＶＤ法で
も使用できる。

【０１５５】次に信号線６０５の側面をシールドする場
所に狭い溝を開ける（図２３における（Ｃ））。この溝
の形成には通常のフォトリソグラフィーとドライエッチ
ングによって達成できる。本実施例では縮小露先装置を
使用し、０．８μｍ幅のレジスト形状を作り、Ｃ₂ Ｆ₂
−ＣＨＦ₃ 系のドライエッチングで溝を形成した。

【０１５６】最後に信号線６０５の上面および側面のア
ルミニウム６０７を堆積し、シールドを完成させた（図
２３における（Ｄ））。

【０１５７】このアルミニウムの堆積は幅が０．８μｍ
で深さが１．２μｍでありアスペクト比が１．０以上な
ので、スパッタ法、電子ビーム蒸着法などでは溝内部に
スができてしまい完全な埋め込みができない。そこでこ
の溝の埋め込みは選択アルミニウムＣＶＤを使用するこ
とになる。本実施例では、信号線６０５のアルミニウム
堆積と同様選択アルミニウムＣＶＤとスパッタ法を併用
する方法を用いシールド線側面および上面６０７を形成
した。

【０１５８】信号線６０５とシールド線６０７の形成方
法の相異点はシールド線６０７側がＴＭＰ（トリメチル
リン）選択Ａｌ−ＣＶＤ堆積中に含ませない純アルミニ
ウムを使用したことと選択アルミニウムＣＶＤの埋め込
み深さが１２０００Åになっていることである。

【０１５９】アルミニウム堆積後、シールド線として余
分な部分のエッチングは、通常のレジストを使用したフ
ォトリソグラフィーと塩素含有のドライエッチング法で
達成できる。

【０１６０】

【発明の効果】本発明においては、Ａｌ−ＣＶＤ技術を
用いて配線を行うようにしたので、表面平坦化および高
密度配線が可能となった。高密度配線によって半導体装
置の面積が縮小され、このため、半導体装置の製造コス
トの低下を図ることができる。また、ツイストペア線を
形成した場合に、従来に比べてより一層ツイストペア線
の効果を得ることができるという利点もある。

【０１６１】また、本発明においては、積層された複数
の導伝物や絶縁物中に貫通孔を形成し、例えばＡｌ−Ｃ
ＶＤ法により貫通孔内部にＡｌ単結晶を成長させて穴の
内部を全て埋め込むことにより、多層配線を形成するの
に必要な領域を小さくすることができ、また半導体装置
の表面の平坦化もなされる。従って、高集積化に極めて
適した半導体装置となり得るという効果がある。

【０１６２】さらに、本発明によれば、信号線の高密度
化を実現することができるので、チップ上に同軸配線を
形成する際に高集積化が可能であるという効果もある。

【図面の簡単な説明】

【図１】本発明の背景となる第１の参考例を示す模式図
である。

【図２】本発明の背景となる成膜方法を適用するのに好
適な金属膜連続形成装置の模式図である。

【図３】本発明の背景となる成膜方法を適用するのに好
適な金属膜連続形成装置の模式図である。

【図４】本発明の背景となる成膜方法を適用するのに好
適な金属膜連続形成装置の模式図である。

【図５】本発明の背景となる成膜方法を適用するのに好
適な金属膜連続形成装置の模式図である。

【図６】本発明の背景となる成膜手順を説明するための
模式的斜視図である。

【図７】本発明の背景となる第２の参考例を示す模式図
である。

【図８】従来の半導体装置の模式図である。

【図９】従来の半導体装置の模式図である。

【図１０】従来の２層Ａｌ配線構造を示す模式的断面図
である。

【図１１】従来の２層Ａｌ配線構造を示す模式的断面図
である。

【図１２】従来の２層Ａｌ配線構造を示す模式的断面図
である。

【図１３】従来の２層Ａｌ配線構造を示す模式的断面図
である。

【図１４】従来の半導体装置の模式図である。

【図１５】従来の半導体装置の模式図である。

【図１６】本発明の背景となる基本概念を示す図であ
る。

【図１７】本発明の背景となる第３の参考例を示す模式
図である。

【図１８】図１７に示した半導体装置の製造工程を示す
図である。

【図１９】図１８に示した半導体装置の製造工程の後工
程を示す図である。

【図２０】本発明の実施例を示す模式図である。

【図２１】図２０に示した半導体装置の配線部の製造工
程を示す図である。

【図２２】図２０に示した半導体装置のコンタクト部の
製造工程を示す図である。

【図２３】図２１に示した半導体装置の配線部の製造工
程の後工程を示す図である。

【符号の説明】

１１，３１ 第１配線 １２，３２ 第２配線 １３，３３ 第１絶縁層 １４，３４ 第２絶縁層 １５，３５ 半導体基板 １６ スルーホール １０１ 第１アルミニウム １０２ 第２アルミニウム １０５，１０７，２５５，２５７，８０２，８０４ Ｓ
ｉＯ２ 膜 ２６１ シリコン基板 ２６２ 単結晶アルミニウム ３１０ａ，３１０ｂ，３１０ｃ，３１０ｄ，３１０ｅ，
３１０ｆ ゲートバルブ ３１１ ロードロック室 ３１２ 反応室 ３１３ Ｒｆエッチング室 ３１４ スパッタ室 ３１５ ロードロック室 ３１６ａ，３１６ｂ，３１６ｃ，３１６ｄ，３１６ｅ
排気系 ３１７ ヒータ ３１８，３２３ ウエハホルダ ３１９，３２２，３２５ ガス導入ライン ３２０ アノード電極 ３２１ カソード電極 ３２４ スパッタターゲット ３２７ ハンドリングアーム ５０１，６０３ 第１アルミニウム ５０２, ５０２Ａ 第２アルミニウム ５０３ 第３アルミニウム ５０４ ＳｉＯ２ 膜 ５０５ 四エチル有機化ケイ素膜 ５０７，６０１ シリコン基板 ６０２，６０４，６０６ 層間絶縁層 ６０５ アルミニウム・シリコン ６０７ シールド線 ８０１ シリコン基板 ８０３，８０６ Ａｌ−Ｓｉ ８０５ Ａｌ−Ｓｉ単結晶

フロントページの続き (72)発明者 一瀬 敏彦 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 室岡 文夫 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 松本 繁幸 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 池田 敦 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (56)参考文献 特開 昭63−33569（ＪＰ，Ａ) 特開 平３−35526（ＪＰ，Ａ) 特開 昭61−81655（ＪＰ，Ａ) 特開 昭59−198796（ＪＰ，Ａ) 特開 昭61−248471（ＪＰ，Ａ) 特開 平２−42729（ＪＰ，Ａ) 実開 昭62−134246（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/3205 H01L 21/3213 H01L 21/768 H01L 21/28 - 21/288 H01L 21/44 - 21/445 H01L 29/40 - 29/43 H01L 29/47 H01L 29/872

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 信号線が絶縁体を介してシールド線によ
   って囲まれた同軸配線構造を有する半導体装置の製造方
   法であって、 基板の表面上に第１絶縁層を形成する工程と、 前記第１絶縁層上に前記シールド線の一部となる第１金
   属層を形成する工程と、 前記第１金属層上に第２絶縁層を形成する工程と、 前記第２絶縁層上に前記信号線となる第２金属層を形成
   する工程と、 前記第２絶縁層および前記第２金属層の表面上に第３絶
   縁層を形成する工程と、 前記第２絶縁層および前記第３絶縁層を通って前記第１
   金属層に至り、前記第２金属層に対してその表面に沿っ
   た方向に所定の間隔をもって配される一対の溝を前記第
   ２絶縁層および前記第３絶縁層に形成する工程と、 前記一対の溝内に前記シールド線の一部となる金属を堆
   積させる工程と、 前記第３絶縁層上に前記シールド線の一部となる第３金
   属層を形成する工程とを含み、前記一対の溝内に形成さ
   れる前記金属の側面を、前記第２絶縁層および前記第３
   絶縁層の層厚方向において平坦に形成したことを特徴と
   する半導体装置の製造方法。
2. 【請求項２】 前記一対の溝内に堆積される前記金属
   は、ＡｌまたはＡｌを主成分とする金属であり、アルキ
   ルアルミニウムハイドライドと水素とを利用したＣＶＤ
   法により前記一対の溝内に堆積させることを特徴とする
   請求項１に記載の半導体装置の製造方法。