JP3217035B2 - 外部テスト信号を用いてオン・チップ信号を評価するためのオン・チップ・テスト回路 - Google Patents

外部テスト信号を用いてオン・チップ信号を評価するためのオン・チップ・テスト回路

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    • G11C2029/5004—Voltage

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般的にいえば、た
とえばメモり装置などの半導体装置のためのテスト回路
に関する。さらに具体的にいえば、本発明は外部から印
加されるテスト信号を用いてオン・チップ信号を評価す
るための方法及び装置に関する。
【０００２】
【従来の技術】集積回路は近年急速に進歩してきた。性
能が進歩する度に集積回路のテストは一層複雑になって
きている。元来、半導体チップは外部テスタによりテス
トされており、その場合半導体のオン・チップ動作が実
際に正しいかどうかを評価するために大型の複雑なテス
ト装置がオフ・チップで用いられていた。半導体回路の
複雑度が増すにつれて外部テスタの能力はすべての回路
機能をテストするためには不十分なものとなった。この
結果、オン・チップ回路の適正な動作を評価する際に外
部テスタを補助する自己テスト回路の開発がなされるよ
うになった。この自己テスト回路はオン・チップに組み
込まれ、それまで外部装置ではテストすることができな
かった他のオン・チップ回路、またはテストできたとし
ても少なくとも困難を伴ったような他のオン・チップ回
路を評価するために用いられていた。究極的には組み込
み自己テスト（ＢＩＳＴ）回路の全体系が設計されてテ
スト機能の一層多くのものをチップに組み込むことが可
能となり、この結果外部テスタをその性質上より簡単な
ものとすることができるようになった。オン・チップ・
テスト回路を加えたために外部テスタはその性質上より
簡単なものとなったが、テストの品質、従って最終的な
チップの品質は改善された。
【０００３】このようなＢＩＳＴ回路によりテストされ
る能力の中では半導体メモリ回路が突出している。これ
には、記憶機能を有するチップ上のメモリなどの単体の
メモリ、あるいはマイクロプロセッサまたはその他の何
らかの論理機能を目的とするが論理の性能および動作を
強化するためにチップ上に設けられた１つまたはいくつ
かのメモリを有するようなチップ回路などのマイクロプ
ロセッサまたはその他の半導体装置に埋め込まれたメモ
リが含まれる。半導体メモリ装置用のＢＩＳＴ回路の例
は米国特許 第5,535,164号明細書に開示されており、こ
の米国特許の全開示がここに引用される。
【０００４】メモリの設計が改善されると共にメモり性
能の改善、およびこれに伴うメモリ・アクセス時間やサ
イクル時間の減少がもたらされた。このようなアクセス
時間またはサイクル時間の減少はデバイスの性能をさら
に改善する一層積極的な手法さえも用いる契機となっ
た。アナログ回路手法は性能を改善するために用いられ
る方法の重要な部分である。アナログ回路の動作はディ
ジタル回路の動作とは異なっており、後者は信号値が１
または０として処理される型のものである。アナログ回
路では対応するディジタル値の１と０との間に無限の数
値がある。例えば、スタティック・ランダム・アクセス
・メモリの感知増幅器はある時点でサンプルされたアナ
ログ信号を受け取って増幅された信号をディジタル値の
１または０に変換する。ディジタル回路用にこれまで用
いられた標準的なテスト方法はアナログ回路およびアナ
ログ信号を十分にテストするには不十分である。
【０００５】
【発明が解決しようとする課題】メモリ回路設計者が直
面する問題は、信号がサンプルされた時点で感知増幅器
に与えるアナログ信号の振幅を決定することである。こ
の信号を測定する従来の試みの典型的なものは外部信号
プローブを用いるのが普通であった。しかしながら、回
路インピーダンス、例えばキャパシタンスが減少する
と、外部プローブなどの従来の方法を用いてオン・チッ
プ信号を評価することは非常に困難となってきている。
この困難は、プローブのインピーダンスが測定信号に悪
影響を及ぼすことがあるために生じる。従って、評価さ
れる信号を乱すことなくアナログ信号などのオン・チッ
プ信号を評価する方法に対する需要がある。
【０００６】
【課題を解決するための手段】本発明の１実施例によれ
ば、半導体チップはオン・チップ信号を含み、このオン
・チップ信号は評価されるべき信号特性を有し、オフ・
チップ・テスト信号を受け取るテスト回路がオン・チッ
プ信号とテスト信号とを比較して信号特性を評価する。
【０００７】本発明はまた前記装置を使用する際に実施
される方法、および別の実施例において半導体チップの
ためのオン・チップ信号を評価する方法を提供しようと
するものであり、該方法は、 ａ）外部で発生されたテスト信号をチップ上のテスト回
路の１入力に印加するステップと、 ｂ）評価されようとするオン・チップ信号をテスト回路
の別の入力に印加するステップと、 ｃ）オン・チップ信号をテスト信号と比較するステップ
と、 ｄ）オン・チップ信号の特性に対応する出力をテスト回
路から発生させるステップと、を含む。
【０００８】本発明のこれらの態様及びその他の態様
は、本発明を実施する最良の態様を示す好適な実施例に
ついての以下の詳細な説明及び添付図面に照らして、当
業者には直ちに明らかとなるはずである。
【０００９】
【発明の実施の形態】本発明の好適な実施例はスタティ
ック・ランダム・アクセス・メモリ（ＳＲＡＭ）装置と
いう環境において説明されるが、これは本発明と共に使
用されうる半導体装置の１つの例であるに過ぎない。本
発明は、テスト・プローブなどの外部テスト装置を用い
てチップに負荷を与えることを必要とすることなくオン
・チップ信号を評価する方法に関する。本発明で説明さ
れるいくつかの実施例において利用される外部機能は外
部テスト信号をチップ上のテスト回路への入力として印
加することである。このような入力信号はメモリ装置に
負荷を与えず、評価されようとする信号に悪影響を与え
ない。
【００１０】図１を参照すると、例えばスタティック・
ランダム・アクセス・メモリのような半導体装置１０が
メモリ・セル・アレイ１２を含んでいる。本明細書にお
いて「半導体装置」および［ＳＲＡＭ」成る用語は図に
おいて参照番号１０で示される装置に対して互換的に用
いられる。ＳＲＡＭおよびメモリ装置以外のその他の型
の装置が本発明と共に使用できることは当業者にとって
自明であろう。図１および図４に示される回路は半導体
チップ上に配置されていることが判る。セル・アレイ１
２は典型的には行および列に配列された相当数のメモリ
・セルを含む。よく知られているように、各セルは行お
よび列アドレス・デコーダ回路（図示せず）と共に適当
な行および列アドレス信号を用いてアドレスされる。セ
ルの列中の各セルは、この例では、１対のビット線１
４、１６に接続される。各ビット線は適当な回路を介し
てデータ読み取り動作のため差動感知増幅器１８の対応
する入力に接続されている。
【００１１】差動感知増幅器１８は従来型の設計のもの
でよく、それぞれのビット線１４、１６に接続されたメ
モリ・セルから転送されたオン・チップ信号２６を検出
し、増幅するために用いられる。この例におけるこのオ
ン・チップ信号２６は小さな差動信号であり、ビット線
１４、１６を介して感知増幅器１８に差動的に与えら
れ、これはメモリ・セルから転送された電荷の量に対応
する。この処理は一般に読み取り動作と呼ばれる。感知
増幅器１８はビット線上の小さな電圧変化としてオン・
チップ信号２６を検出する。
【００１２】図２は本発明と共に用いるのに適する従来
型の感知増幅器回路１８の簡略化したブロック図であ
る。この回路は当業者に周知であるからその動作につい
ての詳細な説明は不要である。この後で説明するよう
に、感知増幅器１８に適する感知増幅器の代替の設計が
図４に示される。
【００１３】図２において、ビット線１４、１６（図
１）は適当な回路（図示せず）によってそれぞれの感知
線１００、１０２に結合される。感知増幅器１８は１対
のｎチャネル感知トランジスタ１０４、１０６および１
対のｐチャネル負荷トランジスタ１０８、１１０を含
み、これらが図示のよく知られた交差結合の形で相互接
続されている。従って感知増幅器１８は２つの相補的出
力ノード１１２、１１４（真および偽）を有する。この
出力ノード１１２、１１４は装置１０の出力回路（図示
せず）に結合されてメモリ・セル・データが検出され、
そして必要に応じてメモリ・データ・アウト２０として
出力されるようにする（図１）。制御入力信号ＳＥＴ
ＳＥＮＳＥ ＡＭＰ２２の動作によって感知増幅器１８
の動作を制御またはイネーブルするために制御スイッチ
・トランジスタ１１６が用いられる。ＳＥＴ ＳＥＮＳ
Ｅ ＡＭＰ信号２２がアクティブ（この場合にはアクテ
ィブ・ハイ）になると、接地基準電位が感知増幅器１８
の感知トランジスタ１０４、１０６に与えられる。
【００１４】図３はメモリ・セル読み取り動作の典型的
なタイミング・シーケンスを一般的な形で示す（図３
は、この後で説明されるように本発明で用いられるタイ
ミング信号ＳＥＴ ＳＩＧＮＡＬ ＣＯＭＰＡＲＥも含
んでいる）。クロック信号２４はＳＲＡＭ１０内で一連
の事象を活性化させる。ここに述べる実施例は同期型Ｓ
ＲＡＭに関するものであるが、本発明は非同期型のＳＲ
ＡＭにも使用可能であり更に一般的にいうと評価される
べきオン・チップ信号を有する如何なる半導体装置にも
使用可能である。
【００１５】感知増幅器１８の出力ノード（１１２、１
１４、図２）は初期状態２５まで予め充電される。この
例では、感知増幅器の出力ノードは高いレベル、例えば
半導体装置１０の正電圧レールＶDDまで予め充電される
（図４は予備充電回路の例を示す）。図３における出力
ノード信号の簡略化した表示は、オン・チップ信号２６
に対する感知増幅器１８の応答、この例ではアレイ１２
の選択されたメモリ・セルから受け取ったビット線１
４、１６上の差動信号を表す。時刻Ｘにおいて、対応す
るワード線信号がハイとなる動作によって選択されたメ
モリ・セルがビット線１４、１６に接続され、遷移期間
２８の間に選択されたメモリ・セルからの差動信号２６
がビット線１４、１６に跨って現れる。ＳＥＴ ＳＥＮ
ＳＥ ＡＭＰ信号２２が時刻ｔ0 等においてアクティブ
になると（これにより感知増幅器１８をイネーブルす
る）、差動オン・チップ信号２６が感知増幅器１８によ
って増幅される。
【００１６】ワード線信号ＷＬがアクティブに遷移した
後、ＳＥＴ ＳＥＮＳＥ ＡＭＰＬＩＦＩＥＲ信号２２
（ここではＳＥＴ ＳＥＮＳＥ ＡＭＰ信号とも呼ばれ
る）は時刻ｔ0 においてそのアクティブ状態に遷移す
る。ｔ0 はある時間期間（例えば１ナノ秒）である。Ｓ
ＥＴ ＳＥＮＳＥ ＡＭＰ信号２２がアクティブになる
と感知増幅器１８は迅速にラッチ状態になって、図３の
２９で示すように一方の出力ノードがハイになり他方が
ロウになる。従って、図３に示すように、感知増幅器１
８が急速にラッチ状態に駆動されるので出力ノード信号
の波形に顕著な屈曲部２３が現れる。感知増幅器１８が
ラッチすると、感知増幅器１８の交差結合駆動型の設計
による動作によって出力ノード１１２、１１４の１つが
ハイに引き上げられ、他方のノードがロウに引き下げら
れる。どちらのノードがハイにラッチされ、どちらのノ
ードがロウにラッチされるかはメモリ・セルが“１”を
ストアしていたか“０”をストアしていたかによって決
まる。感知増幅器１８の出力ノード１１２、１１４にお
ける電圧は従って真および偽の形となって装置１０の出
力回路（図示せず）により更に処理され、読み取られた
メモリ・セルからのデータを示すデータ出力信号２０
（図１）を発生する。
【００１７】このように、読み取り動作の間、ワード線
信号ＷＬがアクティブになるときメモリ・セルはビット
線に一瞬接続される。メモリ・セルからの電荷がビット
線１４、１６に加えられてビット線間に小さな電圧差を
生じる。感知増幅器１８はこの差電圧を急速に増幅し、
ラッチして、メモリ・セルから１が読み取られたかまた
は０が読み取られたかに応じてその出力２０に論理
“１”または論理“０”を生じる。
【００１８】従来型のメモリ・アレイには非常に小さな
キャパシタンスが付随しているので、メモリ・セルから
転送されるデータ信号の特性を外部でテストしたり評価
したりするのは非常に困難である。例えば、ビット線１
４、１６または感知ノード１１２、１１４にプローブを
当てると、測定される小さな信号に悪影響を与え、また
は擾乱を与えることになる。これは本発明の教示を用い
て判定または評価することのできる信号特性を有するオ
ン・チップ信号、この場合はアナログ信号、の多くの型
の内の１例の過ぎない。この実施例において、評価され
る信号特性は差動データ信号の振幅である。
【００１９】図１を参照すると、本発明の１側面に従
い、オン・チップ信号２６、例えば、アレイ１２中のメ
モリ・セルから転送されたアナログ信号、の信号特性を
評価するためのテスト回路３０がオン・チップに設けら
れる。しかしながら、本発明は任意の半導体チップ上の
どのようなオン・チップ信号でも評価するためにも使用
できる。本実施例において特に関心ある事項は、メモリ
・セル信号の信号強度特性、例えばビット線１４、１６
に跨って現れる差動電圧レベル、の評価である。従っ
て、この実施例においてテスト回路３０は信号レベル比
較回路３０とも呼ばれる。
【００２０】本発明のこの側面に従って、オン・チップ
信号、この場合にはメモリ・セルがアクセスされてビッ
ト線に接続されるときにビット線１４、１６に現れる差
動信号は、オン・チップ信号２６と外部源（図示せず）
からチップに与えられるテスト信号３２との信号電圧レ
ベル比較によって評価することができる。テスト信号の
電圧レベルを一連の段階または反復で変えることにより
着目する信号特性を評価するために比較器またはその他
の適当なテスト回路を用いることができる。また、テス
ト信号の比較を行う時点を制御された方法でまたは一連
の反復的時間段階で変化させることにより、オン・チッ
プ信号２６のある時間にわたる波形に対応する代表的な
データ・セットを得ることができる。
【００２１】図１および図４の実施例において、評価さ
れるオン・チップ信号２６は、アレイ１２のメモリ・セ
ルからの出力信号などの差動信号である。従って、テス
ト回路３０はそれぞれのビット線１４、１６（図４では
オン・チップ信号線６２、６４として示される）から入
力を受け取る。テスト信号３２も差動信号３２ａおよび
３２ｂであり、これはテスト回路３０に至る１対の入力
線に跨って現れる。テスト回路３０はテスト信号３２を
オン・チップ信号２６と比較して出力３４を生じるよう
に動作する。この実施例において、テスト回路３０は電
圧比較器と同じ態様で機能し、テスト回路３０への入力
であるオン・チップ信号とテスト信号との相対的大きさ
に応じて状態３４を切り替える。
【００２２】しかしながら、本発明はメモリ・セルから
の信号のような差動信号を評価することに限られるもの
ではない。本発明は接地レベルなどの基準レベルに対し
て相対的なレベルを持つオン・チップの任意のアナログ
信号のような基準レベルからのレベル信号を評価するの
にも用いることができる。
【００２３】次に図４を参照すると、本発明と共に用い
るのに適するテスト回路３０の実施例が、半導体メモリ
装置１０において用いられる態様で詳細な形で示されて
いる。この実施例では、テスト回路３０は感知増幅器回
路３８の形で実現される。感知増幅器３８の設計は図２
の従来型の感知増幅器１８の設計とは異なる。しかしな
がら、図４の感知増幅器３８はメモリ・チップ上に用い
られる感知増幅器１８としても都合よく使用することが
できるが、その代わりにメモリ・チップ上の１対のビッ
ト線または評価されるべきオン・チップ信号のその他の
源に結合された個別の独立感知増幅器であってもよい。
【００２４】図４において感知増幅器３８はそれぞれの
負荷駆動トランジスタ４４、４６を有する１対の感知ト
ランジスタ４０、４２を基本的に含んでいる。各感知ト
ランジスタ４０、４２はそれぞれのゲート・ノードをそ
れぞれの感知線４８、５０に結合させている。各負荷ト
ランジスタ４４、４６のドレイン・ノードはそれぞれの
感知トランジスタ４０、４２のドレイン・ノードに接続
され、更に反対側の負荷トランジスタのゲート・ノード
に交差結合されている。交差結合トランジスタ対の動作
は以下の通りである。トランジスタ特性が良好に一致し
ているならば、基本的な感知増幅器３８は差動増幅器と
して動作し、それぞれの感知線４８、５０に最初に現れ
る差動信号に基づいて、感知トランジスタ４０、４２の
一方が他方よりも強く導通する状態でラッチ、または安
定化する。感知増幅器３８は相補的な出力ノード５２、
５４を有し、これは交差結合された負荷トランジスタの
動作により、感知線４８、５０に跨って検出される差動
信号に基づいて相補的な“１”および“０”の論理状態
に駆動される。感知増幅器１８の設計とは対照的に出力
ノード５２、５４は感知線４８、５０に結合されないこ
とが注目される。
【００２５】例えば、出力ノード５２、５４がＶDDボル
トのような共通電圧レベルまであらかじめ充電されると
いう初期条件を想定する。差動信号が感知線４８、５０
に跨って与えられると、感知トランジスタ４０、４２の
一方が他方の感知トランジスタよりも強く導通しようと
する傾向になる。強く導通した方の感知トランジスタは
それに交差結合された負荷トランジスタに対してドライ
バとして機能してこの負荷トランジスタをオンに切り替
え、他方の感知トランジスタをほぼオフ状態に駆動する
効果を持つことになる。負荷トランジスタ４４、４６の
交差結合のためこの機能は急速に加速され、その結果負
荷トランジスタ４４、４６の一方が完全にオンとなり、
他方の負荷トランジスタがオフになる。例えば、差動信
号が、感知線５０に対して感知線４８の電位または電荷
が僅かに高いようなものであるならば、感知トランジス
タ４０が反対側の感知トランジスタ４２よりも強く導通
するように駆動されることになる。これは負荷トランジ
スタ４６をオンに切り替え、負荷トランジスタ４４をオ
フに切り替える効果を持つ。ノード５２、５４は最初高
いレベルに予め充電されたので、負荷トランジスタ４６
のオン状態はノード５４を高電位状態に維持する。反対
側の負荷トランジスタ４４がオフになると、感知トラン
ジスタ４０はその出力ノード５２を容易に低レベルに引
き込む。感知増幅器３８はラッチされたアクティブな静
止状態に速やかに駆動され、この状態で第１の感知トラ
ンジスタ４０がオンになって第１の出力ノード５２に実
質上ゼロ・ボルトすなわち論理“０”を生じる。他方の
感知トランジスタ４２はトランジスタ４０よりも低い程
度にオンとなり、第２の出力ノード５４に正電圧すなわ
ち論理“１”を生じる。感知線４８、５０上の差動信号
が逆になると、感知増幅器３８は逆の動作をして反対の
状態を設定し、第１の出力ノード５２を論理“１”に、
また第２の出力ノードを論理“０”にする。
【００２６】予め充電するための回路の例を示す。予備
充電回路５６は２つの予備充電トランジスタ５８ａおよ
び５８ｂを動作させるために用いられる。この回路は予
備充電信号５６に応答して出力ノード５２、５４を予備
充電レベル、この例ではほぼ正レール電位ＶCC、に設定
する。必要に応じて予備充電等価用トランジスタ６０を
用いてもよい。
【００２７】図４の例示的実施例において、評価されよ
うとするオン・チップ差動信号２６はアレイ１２（図
１）のメモリ・セルの１つから転送された差動アナログ
信号である。感知増幅器３８にオン・チップ信号入力を
与える同じビット線１４、１６を共有するメモリ・セル
のおのおのからのオン・チップ信号を評価するために同
じテスト回路３０が使用されうる。差動信号２６は、感
知線４８、５０を図示のようにビット線６２、６４のそ
れぞれに結合することによって感知増幅器テスト回路３
８に入力として与えられる（制御トランジスタ７０、７
２を用いて）。差動信号の代わりとして、基準レベルか
らの相対レベルを表す信号を感知増幅器３８の１側に与
え、感知増幅器の他側がテスト信号を受け取るようにす
ることにより基準レベルからの相対レベルを表す信号を
評価することができる。感知増幅器の代わりにその他の
比較器型の回路を使用することもできる。感知増幅器は
チップ上にすでに存在しており、よく理解され、動作上
信頼性があるので、メモリ装置に対しては感知増幅器が
好ましい。
【００２８】着目する差動オン・チップ信号を評価する
ために（例えば、その電圧振幅を評定するために）、テ
スト信号または基準信号も必要とされる。本発明の他の
側面によれば、感知増幅器３８のテスト回路への入力と
して外部テスト信号３２も与えられる。テスト信号３２
は差動信号であるから、これは図１および図４の基準３
２ａおよび３２ｂで示される。オン・チップ・テスト信
号２６との比較のためのテスト信号の供給は第２の対の
感知トランジスタ６６、６８を用いることによって図４
の実施例において実現される。第２の対の感知トランジ
スタ６６、６８はテスト信号感知トランジスタとして機
能し、第１の対の感知トランジスタ４０、４２とそれぞ
れ並列に接続されるのが好ましい。このようにして第２
の対６６、６８のゲートに与えられる差動テスト信号は
評価される差動オン・チップ信号２６と同じようにして
感知増幅器３８の動作に影響を及ぼすことになる。感知
増幅器回路３８は、感知線４８、５０上の差動オン・チ
ップ信号２６（感知トランジスタに与えられる）が第２
の対の感知トランジスタ６６、６８に与えられる差動テ
スト信号３２ａ、３２ｂよりも大であるか小であるかに
基づいて出力ノード５４を論理“１”または“０”の静
止状態に静定させることになるという意味において、本
質的には差動入力信号の比較器として機能することにな
る。
【００２９】テスト動作を制御するために、ＳＥＴ Ｓ
ＩＧＮＡＬ ＣＯＭＰＡＲＥ制御信号２１に応答してそ
れぞれのビット線６２、６４を感知増幅器３８の感知線
４８、５０に接続するために第１の対のオン・チップ信
号入力制御用のＰチャネル・トランジスタ７０、７２が
設けられる。入力制御用のトランジスタ７０、７２は従
ってオン・チップ信号２６の入力制御回路として機能す
る。ＳＥＴ ＳＩＧＮＡＬ ＣＯＭＰＡＲＥ制御信号２
１はＮチャネル・スイッチ・トランジスタ７６をも作動
させ、これは感知トランジスタ４０、４２、６６、６８
に対して接地基準レベルを与える。従って、この実施例
において、ＳＥＴ ＳＩＧＮＡＬ ＣＯＭＰＡＲＥ制御
信号２１は感知増幅器３８の動作を行わせるためのイネ
ーブル信号として機能する。外部テスト信号３２をテス
ト信号感知トランジスタ６６、６８に入力するのを制御
するために第２の対の入力制御Ｐチャネル・トランジス
タ７８、８０が設けられる。このテスト信号入力制御ト
ランジスタ７８、８０はＳＥＴ ＳＩＧＮＡＬ ＣＯＭ
ＰＡＲＥ制御信号２１に応答しても動作する。
【００３０】動作において、感知増幅器出力ノード５
２、５４は所定のレベルに最初予備充電される。ＳＥＴ
ＳＩＧＮＡＬ ＣＯＭＰＡＲＥ制御信号２１が低レベ
ルにあるとそれは制御トランジスタ７０、７２、７８、
８０を作動させて外部テスト信号３２およびオン・チッ
プ・テスト信号２６をそれぞれの感知トランジスタ６
６、６８、４０、４２に出現させる。ＳＥＴ ＳＩＧＮ
ＡＬ ＣＯＭＰＡＲＥ制御信号２１が高レベルにある
と、オン・チップ信号入力およびテスト信号入力が感知
増幅器３８から切り離され、感知増幅器３８は制御トラ
ンジスタ・スイッチ７６をオンにすることによりイネー
ブルされる。感知増幅器３８は上に述べたようにそこで
テスト信号およびオン・チップ信号の相対的大きさを検
出する。
【００３１】外部テスト信号３２はテスト・プローブま
たはリード線などの任意の適宜な方法で与えることがで
きる。例えば、テスト信号は半導体装置１０に用いられ
る外部パッケージ・リード線の１つを介して入力するこ
とができる。標準的なリード線の１つの使用はテスト機
能と時分割多重化されてもよく、またはテスト機能に専
用の個別のリード線が設けられてもよい。
【００３２】オン・チップ信号２６がテスト信号３２よ
りも小さい場合、出力ノード５４は論理“０”状態に駆
動され、オン・チップ信号２６がテスト信号３２よりも
大きい場合、出力ノード５４は論理“１”状態に駆動さ
れる。反対のノード５４も必要に応じて出力として使用
することができる。
【００３３】外部テスト信号３２はオフ・チップの任意
適当な回路によって発生させることができる。オン・チ
ップ信号を評価するために特定の分解能が望まれるなら
ば、時間的に変化するテスト信号をテスト回路３０に与
えることができる。例えば、テスト信号３２は出力ノー
ド５４が状態変化するのが観察されるまで段階的にまた
は反復的に増分変化されてもよい。この観察はオッシロ
スコープなどのテスト装置によって視覚的に、または出
力ノード５４の電圧をモニタする回路によって電子的に
行うことができる。いずれの場合も、出力ノード５４が
状態を変化すると、出力ノード５４に状態変化を生じな
い最後の段階からのテスト信号に加えられる増分段階の
大きさの精度または分解能の範囲内で、遷移が生じたと
きに加えられたテスト信号の値に基づいてオン・チップ
信号の大きさが判る。
【００３４】反復的にテスト信号を与える１つの方法は
以下の通りである。最小値のような第１の大きさのテス
ト信号が与えられ、出力ノード５４の状態が注目され
る。そこで、テスト信号の大きさが、出力状態５４が変
化するまで実質的により高い値に変化される。次にこれ
より低いが最初の最小の大きさよりも高い値がテスト信
号として与えられて、オン・チップ信号２６の実際の大
きさを評価するためのウインドウを狭め始める。このよ
うな行ったりきたりのやり方で高い値と低い値との間で
交番させることにより最後の増分段階のサイズの関数で
ある分解能でオン・チップ信号の実際の値を定めること
ができる。別の例において、テスト信号３２として時間
的に変化するランプ信号を与えることもできる。出力ノ
ード５４の状態が切り替わるテスト信号値を検出するた
めに単純なラッチ回路を使用することもできる。しかし
ながらこの後者の方法は交番形式の方法よりも多くのテ
スト時間を必要とする。
【００３５】図３のＳＥＴ ＳＩＧＮＡＬ ＣＯＭＰＡ
ＲＥ制御信号２１の波形は本発明の別の側面を表してい
る。これまで述べられた実施例においては、ＳＥＴ Ｓ
ＩＧＮＡＬ ＣＯＭＰＡＲＥ制御信号２１はテスト信号
振幅変化の各反復段階ごとに同じ時点で付勢される。こ
のようにしてオン・チップ信号２６の大きさが特定の時
点、例えば図３のｔ0 において判定される。しかしなが
ら、テスト信号３２の振幅を変化させることに加えてＳ
ＥＴ ＳＩＧＮＡＬ ＣＯＭＰＡＲＥ制御信号２１が異
なる時点で付勢されるならば、オン・チップ信号２６の
ある時間にわたる波形を評価することができる。このこ
とは図３においてＳＥＴ ＳＩＧＮＡＬＣＯＭＰＡＲＥ
信号２１に対する破線によって示されている。時点ｔ0
におけるテスト信号３２とオン・チップ信号２６との比
較に加えてテスト信号３２の振幅を変化させる同じ反復
プロセスを時点ｔ1、ｔ2および任意の他の関心ある時点
において行うこともできる。従って、テスト回路３０は
ワード線の付勢に続く幾つかの異なる時点でオン・チッ
プ信号２６を評価してオン・チップ信号の時間的波形の
評価を与えることになる。
【００３６】オン・チップ信号の波形評価が必要でない
ならば、ＳＥＴ ＳＩＧＮＡＬ ＣＯＭＰＡＲＥ信号２
１をＳＥＴ ＳＥＮＳＥ ＡＭＰ信号２２と一致して付
勢することができる（例えば、２つの信号を一緒にタイ
プすることによって）が、必ずしもそうする必要はな
い。これは、図３の出力ノード波形の屈曲部２３に示さ
れるように、感知増幅器１８がメモリ・セル信号を増幅
するのと同じ時点でテスト回路３０がオン・チップ信号
２６を評価することを意味する。
【００３７】図１および図４の実施例において、ＳＥＴ
ＳＩＧＮＡＬ ＣＯＭＰＡＲＥ信号２１はＳＥＴ Ｓ
ＥＮＳＥ ＡＭＰ信号２２とは別個に制御される信号で
ある。テスト回路３０の感知増幅器３８がメモリ・セル
読みとり動作のための感知増幅器１８としても用いられ
るような用途に対しては、ＳＥＴ ＳＥＮＳＥ ＡＭＰ
信号２２およびＳＥＴ ＳＩＧＮＡＬ ＣＯＭＰＡＲＥ
信号２１は同じ信号となり（例えば、信号２１線は信号
２２線に接続されてよい）オン・チップ信号２６が特定
の時点ｔ0 において評価されうる。
【００３８】図４の例示的回路は必要ならば出力ノード
・バッファ８２ａ、８２ｂ、８２ｃおよび８２ｄをも備
える。論理回路８４も備えられ、これは例えばテスト回
路３０がアイドルの時にテスト回路３０の消費電力を低
減するために使用されうる。
【００３９】論理８４は４つのトランジスタ８６ａ、８
６ｂ、８６ｃおよび８６ｄを含み、これらの各は接地電
位または基準電位を感知トランジスタ入力６６、６８、
４０、４２の１つにそれぞれ接続するために用いられ
る。これらの入力は感知増幅器３８が静的なアクティブ
状態にある限り接地される（すなわち、静的な予備充電
状態とは別の感知動作が完了した状態）。トランジスタ
８６ａ−ｄは論理ゲート９０からのリセット制御信号８
８によって制御される。ＮＡＮＤ論理ゲート９０はその
入力を感知増幅器出力ノード５２、５４の両方の出力状
態から信号線９２、９４を介して受け取る。信号線９
２、９４はそれぞれバッファ８２ｄおよび８２ａの出力
に接続されている。従って、感知増幅器３８が予備充電
前のアイドル状態にあるとき、論理ゲート９０への入力
の１つが必然的に論理“０”となってゲート９０に論理
“１”出力を生じさせることになる。論理ゲート９０か
らの“１”出力はすべての制御トランジスタ８６ａ−ｄ
をオンにして感知増幅器３８の入力を接地し、これによ
りすべての感知トランジスタをオフに強制する。他方、
感知増幅器３８が高レベルに予備充電されると、ゲート
９０への入力が同じになり、論理トランジスタ８６ａ−
ｄがオフになってオン・チップ信号およびテスト信号３
２が感知増幅器３８に入力されるのを許容する。感知増
幅器３８は、ＳＥＴ ＳＩＧＮＡＬ ＣＯＭＰＡＲＥ信
号２１がアクティブな高レベルになったときに与えられ
たテスト信号およびオン・チップ信号に応答して動作す
ることになる。
【００４０】テスト信号３２は完全に集積化された自己
テスト機能のためにオン・チップで発生されうることも
意図されている。このような場合、オン・チップ・テス
ト信号の正確さが疑問であるか、または正規化する必要
があるならば、テスト回路の動作に悪い影響を及ぼすこ
となくテスト信号をその特性についてプローブすること
によってテスト信号を外部において評価することもでき
る。これはテスト信号源がビット線をプローブするとき
に遭遇するのと同じインピーダンス制限を持っていない
可能性があるからである。
【００４１】このように本発明は、外部で発生されるテ
スト信号を用い、評価されようとするオンチップ信号を
プローブしたりその他の擾乱を与えることなく、オン・
チップ信号、例えばメモリ・アレイのセルからのアナロ
グ信号、の信号特性を評価するテスト回路および方法を
提供する。本発明の手法はオン・チップの差動信号にも
基準レベルを基準とするレベル信号にも適用され、時間
的波形特性および単一時点の評価を得るために使用する
ことができる。
【００４２】本発明の好適な実施例が説明されたが、以
上の説明は単に例を用いてなされたに過ぎず、ここに述
べられた特定の実施例に限定されるものではなく、本明
細書の特許請求の範囲に記載された本発明の真の精神か
ら逸脱することなく種々の構成変更、修正、および置換
が実施可能であることが以上の説明に鑑み理解されるべ
きである。
【図面の簡単な説明】
【図１】本発明の１実施例に従って変更された半導体メ
モリ装置の感知部分の機能的ブロック図。
【図２】メモリ・セル信号を読み取るのに用いられる感
知増幅器の簡略化された回路図。
【図３】図１に示されたようなメモリ装置に対する典型
的な読みとり動作の簡略化されたタイミング図（水平軸
に時間、垂直軸に相対的信号レベル）であり、本発明に
よるＳＥＴ ＳＩＧＮＡＬ ＣＯＭＰＡＲＥ信号を含む
図。
【図４】本発明によるオン・チップ・テスト回路を示す
線図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エドモンド・エス・クーレイ アメリカ合衆国03768、ニューハンプシ ャー州ライム、ホートン・レーン 18 (72)発明者 パトリック・アール・ハンソン アメリカ合衆国05452、ヴァーモント州 エッセクス・ジャンクション、パーク・ ストリート 95 (56)参考文献 特開 平６−266576（ＪＰ，Ａ) 特開 平７−55887（ＪＰ，Ａ) 特開 平６−324105（ＪＰ，Ａ) 特開 平６−186302（ＪＰ，Ａ) 特開 平５−167020（ＪＰ，Ａ) 特開 平５−87880（ＪＰ，Ａ) 特開 平４−208880（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3193

Claims (21)

    (57)【特許請求の範囲】
  1. 【請求項１】評価されようとする信号特性を有するオン
    ・チップ信号と、 オフ・チップ・テスト信号を受け取り、前記オン・チッ
    プ信号と前記オフ・チップ・テスト信号とを比較するテ
    スト回路と、 該テスト回路がアイドル状態であるときに電力消費を低
    減する入力制御論理回路とを含む半導体チップ。
  2. 【請求項２】前記信号特性がアナログ電圧である請求項
    １に記載の半導体チップ。
  3. 【請求項３】前記半導体チップがメモリ回路を含む請求
    項１に記載の半導体チップ。
  4. 【請求項４】前記テスト回路が感知増幅器を含む請求項
    ３に記載の半導体チップ。
  5. 【請求項５】前記テスト回路は、前記オン・チップ信号
    を受け取る感知トランジスタ及び前記オフ・チップ・テ
    スト信号を受け取る感知トランジスタを有し、前記入力
    制御論理回路は、前記テスト回路の出力に接続され、前
    記アイドル状態であることを検出したときに、前記オン
    ・チップ信号を受け取る感知トランジスタ及び前記オフ
    ・チップ・テスト信号を受け取る感知トランジスタをオ
    フにする請求項１に記載の半導体チップ。
  6. 【請求項６】前記オン・チップ信号が基準レベルからの
    相対レベル信号である請求項１に記載の半導体チップ。
  7. 【請求項７】前記オン・チップ信号が差動信号である請
    求項１に記載の半導体チップ。
  8. 【請求項８】前記テスト回路は差動感知増幅器を含み、
    前記差動信号が前記差動感知増幅器への入力である請求
    項７に記載の半導体チップ。
  9. 【請求項９】前記差動感知増幅器が第１の対の感知トラ
    ンジスタを含み、前記差動信号が前記第１の対の感知ト
    ランジスタに与えられる請求項８に記載の半導体チッ
    プ。
  10. 【請求項１０】第２の対の感知トランジスタを含み、該
    第２の対の感知トランジスタの各々が前記第１の対の感
    知トランジスタの対応するものと並列になっており、前
    記テスト信号が差動テスト信号を含み、前記第２の対の
    感知トランジスタに与えられ、前記感知増幅器がオン・
    チップ信号が前記テスト信号よりも大であることを示す
    出力を生じる請求項９に記載の半導体チップ。
  11. 【請求項１１】前記差動感知増幅器がメモリ・アレイの
    １対のビット線に接続されている請求項９に記載の半導
    体チップ。
  12. 【請求項１２】前記感知増幅器が前記ビット線に接続可
    能なメモリ・セルのデータを読み取るために動作する請
    求項１１に記載の半導体チップ。
  13. 【請求項１３】前記テスト信号が前記テスト信号の特性
    を反復的段階の各々において変化させるため反復的に与
    えられ、前記テスト回路が前記テスト信号に応答して各
    反復的段階に基づく前記信号特性を示す出力を生じる請
    求項１に記載の半導体チップ。
  14. 【請求項１４】前記テスト回路はチップ上のメモリ・ア
    レイの１対のビット線に接続された感知増幅器を含み、
    前記オン・チップ信号は前記ビット線における差動入力
    信号を含み、前記テスト信号は前記オン・チップ信号が
    前記テスト信号よりも大であることを前記感知増幅器出
    力状態が示すように所定の態様で時間と共に変化するテ
    スト電圧として与えられる請求項１３に記載の半導体チ
    ップ。
  15. 【請求項１５】外部で発生されたテスト信号をチップ上
    のテスト回路の１入力に与えるステップと、 評価されようとするオン・チップ信号を前記テスト回路
    の別の入力に与えるステップと、 前記オン・チップ信号を前記テスト信号と比較するステ
    ップと、 前記オン・チップ信号の特性に対応する出力を前記テス
    ト回路から発生させるステップと、 前記テスト回路がアイドル状態にあることを検出して、
    前記テスト回路の前記テスト信号を受け取る感知トラン
    ジスタ及び前記オン・チップ信号を受け取る感知トラン
    ジスタをオフにして電力消費を低減するステップとを含
    むことを特徴とする半導体チップのオン・チップ信号を
    評価する方法。
  16. 【請求項１６】前記テスト信号はテスト信号の特性が各
    反復ごとに変化するような反復的態様で与えられる請求
    項１５に記載の方法。
  17. 【請求項１７】前記反復の１つの間に前記オン・チップ
    信号が前記テスト信号より大になったことを検出するこ
    とによりオン・チップ・アナログ信号電圧レベルが判定
    される請求項１６に記載の方法。
  18. 【請求項１８】前記オン・チップ信号はメモリ・セルに
    接続された１対のビット線上の差動信号を含む請求項１
    ７に記載の方法。
  19. 【請求項１９】前記差動信号を差動テスト信号と比較す
    るために感知増幅器が用いられ、該感知増幅器の出力状
    態が前記差動信号と前記差動テスト信号との相対的大き
    さによって決められる請求項１８に記載の方法。
  20. 【請求項２０】前記テスト回路は複数の異なる時点で前
    記信号特性を評価するように動作する請求項１に記載の
    半導体チップ。
  21. 【請求項２１】前記オン・チップ信号を前記テスト信号
    と比較するステップはオン・チップ信号波形を評価する
    ため複数の異なる時点で反復的に実行される請求項１５
    に記載の方法。
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