JP3200868B2 - Ｆｉｆｏメモリ回路 - Google Patents
Ｆｉｆｏメモリ回路Info
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- JP3200868B2 JP3200868B2 JP12572391A JP12572391A JP3200868B2 JP 3200868 B2 JP3200868 B2 JP 3200868B2 JP 12572391 A JP12572391 A JP 12572391A JP 12572391 A JP12572391 A JP 12572391A JP 3200868 B2 JP3200868 B2 JP 3200868B2
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- JP
- Japan
- Prior art keywords
- signal
- fifo memory
- output
- circuit
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- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＦＩＦＯメモリのデー
タ入力とデータ出力の位相合わせ回路に関する。
タ入力とデータ出力の位相合わせ回路に関する。
【０００２】近年、通信網の発達により、伝送路を使用
した装置が多数に開発されている。それに伴って、伝送
路で扱うクロックに同期されたデータを伝送するため、
ＦＩＦＯメモリを使用したデータ変換回路が多数使用さ
れている。
した装置が多数に開発されている。それに伴って、伝送
路で扱うクロックに同期されたデータを伝送するため、
ＦＩＦＯメモリを使用したデータ変換回路が多数使用さ
れている。
【０００３】特に、画像データや音声データを伝送する
場合にはフレームを構成したデータを取り扱うことが多
いため、データの位相はフレームに対して１ビットのず
れも許されないことになる。
場合にはフレームを構成したデータを取り扱うことが多
いため、データの位相はフレームに対して１ビットのず
れも許されないことになる。
【０００４】従って、ＦＩＦＯメモリのデータ入力とデ
ータ出力の位相合わせ回路が必要になる。
ータ出力の位相合わせ回路が必要になる。
【０００５】
【従来の技術】図４は従来のＦＩＦＯメモリの書き込み
と読みだしを示す図である。従来のＦＩＦＯメモリ1aで
は、書き込み信号（以下、ＷＣＫと称す）により書き込
まれるデータ入力と読みだし信号（ＲＣＫ）により読み
だされるデータ出力の位相合わせは、該ＦＩＦＯメモリ
1aのリードリセット（ＷＲＳＴ）とライトリセット（Ｒ
ＲＳＴ）の位相のそれぞれを監視をすることにより行っ
ている。この位相監視の方法を使用する場合、リードリ
セットとライトリセットの２つを有するＦＩＦＯメモリ
1aを使用する必要がある。
と読みだしを示す図である。従来のＦＩＦＯメモリ1aで
は、書き込み信号（以下、ＷＣＫと称す）により書き込
まれるデータ入力と読みだし信号（ＲＣＫ）により読み
だされるデータ出力の位相合わせは、該ＦＩＦＯメモリ
1aのリードリセット（ＷＲＳＴ）とライトリセット（Ｒ
ＲＳＴ）の位相のそれぞれを監視をすることにより行っ
ている。この位相監視の方法を使用する場合、リードリ
セットとライトリセットの２つを有するＦＩＦＯメモリ
1aを使用する必要がある。
【０００６】
【発明が解決しようとする課題】従って、ＦＩＦＯメモ
リの種類によってはリードリセットやライトリセットが
１つのリセットしか持っていないものもあるため、従来
の方法が出来ない場合があるという課題がある。
リの種類によってはリードリセットやライトリセットが
１つのリセットしか持っていないものもあるため、従来
の方法が出来ない場合があるという課題がある。
【０００７】本発明は、リセットが１つだけのＦＩＦＯ
メモリ及びリードリセット、ライトリセットの両方を持
つＦＩＦＯメモリのどちらにおいても、簡単な回路を付
加する事によりＦＩＦＯメモリのデータ出力の位相合わ
せを行うことを目的とする。
メモリ及びリードリセット、ライトリセットの両方を持
つＦＩＦＯメモリのどちらにおいても、簡単な回路を付
加する事によりＦＩＦＯメモリのデータ出力の位相合わ
せを行うことを目的とする。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
め本発明では、データ入力と該データ入力の先頭位置を
示す第１信号およびデータ出力と該データ出力の先頭位
置を示す第２信号を有し、先入れ先だしのデータ制御が
行われるＦＩＦＯメモリ１と、前記ＦＩＦＯメモリ１の
読みだしクロックを生成する出力クロック発生回路４
と、前記データ出力の先頭位置を指定する第３信号と前
記第２信号との位相比較結果が不一致の場合、前記ＦＩ
ＦＯメモリ１をリセットする比較回路３と、前記リセッ
トの信号に応答して、所定間隔幅のミュート信号を発生
して前記出力クロック発生回路４の動作を停止させるミ
ュート回路２とからなるように構成する。
め本発明では、データ入力と該データ入力の先頭位置を
示す第１信号およびデータ出力と該データ出力の先頭位
置を示す第２信号を有し、先入れ先だしのデータ制御が
行われるＦＩＦＯメモリ１と、前記ＦＩＦＯメモリ１の
読みだしクロックを生成する出力クロック発生回路４
と、前記データ出力の先頭位置を指定する第３信号と前
記第２信号との位相比較結果が不一致の場合、前記ＦＩ
ＦＯメモリ１をリセットする比較回路３と、前記リセッ
トの信号に応答して、所定間隔幅のミュート信号を発生
して前記出力クロック発生回路４の動作を停止させるミ
ュート回路２とからなるように構成する。
【０００９】
【作用】本発明は図１に示すごとく、データ入力の先頭
を示す第１信号をＦＩＦＯメモリ１に入力し、それに対
応したＦＩＦＯメモリ１のデータ出力の先頭を示す第２
信号とデータ出力の先頭位置を指定する第３信号とを比
較回路３で比較し、もし一致していなければ比較回路３
の出力によりＦＩＦＯメモリ１をリセットする。これに
より、ＦＩＦＯメモリ１のデータ出力と第３信号の位相
が異なる場合は、データはＦＩＦＯメモリ１から出力さ
れないことになる。
を示す第１信号をＦＩＦＯメモリ１に入力し、それに対
応したＦＩＦＯメモリ１のデータ出力の先頭を示す第２
信号とデータ出力の先頭位置を指定する第３信号とを比
較回路３で比較し、もし一致していなければ比較回路３
の出力によりＦＩＦＯメモリ１をリセットする。これに
より、ＦＩＦＯメモリ１のデータ出力と第３信号の位相
が異なる場合は、データはＦＩＦＯメモリ１から出力さ
れないことになる。
【００１０】尚、リセット直後に再びリセットがかかる
ことを防ぐため、第３信号と比較回路３との間にミュー
ト回路２を介在させ、リセット後の一定期間の間におい
てミュート信号を発生させて出力クロック発生回路４か
らの出力クロックの送出を停止するようにする。
ことを防ぐため、第３信号と比較回路３との間にミュー
ト回路２を介在させ、リセット後の一定期間の間におい
てミュート信号を発生させて出力クロック発生回路４か
らの出力クロックの送出を停止するようにする。
【００１１】従って、一定時間を経過した後にミュート
回路２が解除されると、出力クロックがＦＩＦＯメモリ
１に入力されるためデータ出力が送出され、同時に比較
回路３も働き始めてリセットを解除し正常動作に入る。
回路２が解除されると、出力クロックがＦＩＦＯメモリ
１に入力されるためデータ出力が送出され、同時に比較
回路３も働き始めてリセットを解除し正常動作に入る。
【００１２】
【実施例】以下、図２と図３により本発明の実施例を説
明する。図２において、１はＦＩＦＯメモリである。
尚、２はミュート信号発生回路2aとＡＮＤゲート2bを具
えたミュート回路、３はＥＯＲゲート3aとＦＦ回路3bを
具えた比較回路である。又、４は出力クロック発生回
路、５は入力クロック発生回路である。
明する。図２において、１はＦＩＦＯメモリである。
尚、２はミュート信号発生回路2aとＡＮＤゲート2bを具
えたミュート回路、３はＥＯＲゲート3aとＦＦ回路3bを
具えた比較回路である。又、４は出力クロック発生回
路、５は入力クロック発生回路である。
【００１３】図３において、（ａ）は連続した例えば64
ＫＨz の入力クロック、（ｂ）は例えば８ＫＨz ごとに
６ＭＨz のクロックが８個あるバースト状の出力クロッ
ク、（ｃ）は書き込みデータＤ１〜Ｄ8 からなるデータ
入力（DATA1 あるいはDI1)、（ｄ）は読みだしされたデ
ータ出力（DATAO,或いはD01)である。
ＫＨz の入力クロック、（ｂ）は例えば８ＫＨz ごとに
６ＭＨz のクロックが８個あるバースト状の出力クロッ
ク、（ｃ）は書き込みデータＤ１〜Ｄ8 からなるデータ
入力（DATA1 あるいはDI1)、（ｄ）は読みだしされたデ
ータ出力（DATAO,或いはD01)である。
【００１４】なお、（ｅ）はデータ入力（ｃ）の先頭ビ
ットを示し且つ８ＫＨz 周期で64ＫＨz の入力クロック
（ａ）に同期した第１信号(SYNC1) 、なお（ｆ）はデー
タ出力（ｄ）の先頭ビットを示し且つ８ＫＨz 周期で64
ＫＨz の入力クロック（ａ）に同期した第２信号(SYNC
2) 、（ｇ）はデータ出力（ｄ）の先頭指定位置を示し
且つ８ＫＨz 周期で６ＭＨz のクロックに同期した第３
信号(SYNC3) である。また、（ｈ）はリセット信号、
（ｉ）はミュート信号である。
ットを示し且つ８ＫＨz 周期で64ＫＨz の入力クロック
（ａ）に同期した第１信号(SYNC1) 、なお（ｆ）はデー
タ出力（ｄ）の先頭ビットを示し且つ８ＫＨz 周期で64
ＫＨz の入力クロック（ａ）に同期した第２信号(SYNC
2) 、（ｇ）はデータ出力（ｄ）の先頭指定位置を示し
且つ８ＫＨz 周期で６ＭＨz のクロックに同期した第３
信号(SYNC3) である。また、（ｈ）はリセット信号、
（ｉ）はミュート信号である。
【００１５】データ入力（ｃ）は64ＫＨz の入力クロッ
ク（ａ）に叩かれ連続的にＦＩＦＯメモリ１に入力さ
れ、同時に第３信号（ｇ）も入力される。読みだしの出
力クロック（ｂ）がＦＩＦＯメモリ１に加わると、デー
タ入力（ｃ）と第１信号（ｅ）は６ＭＨz のクロックに
同期したデータ出力（ｄ）および第２信号（ｆ）に変換
されて出力される。ここで、第２信号（ｆ）とＡＮＤゲ
ート2bを通過した第３信号（ｇ）はＥＯＲゲート3aで比
較され、もし一致していなかった場合には、ＥＯＲゲー
ト3aの論理値は‘Ｈ’になり、ＦＦ回路3bの出力（ｈ）
の論理値は‘Ｌ’になり、従ってＦＩＦＯメモリ１はリ
セットされる。リセットがかかると、ミュート信号発生
回路2aが働いて一定期間の間において論理値を‘Ｌ’に
するミュート信号（ｉ）が発生して第３信号（ｇ）のＡ
ＮＤゲート2bの通過を停止させ、また出力クロック発生
回路４の動作も停止し読みだしの出力クロック（ｂ）も
ミュートされることになる。
ク（ａ）に叩かれ連続的にＦＩＦＯメモリ１に入力さ
れ、同時に第３信号（ｇ）も入力される。読みだしの出
力クロック（ｂ）がＦＩＦＯメモリ１に加わると、デー
タ入力（ｃ）と第１信号（ｅ）は６ＭＨz のクロックに
同期したデータ出力（ｄ）および第２信号（ｆ）に変換
されて出力される。ここで、第２信号（ｆ）とＡＮＤゲ
ート2bを通過した第３信号（ｇ）はＥＯＲゲート3aで比
較され、もし一致していなかった場合には、ＥＯＲゲー
ト3aの論理値は‘Ｈ’になり、ＦＦ回路3bの出力（ｈ）
の論理値は‘Ｌ’になり、従ってＦＩＦＯメモリ１はリ
セットされる。リセットがかかると、ミュート信号発生
回路2aが働いて一定期間の間において論理値を‘Ｌ’に
するミュート信号（ｉ）が発生して第３信号（ｇ）のＡ
ＮＤゲート2bの通過を停止させ、また出力クロック発生
回路４の動作も停止し読みだしの出力クロック（ｂ）も
ミュートされることになる。
【００１６】ミュート信号発生回路2aの出力が‘Ｌ’に
なるとＡＮＤゲート2bの論理値も同様に‘Ｌ’となり、
ＥＯＲゲート3aはＦＩＦＯメモリ１からの第２信号
（ｆ）をそのまま通して論理値‘Ｌ’を出力し、ＦＩＦ
Ｏメモリ１の出力は‘Ｈ’となりリセットは解除され
る。
なるとＡＮＤゲート2bの論理値も同様に‘Ｌ’となり、
ＥＯＲゲート3aはＦＩＦＯメモリ１からの第２信号
（ｆ）をそのまま通して論理値‘Ｌ’を出力し、ＦＩＦ
Ｏメモリ１の出力は‘Ｈ’となりリセットは解除され
る。
【００１７】一定時間後にミュートが解除されると、ミ
ュート信号発生回路2aの出力の論理値は‘Ｈ’となり、
再び出力クロック発生回路４が動作して読みだしの出力
クロック（ｂ）がＦＩＦＯメモリ１に入力される。同時
に第３信号（ｇ）がＥＯＲゲート3aに入力され、ＥＯＲ
ゲート13において正しいデータが出力されているか否か
が比較される。
ュート信号発生回路2aの出力の論理値は‘Ｈ’となり、
再び出力クロック発生回路４が動作して読みだしの出力
クロック（ｂ）がＦＩＦＯメモリ１に入力される。同時
に第３信号（ｇ）がＥＯＲゲート3aに入力され、ＥＯＲ
ゲート13において正しいデータが出力されているか否か
が比較される。
【００１８】
【発明の効果】以上の説明から明らかなように本発明に
よれば、リセットが１つだけのＦＩＦＯメモリ及びリー
ドリセット、ライトリセットの両方を持つＦＩＦＯメモ
リのどちらにおいても、簡単な回路を付加することによ
りＦＩＦＯメモリのデータ出力の位相合わせを行うこと
ができる効果を奏する。
よれば、リセットが１つだけのＦＩＦＯメモリ及びリー
ドリセット、ライトリセットの両方を持つＦＩＦＯメモ
リのどちらにおいても、簡単な回路を付加することによ
りＦＩＦＯメモリのデータ出力の位相合わせを行うこと
ができる効果を奏する。
【図面の簡単な説明】
【図１】 本発明の原理構成を示す図である。
【図２】 本発明の一実施例の回路を示す図である。
【図３】 本発明の一実施例回路のタイムチャートを示
す図である。
す図である。
【図４】 従来のＦＩＦＯメモリの動作の一例を示す図
である。
である。
１はＦＩＦＯメモリ、 ２はミュート回路 ３は比較回路 ４は出力クロック発生回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 7/00 G06F 5/06 H04L 7/00
Claims (1)
- 【請求項１】 データ入力と該データ入力の先頭位置を
示す第１信号およびデータ出力と該データ出力の先頭位
置を示す第２信号を有し、先入れ先だしのデータ制御が
行われるＦＩＦＯメモリと、 前記ＦＩＦＯメモリの読みだしクロックを生成する出力
クロック発生回路と、 前記データ出力の先頭位置を指定する第３信号と前記第
２信号との位相比較結果が不一致の場合、前記ＦＩＦＯ
メモリをリセットする比較回路と、 前記リセットの信号に応答して、所定間隔幅のミュート
信号を発生して前記出力クロック発生回路の動作を停止
させるミュート回路と からなることを特徴としたＦＩＦ
Ｏメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12572391A JP3200868B2 (ja) | 1991-05-29 | 1991-05-29 | Ｆｉｆｏメモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12572391A JP3200868B2 (ja) | 1991-05-29 | 1991-05-29 | Ｆｉｆｏメモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04351786A JPH04351786A (ja) | 1992-12-07 |
| JP3200868B2 true JP3200868B2 (ja) | 2001-08-20 |
Family
ID=14917177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12572391A Expired - Fee Related JP3200868B2 (ja) | 1991-05-29 | 1991-05-29 | Ｆｉｆｏメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3200868B2 (ja) |
-
1991
- 1991-05-29 JP JP12572391A patent/JP3200868B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04351786A (ja) | 1992-12-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010522 |
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| LAPS | Cancellation because of no payment of annual fees |