JP3182878B2 - 制御信号発生回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル無線通信方
式の多値ＱＡＭ通信における適応型等化器に使用される
制御信号発生回路に関する。

【０００２】

【従来の技術】一般にディジタル無線方式では周波数の
使用効率を上げるために多値ＱＡＭ通信を採用するが、
マルチパス・フェージングや送信機で発生する非直線歪
が問題となるので、ＳＳ−ＱＡＭ（ｓｔｅｐｐｅｄ Ｓ
ｑｕａｒ ＱＡＭ）が提案されている（例えば、ＴＯＳ
ＩＨＩＫＯ ＲＹＵ他，１９８６ ＩＥＥＥ Ｐ１４７
７〜Ｐ１４８１）。このＳＳ−３２ＱＡＭの信号点配置
は図６に示すようになっている。

【０００３】従来、この多値ＱＡＭの復調装置は図４に
示すように、自動適応型等化器本体２、復調回路３、ト
ランスバーサル型等化器４から構成される。また、自動
適応型等化器本体２はディジタル変調信号の入力端子
１、２次遅延歪等化回路２１、１次遅延歪等化回路２
２、１次振幅歪等化回路２３および２次振幅歪補償回路
２４を有する適応等化手段と、これらの適応型等化手段
を制御する制御信号発生回路２５、領域判定回路２６と
から構成される。さらに制御信号発生回路２５は図５に
示すように、１０１〜１１０は１ビット遅延回路、１１
１，１１２は論理積（ＡＮＤ）回路、１１３〜１１５，
１１７〜１１９は排他的論理和（ＥＸ−ＯＲ）回路、１
１６，１２０は排他的論理和否定（ＥＸ−ＮＯＲ）回
路、１２５，１２６は加算回路、１２７，１２８は減算
回路、１２９〜１３２は平均化回路、１３３〜１３６は
シフトレジスタである。図４において、端子１から入力
されたディジタル変調信号は自動適応型等化器２に入力
され、２次遅延歪等化回路２１にて２次遅延歪が補償さ
れ、この出力が１次遅延歪等化回路２２に入力され、１
次遅延歪が補償される。１次振幅歪等化回路２３および
２次振幅歪補償回路２４にてそれぞれ１次振幅歪、２次
振幅歪が補償された信号が出力される。ここで、図５の
制御信号発生回路２５では、象限判定信号ＤＰ，ＤＱ、
誤差信号ＹＰ，ＹＱはそれぞれシフトレジスタ回路１３
３〜１３６に入力される。また、図６に示す信号点配置
の斜線領域にあることを判別する領域判定回路２６の判
別信号Ｄｉｖは、トランスバーサル型等化器４を通った
ことによるビット遅延を補償し、１ビット遅延回路１０
９，１１０に入力される。１ビット遅延回路１０１〜１
０８では、それぞれの時間関係が１ビットずつ異なるＤ
Ｐ（０）とＤＰ（＋１）、ＤＱ（０）とＤＱ（＋１）、
ＹＰ（０）とＹＰ（＋１）、ＹＱ（０）とＹＱ（＋１）
とを出力し、それぞれ誤差信号ＹＰおよびＹＱを１ビッ
ト遅延させた誤差信号を出力し、それぞれＥＸ−ＯＲ回
路１１３〜１１５、１１７〜１１９およびＥＸ−ＮＯＲ
回路１１４，１１８とに送出する。ＥＸ−ＯＲ回路１１
３，１１４の出力は抵抗Ｒ１およびＲ２を介して加算さ
れ、ＥＸ−ＯＲ回路１１５，ＥＸ−ＮＯＲ回路１１６の
出力は抵抗Ｒ３，Ｒ４を介して加算され、ＥＸ−ＯＲ回
路１１７，１１８の出力は抵抗Ｒ５，Ｒ６を介して加算
され、ＥＸ−ＯＲ回路１１９とＥＸ−ＮＯＲ回路１２０
の出力は抵抗Ｒ７，Ｒ８を介して加算され、それぞれ下
記の（１Ａ）〜（１Ｄ）式で与えられる同相制御信号Ｒ
ｅ（−１）、直交制御信号Ｉｍ（−１）、同相制御信号
Ｒｅ（＋１）および直交制御信号Ｉｍ（＋１）が生成さ
れる。

【０００４】 Ｒｅ（−１）＝ＤＰ・ＹＰ（＋１）＋ＤＱ・ＹＱ（＋１） （１Ａ） Ｉｍ（−１）＝ＤＰ・ＹＱ（＋１）−ＤＱ・ＹＰ（＋１） （１Ｂ） Ｒｅ（＋１）＝ＤＰ（−１）・ＹＰ＋ＤＱ（−１）・ＹＱ （１Ｃ）Ｉｍ （＋１）＝ＤＰ（−１）・ＹＱ−ＤＱ（−１）・ＹＰ （１Ｄ） 上記（１Ａ）〜（１Ｄ）式におけるＲｅ（−１）および
Ｉｍ（−１）は、トランスバーサルフィルタにおける
（−１）タップ（主タップに対して１ビット進んだタッ
プ）に対応するタップ係数の実数部と虚数部とを表わし
ており、Ｒｅ（＋１）およびＩｍ（＋１）は、同じく
（＋１）タップ（主タップに対して１ビット遅れたタッ
プ）に対応するタップ係数の実数部と虚数部とを表わし
ている。

【０００５】適応型等化器では通常のＱＡＭ信号として
振幅歪等化回路および遅延歪等化回路を制御しているた
め、実際の信号点配置には信号が無いのにもかかわら
ず、信号がその点にあるがごとく制御を行ない、誤動作
するという問題点がある。したがって領域判定回路２６
を設け図６の斜線部に示されるように実際に存在しない
信号点位置における制御を止める必要がある（特許平３
−０３２５４５参照）。従って、領域判定回路２６は、
トランスバーサル型等化器４の出力データ信号を入力し
て、信号点配置が図６に示す信号点配置の斜線部にある
かどうかを判別して、例えば斜線部内にある場合は判別
信号Ｄとして“０”を制御信号発生回路２５に出力す
る。判別信号Ｄは１ビット遅延回路１０９〜１１０によ
り、誤差信号ＹＰ（０）とＹＰ（＋１）、またはＹＱ
（０）とＹＱ（＋１）と同じ時間的関係にある判別信号
Ｄ（０）とＤ（＋１）を出力する。また判別信号Ｄ
（０）とＤ（＋１）は論理積回路１１１，１１２に入力
され、論理が“０”のときには、論理積回路１１１，１
１２の他の入力であるクロック信号の出力を禁止する。
この論理積回路１１１，１１２出力は、フリップフロッ
プ回路１２１〜１２４のクロック信号に接続されている
ので、フリップフロップ回路１２１〜１２４の入力であ
る同相干渉用制御信号Ｒｅ（−１）、Ｒｅ（＋１）又は
直交干渉用制御信号Ｉｍ（−１），Ｉｍ（＋１）のうち
論理が“０”である判別信号Ｄ（０）またはＤ（＋１）
と同じ時間的関係にある場合にのみ出力されない。

【０００６】同相制御信号Ｒｅ（−１）およびＲｅ（＋
１）と、直交制御信号Ｉｍ（−１）およびＩｍ（＋１）
とは、図５に示す回路接続により加算回路１２５，１２
６、減算回路１２７，１２８に入力され、それぞれＲｅ
（−１）＋Ｒｅ（＋１）、Ｉｍ（−１）＋Ｉｍ（＋
１）、Ｉｍ（−１）−Ｉｍ（＋１）およびＲｅ（−１）
−Ｒｅ（＋１）が生成され、それぞれ平均化回路１２９
〜１３２で平均化されて制御信号発生器の出力となる。
これらの信号は対応する２次遅延歪等化器２１、１次遅
延歪等化器２２、１次振幅歪等化器２３および２次振幅
歪等化器２４に、それぞれの歪等化用の制御信号として
入力されて、それぞれの等化器を制御する。

【０００７】

【発明が解決しようとする課題】上述した従来の適応型
等化器の制御信号発生回路では、相関検出信号である排
他的論理和回路及び排他的論理和否定回路の出力を抵抗
加算してあるので、この値が３値をとるためにゲートア
レイなどによる加算回路を実現することは困難であっ
た。またそのため抵抗加算による、加算回路出力同士の
アナログ信号の加算・減算回路を実現せねばならず、回
路の小型化、低消費電力化が出来ない欠点があった。

【０００８】本発明の目的は、制御信号発生回路におけ
る従来のアナログ回路をＬＳＩ化可能なディジタル回路
で実現することにある。

【０００９】

【課題を解決するための手段】本発明の制御信号発生回
路は、ディジタル無線通信方式の多値ＱＡＭ通信に用い
られる適応型等化器に制御信号を供給する制御信号発生
回路本体に外部の復調回路で復調された直交ベースバン
ド信号から生成されるＰチャンネル，Ｑチャンネルの識
別信号から予め指定された領域内にあるかどうかを判断
する領域判定手段と、前記復調回路から復調された象限
判定信号ＤＰ，ＤＱおよび誤差信号ＹＰ，ＹＱを入力
し、クロック信号により１ビット遅延した第１の象限判
定信号ＤＰ（０），ＤＰ（＋１）および第２の象限判定
信号ＤＱ（０），ＤＱ（＋１）と第１の誤差信号ＹＰ
（０），ＹＰ（＋１）および第２の誤差信号ＹＱ
（０），ＹＱ（＋１）を生成する１ビット遅延手段と、
前記第１および第２の象限判定信号と前記第１および第
２の誤差信号との間の相互の相関を検出する相関検出手
段と、前記相関検出手段の出力を加算する第１の加算手
段と、この第１の加算手段の出力を入力とし、前記領域
判別信号の出力信号により出力を禁止する出力禁止手段
と、前記出力禁止手段の出力を相互に加算して平均化し
た後に前記適応型等化器の制御信号を出力する第２の加
算手段とを備えた制御信号発生回路において、前記第１
の加算手段が Ｒｅ（−１）＝ＤＰ・ＹＰ（＋１）＋ＤＱ・ＹＱ（＋
１） の加算を行う第１の加算器と Ｉｍ（−１）＝ＤＰ・ＹＱ（＋１）−ＤＱ・ＹＰ（＋
１） の加算を行う第２の加算器と Ｒｅ（＋１）＝ＤＰ（−１）・ＹＰ＋ＤＱ（−１）・Ｙ
Ｑ の加算を行う第３の加算器と Ｉｍ（＋１）＝ＤＰ（−１）・ＹＱ−ＤＱ（−１）・Ｙ
Ｐ の加算を行う第４の加算器とから構成され前記第２の加
算手段が前記第１の加算器の出力信号と前記第３の加算
器の出力信号との加算を行う第５の加算器と前記第２の
加算器の出力信号と前記第４の加算器の出力信号との加
算を行う第６の加算器と前記第１の加算器の出力信号と
前記第３の加算器の反転 出力信号との加算を行う第７の
加算器と前記第２の加算器の出力信号と前記第４の加算
器の反転信号との加算を行う第８の加算器とから構成さ
れ、前記第１，第２，第３，第４，第５，第６，第７お
よび第８の加算器がそれぞれ前記多値ＱＡＭ通信に用い
られるクロック等の 矩形波信号を送出する矩形波発生器
を備え、前記第１の加算手段および前記第２の加算手段
に入力される前記相関検出手段の出力が互いに異極性の
ときには前記矩形波発生器の矩形波信号を出力し、前記
相関検出手段が互いに同極性のときには前記矩形波信号
と明らかに識別し得るその極性の信号を出力する。

【００１０】

【実施例】次に本発明について図面を参照して説明す
る。

【００１１】図１は本発明の一実施例による制御信号発
生回路の構成図、図２は本実施例の要部の加算回路１３
９〜１４６の回路図、図３は本実施例を説明する各部の
波形図である。なお図１において図５の従来例と同一の
符号は同一の構成と機能を有する。すなわち、従来の実
施例との相違点は、抵抗加算による加算回路とアナログ
的な加算・減算回路が、論理的に処理される加算回路１
３９〜１４２に変更されたことと、反転回路１３７，１
３８による減算回路の構成が減算される論理の反転論理
の加算回路１４３〜１４６で構成されているので、ここ
では加算回路１３９〜１４６の動作について説明する。

【００１２】図２において、５１〜５４は論理積否定回
路（以下ＮＡＮＤ回路という）５５，５６は反転回路、
５７は矩形波発生器である。この加算回路はＮＡＮＤ回
路５１〜５４および反転回路５５，５６、矩形波発生器
５７の組合せにより、等化器の制御信号である３値無相
関・正の相関・負の相関のアナロぐ量を得ている。い
ま、Ｐチャンネル、Ｑチャンネルそれぞれの象限判定信
号ＤＰ，ＤＱおよび誤差信号ＹＰ，ＹＱとして、従来例
で述べた（１Ａ）式のＲｅ（−１）＝ＤＰ・ＹＰ（＋
１）＋ＤＱ・ＹＱ（＋１）において、かけ算はＥＸ−Ｏ
Ｒ回路、加算はＯＲ回路を用いても動作するが、等化器
制御信号はディジタル量０または１の信号として扱うこ
とが出来ない。いま等化器の制御として考えるとＤＰ・
ＹＰ（＋１）とＤＱ・ＹＱ（＋１）はそれぞれＤＰとＹ
Ｐ（＋１）、ＤＱとＹＱ（＋１）の一致（０）、不一致
（＋１）をみている。これをアナログ的に足し算して平
均化するとＤＰ・ＹＰ（＋１）、ＤＱ・ＹＱ（＋１）が
全くランダム的な信号の場合には、その中間値１をと
り、ＤＰ・ＹＰ（＋１）、ＤＱ・ＹＱ（＋１）が１とし
て一致していると２になり、０として一致していると０
となる。ＤＰとＹＰ（＋１）、ＤＱとＹＱ（＋１）が不
一致の場合には、ディジタル的に考えると、ＤＰの反転
とＹＰ（＋１）、ＤＱの反転とＹＱ（＋１）（Ｙ側の反
転でも可）が一致していることとなり、データ信号（Ｄ
Ｐ，ＤＱ）と誤差信号（ＹＰ（＋１），ＹＱ（＋１））
が負の相関をもっていることになる。逆の場合はデータ
信号と誤差信号が正の相関をもつことになる。

【００１３】ここで、加算回路をディジタル的ＯＲ回路
にすると、負の相関の場合および無相関の場合“１”と
なり、ＤＣオフセットのずれが生じる等の問題がある。
しかし、本回路では矩形波発生器を入れることにより３
値の状態の情報を有しているので３値の判定が可能とな
る。

【００１４】図２において、加算回路の動作は、入力端
子ＩＮＰおよび入力端子ＩＮＱの入力がともに“１”の
とき、出力端子ＯＵＴへの出力は“１”となり、入力が
“０”の時には出力は“０”となる。入力の論理値が異
なるときには、矩形波発生器５７の出力がそのまま出力
され、出力は矩形波となる。

【００１５】図３は、この加算回路の動作を説明するタ
イムチャートである。入力端子ＩＮＰ，ＩＮＱの入力
は、“０”または“１”のいずれかであり、いずれかの
入力が“１”の時にはＯＵＴとして矩形波パルスを出力
し、入力がいずれも“０”の時には“０”を、入力がい
ずれも“１”のときには“１”を出力する。この出力波
形は、平均化回路（例えば１２９）に接続されていて、
矩形波パルス波形入力時の平均値は“Ｈ／２”であり、
平均化回路１２７の入力が“０”及び“１”となる。し
たがって、平均化回路の出力は図３のごとくなる。これ
により、前述したようにアナログ回路で加算回路を実現
したときと等価な論理（制御信号）が得られることが分
かる。

【００１６】なお本実施例では矩形波発生器を各加算回
路に内蔵する形態としたが、各加算回路に共通に１個備
えることも、もちろん可能である。

【００１７】

【発明の効果】以上説明したように、本発明は制御信号
発生回路の加算回路が従来例の抵抗加算回路の代わりに
矩形波発生器と論理回路で構成することにより、すべて
ディジタル回路で処理しているので、ＬＳＩ化が可能で
あり小型化、低消費電力化された制御信号発生回路を提
供できる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の制御信号発生回路の構成図
である。

【図２】本実施例の要部の加算回路の回路図である。

【図３】本実施例のタイムチャートである。

【図４】一般的なディジタル復調装置の構成図である。

【図５】従来の制御信号発生回路の構成図である。

【図６】一般的なＱＡＭの信号点の領域指定図である。

【符号の説明】

１ 入力端子 ２ 自動適応型等化器 ３ 復調回路 ４ トランスバーサル型等化器 ２１ ２次遅延歪等化回路 ２２ １次遅延歪等化回路 ２３ １次遅延歪等化回路 ２４ ２次遅延歪等化回路 ２５ 制御信号発生回路 ２６ 領域判定回路 ５１〜５４ 論理積否定（ＮＡＮＤ）回路 ５５，５６，１３７，１３８ 反転回路 １０１〜１１０ １ビット遅延回路 １１１，１１２ 論理積（ＡＮＤ）回路 １１３〜１１５，１１７〜１１９ 排他的論理和（Ｅ
Ｘ−ＯＲ）回路 １１６，１２０ 排他的論理和否定（ＥＸ−ＮＯＲ）
回路 １２１〜１２４ フリップ・フロップ回路 １２５，１２６，１３９〜１４６ 加算回路 １２７，１２８ 減算回路 １２９〜１３２ 平均化回路 １３３〜１３６ シフトレジスタ回路

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 27/38

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 ディジタル無線通信方式の多値ＱＡＭ通
   信に用いられる適応型等化器に制御信号を供給する制御
   信号発生回路本体に外部の復調回路で復調された直交ベ
   ースバンド信号から生成されるＰチャンネル，Ｑチャン
   ネルの識別信号から予め指定された領域内にあるかどう
   かを判断する領域判定手段と、前記復調回路から復調さ
   れた象限判定信号ＤＰ，ＤＱおよび誤差信号ＹＰ，ＹＱ
   を入力し、クロック信号により１ビット遅延した第１の
   象限判定信号ＤＰ（０），ＤＰ（＋１）および第２の象
   限判定信号ＤＱ（０），ＤＱ（＋１）と第１の誤差信号
   ＹＰ（０），ＹＰ（＋１）および第２の誤差信号ＹＱ
   （０），ＹＱ（＋１）を生成する１ビット遅延手段と、
   前記第１および第２の象限判定信号と前記第１および第
   ２の誤差信号との間の相互の相関を検出する相関検出手
   段と、前記相関検出手段の出力を加算する第１の加算手
   段と、この第１の加算手段の出力を入力とし、前記領域
   判別信号の出力信号により出力を禁止する出力禁止手段
   と、前記出力禁止手段の出力を相互に加算して平均化し
   た後に前記適応型等化器の制御信号を出力する第２の加
   算手段とを備えた制御信号発生回路において、前記第１の加算手段が Ｒｅ（−１）＝ＤＰ・ＹＰ（＋１）＋ＤＱ・ＹＱ（＋
   １） の加算を行う第１の加算器と Ｉｍ（−１）＝ＤＰ・ＹＱ（＋１）−ＤＱ・ＹＰ（＋
   １） の加算を行う第２の加算器と Ｒｅ（＋１）＝ＤＰ（−１）・ＹＰ＋ＤＱ（−１）・Ｙ
   Ｑ の加算を行う第３の加算器と Ｉｍ（＋１）＝ＤＰ（−１）・ＹＱ−ＤＱ（−１）・Ｙ
   Ｐ の加算を行う第４の加算器とから構成され前記第２の加
   算手段が前記第１の加算器の出力信号と前記第３の加算
   器の出力信号との加算を行う第５の加算器と前記第２の
   加算器の出力信号と前記第４の加算器の出力信号との加
   算を行う第６の加算器と前記第１の加算器の出力信号と
   前記第３の加算器の反転出力信号との加算を行う第７の
   加算器と前記第２の加算器の出力信号と前記第４ の加算
   器の反転信号との加算を行う第８の加算器とから構成さ
   れ、前記第１，第２，第３，第４，第５，第６，第７お
   よび第８の加算器がそれぞれ前記多値ＱＡＭ通信に用い
   られるクロック等の 矩形波信号を送出する矩形波発生器
   を備え、前記第１の加算手段および前記第２の加算手段
   に入力される前記相関検出手段の出力が互いに異極性の
   ときには前記矩形波発生器の矩形波信号を出力し、前記
   相関検出手段が互いに同極性のときには前記矩形波信号
   と明らかに識別し得るその極性の信号を出力することを
   特徴とする制御信号発生回路。
2. 【請求項２】 前記第１および第２の加算手段が共通に
   設けられた矩形発生器から前記矩形波信号の供給を受け
   ることを特徴とする請求項１記載の制御信号発生回路。