JP3178411B2 - シェーピング回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、ＡＴＭ−ＵＮＩ
（Ａｓｙｎｃｈｒｏｎｏｕｓ ＴｒａｎｓｆｅｒＭｏｄ
ｅ−Ｕｓｅｒ Ｎｅｔｗｏｒｋ Ｉｎｔｅｒｆａｃｅ）
を有しない端末をＡＴＭネットワークに接続する場合に
必要とされるシェーピング回路に関する。
（Ａｓｙｎｃｈｒｏｎｏｕｓ ＴｒａｎｓｆｅｒＭｏｄ
ｅ−Ｕｓｅｒ Ｎｅｔｗｏｒｋ Ｉｎｔｅｒｆａｃｅ）
を有しない端末をＡＴＭネットワークに接続する場合に
必要とされるシェーピング回路に関する。
【０００２】
【従来の技術】ＡＴＭネットワークにおいては、論理パ
スごとに使用帯域を規定し、セルを送受信することとし
ている。したがって、契約帯域を超えてセルをＡＴＭネ
ットワークに送出すると、そのセルは廃棄される。この
ため、ＡＴＭ−ＵＮＩを有しない端末を帯域制限のある
ＡＴＭネットワークに接続する場合には、セル化回路に
入力するシリアルデータの間隔を契約帯域内になるよう
に整えるシェーピングが必須となる。
スごとに使用帯域を規定し、セルを送受信することとし
ている。したがって、契約帯域を超えてセルをＡＴＭネ
ットワークに送出すると、そのセルは廃棄される。この
ため、ＡＴＭ−ＵＮＩを有しない端末を帯域制限のある
ＡＴＭネットワークに接続する場合には、セル化回路に
入力するシリアルデータの間隔を契約帯域内になるよう
に整えるシェーピングが必須となる。
【０００３】従来のこの種のシェーピング方法の一例
が、特開平８−１２５６６８号公報に記載されている。
この公報に記載された技術は、論理パス毎にセルの送出
間隔を制御可能なシェーピング方法を提供するものであ
る。すなわち、論理パス毎に入力セルをバッファメモリ
に一時的に蓄積しておき、上記入力セルが属するグルー
プの識別子と対応して予め申告されているトラヒック条
件に応じて該入力セルの送出時刻を決定する第１ステッ
プと、上記セルの送出時刻を先着セルに割り当て済の送
出時刻と比較し、もし、送出時刻が重なった場合は上記
第１ステップで決定した送出時刻を修正した後、上記送
出時刻と上記入力セルの識別情報との対応関係を記憶し
ておく第２ステップと、上記第２ステップで記憶された
セル識別子と送出時刻の対応関係に基づいて、上記バッ
ファメモリに蓄積されたセルを送出時刻順に読み出し、
出力回線に送出する第３ステップとからなることを特徴
とするシェーピング方法である。
が、特開平８−１２５６６８号公報に記載されている。
この公報に記載された技術は、論理パス毎にセルの送出
間隔を制御可能なシェーピング方法を提供するものであ
る。すなわち、論理パス毎に入力セルをバッファメモリ
に一時的に蓄積しておき、上記入力セルが属するグルー
プの識別子と対応して予め申告されているトラヒック条
件に応じて該入力セルの送出時刻を決定する第１ステッ
プと、上記セルの送出時刻を先着セルに割り当て済の送
出時刻と比較し、もし、送出時刻が重なった場合は上記
第１ステップで決定した送出時刻を修正した後、上記送
出時刻と上記入力セルの識別情報との対応関係を記憶し
ておく第２ステップと、上記第２ステップで記憶された
セル識別子と送出時刻の対応関係に基づいて、上記バッ
ファメモリに蓄積されたセルを送出時刻順に読み出し、
出力回線に送出する第３ステップとからなることを特徴
とするシェーピング方法である。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来のシェーピング方法では、時刻情報と前セル送出
時間情報を記憶し１セル毎に送出制御を行う必要がある
ため、制御が煩雑であるという問題点がある。また、先
着セルと送出時刻が重なった場合、再度送出時刻の再計
算が必要となる。更に、送出時刻の計算量は論理パスの
数に比例して増加していき、制御回路の負荷を高めてし
まうという問題点もある。
た従来のシェーピング方法では、時刻情報と前セル送出
時間情報を記憶し１セル毎に送出制御を行う必要がある
ため、制御が煩雑であるという問題点がある。また、先
着セルと送出時刻が重なった場合、再度送出時刻の再計
算が必要となる。更に、送出時刻の計算量は論理パスの
数に比例して増加していき、制御回路の負荷を高めてし
まうという問題点もある。
【０００５】本発明の目的は、簡易なシェーピング回路
を提供することにある。
を提供することにある。
【０００６】
【課題を解決するための手段】本発明のシェーピング回
路は、ＡＴＭユーザネットワークインタフェースを有し
ない端末をＡＴＭネットワークに接続するために、シリ
アルデータをＡＴＭセルフォーマットに変換するセル化
回路を備えたシェーピング回路において、論理パスごと
の契約帯域に同期した第２クロックを発生するクロック
発生回路と、端末からシリアルデータをこれに同期した
第１クロックにより受信し、第２クロックにより送出す
る速度変換部と、送出されたシリアルデータをＡＴＭセ
ルフォーマットに変換したセル化回路のうち、最も早い
送信要求を出したセル化回路に対してＡＴＭセルの引き
取りを行い、ＡＴＭネットワークへ送出する多重／競合
部とを備えたことを特徴とする。
路は、ＡＴＭユーザネットワークインタフェースを有し
ない端末をＡＴＭネットワークに接続するために、シリ
アルデータをＡＴＭセルフォーマットに変換するセル化
回路を備えたシェーピング回路において、論理パスごと
の契約帯域に同期した第２クロックを発生するクロック
発生回路と、端末からシリアルデータをこれに同期した
第１クロックにより受信し、第２クロックにより送出す
る速度変換部と、送出されたシリアルデータをＡＴＭセ
ルフォーマットに変換したセル化回路のうち、最も早い
送信要求を出したセル化回路に対してＡＴＭセルの引き
取りを行い、ＡＴＭネットワークへ送出する多重／競合
部とを備えたことを特徴とする。
【０００７】また、本発明の好ましい実施の形態として
のシェーピング回路は、ＡＴＭユーザネットワークイン
タフェースを有しない端末をＡＴＭネットワークに接続
するために、シリアルデータをＡＴＭセルフォーマット
に変換するセル化回路を備えたシェーピング回路におい
て、論理パスごとの契約帯域に同期した第２クロックを
発生し、端末に供給するクロック発生回路と、端末から
第２クロックに同期したシリアルデータを受信し、ＡＴ
Ｍセルフォーマットに変換したセル化回路のうち、最も
早い送信要求を出したセル化回路に対してＡＴＭセルの
引き取りを行い、ＡＴＭネットワークへ送出する多重／
競合部とを備えたことを特徴とする。
のシェーピング回路は、ＡＴＭユーザネットワークイン
タフェースを有しない端末をＡＴＭネットワークに接続
するために、シリアルデータをＡＴＭセルフォーマット
に変換するセル化回路を備えたシェーピング回路におい
て、論理パスごとの契約帯域に同期した第２クロックを
発生し、端末に供給するクロック発生回路と、端末から
第２クロックに同期したシリアルデータを受信し、ＡＴ
Ｍセルフォーマットに変換したセル化回路のうち、最も
早い送信要求を出したセル化回路に対してＡＴＭセルの
引き取りを行い、ＡＴＭネットワークへ送出する多重／
競合部とを備えたことを特徴とする。
【０００８】
【０００９】本発明の好ましい実施の形態としてのシェ
ーピング回路は、前記論理パスごとの契約帯域に対する
シェーピング速度情報を記憶した情報テーブルと、情報
テーブルからシェーピング速度情報を読み出して前記ク
ロック発生回路に送出するＣＰＵを含む制御部を設け、
また、前記クロック発生回路は、前記論理パスごとの契
約帯域に対するカウント値の設定・保存を行うオフセッ
ト設定レジスタと、前記カウント値だけカウントして前
記第２クロックを発生するカウンタとで構成され、ま
た、前記速度変換部は、前記シリアルデータからその有
効データ範囲を示すフラグを検出してイネーブル信号を
出力するフラグ検出回路と、イネーブル信号が入力して
いる間だけ前記シリアルデータを入力し、前記第２クロ
ックに同期して前記セル化回路に出力するＦＩＦＯとで
構成されることを特徴とする。
ーピング回路は、前記論理パスごとの契約帯域に対する
シェーピング速度情報を記憶した情報テーブルと、情報
テーブルからシェーピング速度情報を読み出して前記ク
ロック発生回路に送出するＣＰＵを含む制御部を設け、
また、前記クロック発生回路は、前記論理パスごとの契
約帯域に対するカウント値の設定・保存を行うオフセッ
ト設定レジスタと、前記カウント値だけカウントして前
記第２クロックを発生するカウンタとで構成され、ま
た、前記速度変換部は、前記シリアルデータからその有
効データ範囲を示すフラグを検出してイネーブル信号を
出力するフラグ検出回路と、イネーブル信号が入力して
いる間だけ前記シリアルデータを入力し、前記第２クロ
ックに同期して前記セル化回路に出力するＦＩＦＯとで
構成されることを特徴とする。
【００１０】
【発明の実施の形態】次に、本発明の実施の形態につい
て説明する。
て説明する。
【００１１】本発明のシェーピング回路は、ＡＴＭユー
ザネットワークインタフェースを有しない端末をＡＴＭ
ネットワークに接続するためのシェーピング回路におい
て、論理パスごとの契約帯域に同期したクロックを発生
し、このクロックに載せたシリアルデータをセル化する
ことを特徴とする。
ザネットワークインタフェースを有しない端末をＡＴＭ
ネットワークに接続するためのシェーピング回路におい
て、論理パスごとの契約帯域に同期したクロックを発生
し、このクロックに載せたシリアルデータをセル化する
ことを特徴とする。
【００１２】以下、本発明の実施例について図面を参照
して説明する。
して説明する。
【００１３】図１は本発明の一実施例を示すブロック図
であり、制御部１，制御バス２を介して制御部１と接続
されたＮ個のクロック発生回路１４，２４，…３４，Ｎ
個の速度変換部１１，２１…３１，Ｎ個のセル化回路１
２，２２…３２および多重／競合部３から構成される。
速度変換部１１等，セル化回路１２等およびクロック発
生回路１４等は、Ｎ個の論理パスに対応する。
であり、制御部１，制御バス２を介して制御部１と接続
されたＮ個のクロック発生回路１４，２４，…３４，Ｎ
個の速度変換部１１，２１…３１，Ｎ個のセル化回路１
２，２２…３２および多重／競合部３から構成される。
速度変換部１１等，セル化回路１２等およびクロック発
生回路１４等は、Ｎ個の論理パスに対応する。
【００１４】速度変換部１１は、既存端末からのシリア
ルデータ１３を、受信した第１クロック１５とは異なる
第２クロック１６で送信するデータの速度変換部であ
る。セル化回路１２は、速度変換部１１から送られるシ
リアルデータをＡＴＭセルフォーマットに変換する。シ
リアルデータのセル化を行ったセル化回路１２は、多重
／競合部３に対しても送信要求を行う。複数のセル化回
路から送信要求を受けた多重／競合部３は、最も早い送
信要求を出したセル化回路１２に対してＡＴＭセルの引
き取りを行い、ＡＴＭネットワークへ送出することで固
有のシェーピング回路を不要とする。また、クロック発
生回路１４は、契約帯域情報に基づく第２クロックを発
生して速度変換部１１に供給する。なお、他の論理パス
対応の速度変換部２１等，セル化回路２２等およびクロ
ック発生回路２４等も、上述の速度変換部１１，セル化
回路１２およびクロック発生回路１４と同機能を有す
る。
ルデータ１３を、受信した第１クロック１５とは異なる
第２クロック１６で送信するデータの速度変換部であ
る。セル化回路１２は、速度変換部１１から送られるシ
リアルデータをＡＴＭセルフォーマットに変換する。シ
リアルデータのセル化を行ったセル化回路１２は、多重
／競合部３に対しても送信要求を行う。複数のセル化回
路から送信要求を受けた多重／競合部３は、最も早い送
信要求を出したセル化回路１２に対してＡＴＭセルの引
き取りを行い、ＡＴＭネットワークへ送出することで固
有のシェーピング回路を不要とする。また、クロック発
生回路１４は、契約帯域情報に基づく第２クロックを発
生して速度変換部１１に供給する。なお、他の論理パス
対応の速度変換部２１等，セル化回路２２等およびクロ
ック発生回路２４等も、上述の速度変換部１１，セル化
回路１２およびクロック発生回路１４と同機能を有す
る。
【００１５】図２は、図１の速度変換部１１，セル化回
路１２，クロック発生回路１４，および制御部１の詳細
ブロック図である。
路１２，クロック発生回路１４，および制御部１の詳細
ブロック図である。
【００１６】制御部１のテーブル１０１には、シリアル
データ１３，２３…３３に対応する論理パスごとにシェ
ーピング速度情報を記憶しており、ＣＰＵ１０２は情報
テーブル１０１から該当する論理パスのシェーピング速
度情報を読み込み、カウンタ１４１のカウント値に変換
してクロック発生回路１４のオフセット設定レジスタ１
４２に書き込む。
データ１３，２３…３３に対応する論理パスごとにシェ
ーピング速度情報を記憶しており、ＣＰＵ１０２は情報
テーブル１０１から該当する論理パスのシェーピング速
度情報を読み込み、カウンタ１４１のカウント値に変換
してクロック発生回路１４のオフセット設定レジスタ１
４２に書き込む。
【００１７】クロック発生回路１４は、ＣＰＵ１０２に
よって設定されるカウント値を保持するオフセット設定
レジスタ１４２と、このカウント値だけカウントし、一
定周期の第２クロックを発生するカウンタ１４１とを有
する。
よって設定されるカウント値を保持するオフセット設定
レジスタ１４２と、このカウント値だけカウントし、一
定周期の第２クロックを発生するカウンタ１４１とを有
する。
【００１８】速度変換部１１は、シリアルデータ１３を
出力するともに、シリアルデータ１３からその有効デー
タ範囲を示すフラグを検出して、イネーブル信号１１３
を出力するフラグ検出回路１１１と、イネーブル信号１
１３が入力している間だけ、シリアルデータ１３を入力
し、また第２クロック１６に同期してセル化回路１２に
出力するＦＩＦＯ１１２とで構成される。
出力するともに、シリアルデータ１３からその有効デー
タ範囲を示すフラグを検出して、イネーブル信号１１３
を出力するフラグ検出回路１１１と、イネーブル信号１
１３が入力している間だけ、シリアルデータ１３を入力
し、また第２クロック１６に同期してセル化回路１２に
出力するＦＩＦＯ１１２とで構成される。
【００１９】図３は、第１クロック１５とシリアルデー
タ１３とイネーブル信号１１３の関係、図４は速度変換
部１１の入力（シリアルデータ１３）と出力（ＦＩＦＯ
１２の出力）との関係を示す。図３のシリアルデータ１
３は固定長とは限らないが、便宜上固定長で図示した。
また図４では、速度変換部１１に非同期に入力するシリ
アルデータ１３が一定の間隔に整えられていることがわ
かる。
タ１３とイネーブル信号１１３の関係、図４は速度変換
部１１の入力（シリアルデータ１３）と出力（ＦＩＦＯ
１２の出力）との関係を示す。図３のシリアルデータ１
３は固定長とは限らないが、便宜上固定長で図示した。
また図４では、速度変換部１１に非同期に入力するシリ
アルデータ１３が一定の間隔に整えられていることがわ
かる。
【００２０】このように、本実施例では、ＦＩＦＯ１１
２の書き込みには第１クロック１５、読み出しには第２
クロックを使用することにより、シリアルデータ１３の
書き込みと読み出しを非同期に行う。
２の書き込みには第１クロック１５、読み出しには第２
クロックを使用することにより、シリアルデータ１３の
書き込みと読み出しを非同期に行う。
【００２１】また、セル化回路１２は、ＦＩＦＯ１１２
から読み出したシリアルデータをパラレルデータに変換
するＳ／Ｐ変換回路１２１と、パラレル変換されたデー
タをセルフォーマットに変換するヘッダ生成回路１２２
を有する。
から読み出したシリアルデータをパラレルデータに変換
するＳ／Ｐ変換回路１２１と、パラレル変換されたデー
タをセルフォーマットに変換するヘッダ生成回路１２２
を有する。
【００２２】次に、本実施例の動作を説明する。
【００２３】制御部１の情報テーブル１０１には、論理
パスごとにシェーピング速度情報を記憶しておく。ＣＰ
Ｕ１０２は情報テーブル１０１からシェーピング速度情
報を読み込み、カウント値に変換して、それぞれのオフ
セット設定レジスタ１４２に書き込む。カウンタ１４１
はカウント値だけカウントして一定周期の第２クロック
１６を出力する。
パスごとにシェーピング速度情報を記憶しておく。ＣＰ
Ｕ１０２は情報テーブル１０１からシェーピング速度情
報を読み込み、カウント値に変換して、それぞれのオフ
セット設定レジスタ１４２に書き込む。カウンタ１４１
はカウント値だけカウントして一定周期の第２クロック
１６を出力する。
【００２４】端末からシリアルデータ１３が第１クロッ
ク１５と共に速度変換部１１に入力すると、フラグ検出
回路１１１は、シリアルデータ１３をＦＩＦＯ１１２に
出力するとともに、シリアルデータ１３の有効データ範
囲を示すフラグを検出し、イネーブル信号１１３を発生
する。ＦＩＦＯ１１２は、入力したシリアルデータ１３
について、イネーブル信号１１３が指定される時間帯だ
け、第１クロック１５の立下りエッジに同期して取り込
み、取り込んだ順序である第２クロック１６の周期で出
力する。すなわち、速度変換部１１はデータの受信に関
してはシリアルデータ１３に同期した第１クロック１５
を基にデータを受信し、セル化回路１２へのデータ送信
についてはクロック発生回路１４からの第２クロック１
６でデータを送信する。
ク１５と共に速度変換部１１に入力すると、フラグ検出
回路１１１は、シリアルデータ１３をＦＩＦＯ１１２に
出力するとともに、シリアルデータ１３の有効データ範
囲を示すフラグを検出し、イネーブル信号１１３を発生
する。ＦＩＦＯ１１２は、入力したシリアルデータ１３
について、イネーブル信号１１３が指定される時間帯だ
け、第１クロック１５の立下りエッジに同期して取り込
み、取り込んだ順序である第２クロック１６の周期で出
力する。すなわち、速度変換部１１はデータの受信に関
してはシリアルデータ１３に同期した第１クロック１５
を基にデータを受信し、セル化回路１２へのデータ送信
についてはクロック発生回路１４からの第２クロック１
６でデータを送信する。
【００２５】セル化回路１２は受信したシリアルデータ
をＡＴＭセルフォーマットに変換する。多重／競合部３
はセル化回路１２，セル化回路２２，セル化回路３２そ
れぞれからのセル送信要求で最も早い要求を出したセル
から順次網クロックに同期してデータをＡＴＭネットワ
ークへ出力する。
をＡＴＭセルフォーマットに変換する。多重／競合部３
はセル化回路１２，セル化回路２２，セル化回路３２そ
れぞれからのセル送信要求で最も早い要求を出したセル
から順次網クロックに同期してデータをＡＴＭネットワ
ークへ出力する。
【００２６】図５は本発明の他の実施例を示すブロック
図である。本実施例では、クロック発生回路２１４等が
発生した第２クロック２１５等を端末側に供給してい
る。この第２クロック２１５は、図１における第２クロ
ック１６と同様に、論理パスごとのシェーピング速度情
報により一定周期に設定されたものである。
図である。本実施例では、クロック発生回路２１４等が
発生した第２クロック２１５等を端末側に供給してい
る。この第２クロック２１５は、図１における第２クロ
ック１６と同様に、論理パスごとのシェーピング速度情
報により一定周期に設定されたものである。
【００２７】端末側からは、第２クロック２１５に同期
したシリアルデータ２１３がセル化回路２１２に入力す
る。すなわち、シリアルデータ２１３は第２クロック２
１５により、既に要求されるクロックレートとなってい
ることから、図１における速度変換部１１が不要とな
る。この後の処理は、図１に示した実施例と同様である
ので説明を省略する。
したシリアルデータ２１３がセル化回路２１２に入力す
る。すなわち、シリアルデータ２１３は第２クロック２
１５により、既に要求されるクロックレートとなってい
ることから、図１における速度変換部１１が不要とな
る。この後の処理は、図１に示した実施例と同様である
ので説明を省略する。
【００２８】
【発明の効果】本発明によれば、個々の論理パスに対応
するシリアルデータを受信時に網の契約帯域に同期した
クロックに載せ替える構成を採用したため、それ以降JS
の処理にシェーピング機能が不要となる。その結果、シ
リアルデータの受信時に帯域を保証できるクロック速度
に載せ替えることでセルの生成間隔が必然的に一定にな
るので、シェーピングの実現手段として必要とされるの
はクロックの発生回路部だけとなり、シェーピング回路
が簡易になるという効果がある。
するシリアルデータを受信時に網の契約帯域に同期した
クロックに載せ替える構成を採用したため、それ以降JS
の処理にシェーピング機能が不要となる。その結果、シ
リアルデータの受信時に帯域を保証できるクロック速度
に載せ替えることでセルの生成間隔が必然的に一定にな
るので、シェーピングの実現手段として必要とされるの
はクロックの発生回路部だけとなり、シェーピング回路
が簡易になるという効果がある。
【図１】本発明の一実施例のブロック図である。
【図２】図１に示した実施例の要部の詳細ブロック図で
ある。
ある。
【図３】図１に示したイネーブル信号の機能を説明する
ための図である。
ための図である。
【図４】図１に示した実施例におけるＦＩＦＯの入力デ
ータと出力データを示す図である。
ータと出力データを示す図である。
【図５】本発明の他の実施例のブロック図である。
１，２０１ 制御部 ２，２０２ 制御バス ３，２０３ 多重／競合部 １１，２１，３１ 速度変換部 １２，２２，３２，２１２，２２２，２３２ セル化回
路 １３，２３，３３，２１３，２２３，２３３ シリアル
データ １４，２４，３４，２１４，２２４，２３４ クロック
発生回路 １５，２５，３５，２２５，２３５ 第１クロック １６，２１５ 第２クロック １０１ 情報テーブル １０２ ＣＰＵ １１１ フラグ検出回路 １１２ ＦＩＦＯ １１３ イネーブル信号 １２１ Ｓ／Ｐ変換回路 １２２ セルヘッダ生成回路 １４１ カウンタ １４２ オフセット設定レジスタ
路 １３，２３，３３，２１３，２２３，２３３ シリアル
データ １４，２４，３４，２１４，２２４，２３４ クロック
発生回路 １５，２５，３５，２２５，２３５ 第１クロック １６，２１５ 第２クロック １０１ 情報テーブル １０２ ＣＰＵ １１１ フラグ検出回路 １１２ ＦＩＦＯ １１３ イネーブル信号 １２１ Ｓ／Ｐ変換回路 １２２ セルヘッダ生成回路 １４１ カウンタ １４２ オフセット設定レジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 12/56 H04L 12/28
Claims (5)
- 【請求項１】 ＡＴＭユーザネットワークインタフェース
を有しない端末をＡＴＭネットワークに接続するため
に、シリアルデータをＡＴＭセルフォーマットに変換す
るセル化回路を備えたシェーピング回路において、 論理パスごとの契約帯域に同期した第２クロックを発生
するクロック発生回路と、 前記端末からシリアルデータをこれに同期した第１クロ
ックにより受信し、前記第２クロックにより送出する速
度変換部と、 前記送出されたシリアルデータをＡＴＭセルフォーマッ
トに変換した前記セル化回路のうち、最も早い送信要求
を出したセル化回路に対してＡＴＭセルの引き取りを行
い、前記ＡＴＭネットワークへ送出する多重／競合部と
を備えたことを特徴とするシェーピング回路。 - 【請求項２】 ＡＴＭユーザネットワークインタフェース
を有しない端末をＡＴＭネットワークに接続するため
に、シリアルデータをＡＴＭセルフォーマットに変換す
るセル化回路を備えたシェーピング回路において、 論理パスごとの契約帯域に同期した第２クロックを発生
し、前記端末に供給するクロック発生回路と、 前記端末から前記第２クロックに同期したシリアルデー
タを受信し、ＡＴＭセルフォーマットに変換した前記セ
ル化回路のうち、最も早い送信要求を出したセル化回路
に対してＡＴＭセルの引き取りを行い、前記ＡＴＭネッ
トワークへ送出する多重／競合部とを備えたことを特徴
とするシェーピング回路。 - 【請求項３】 前記論理パスごとの契約帯域に対するシェ
ーピング速度情報を記憶した情報テーブルと、情報テー
ブルからシェーピング速度情報を読み出して前記クロッ
ク発生回路に送出するＣＰＵを含む制御部を設けたこと
を特徴とする請求項１または２に記載のシェーピング回
路。 - 【請求項４】 前記クロック発生回路は、前記論理パスご
との契約帯域に対するカウント値の設定・保存を行うオ
フセット設定レジスタと、前記カウント値だけカウント
して前記第２クロックを発生するカウントとで構成され
ることを特徴とする請求項１〜３のいずれかに記載のシ
ェーピング回路。 - 【請求項５】 前記速度変換部は、前記シリアルデータか
らその有効データ範囲を示すフラグを検出してイネーブ
ル信号を出力するフラグ検出回路と、イネーブル信号が
入力している間だけ前記シリアルデータを入力し、前記
第２クロックに同期して前記セル化回路に出力するＦＩ
ＦＯとで構成されることを特徴とする請求項１，３，ま
たは４に記載のシェーピング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9575698A JP3178411B2 (ja) | 1998-04-08 | 1998-04-08 | シェーピング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9575698A JP3178411B2 (ja) | 1998-04-08 | 1998-04-08 | シェーピング回路 |
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ID=14146348
Family Applications (1)
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| JP (1) | JP3178411B2 (ja) |
Families Citing this family (1)
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-
1998
- 1998-04-08 JP JP9575698A patent/JP3178411B2/ja not_active Expired - Fee Related
Non-Patent Citations (2)
| Title |
|---|
| １９９７信学総合大会 Ｂ−６−２ |
| １９９７信学通信大会 Ｂ−６−１９ |
Also Published As
| Publication number | Publication date |
|---|---|
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