JP3175195B2 - 多層配線の形成方法 - Google Patents
多層配線の形成方法Info
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- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
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- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
- C23C16/04—Coating on selected surface areas, e.g. using masks
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Description
【０００１】
【産業上の利用分野】本発明は、多層配線の形成方法に
関し、更に詳しくは、タングステン等のメタルＣＶＤ法
によりスルーホールを埋め込む方法に係わる。
関し、更に詳しくは、タングステン等のメタルＣＶＤ法
によりスルーホールを埋め込む方法に係わる。
【０００２】
【従来の技術】近年、半導体装置では、二次元方向の縮
小のみならず配線の多層化，デバイス構造の三次元化が
進んでいる。一方、多層配線においては、配線金属や層
間絶縁膜の厚さなどの縦寸法は、高性能化の理由から下
地寸法に比べ縮小が進んでおらず、そのため、配線用接
続孔（スルーホールなど）のアスペクト比は益々増大し
ている。このため、半導体装置の高集積化，高性能化を
期するためには、低抵抗であると同時に急峻な構造に対
応できる多層配線技術が必須となっている。現在、多層
配線材料にはスパッタ法で形成したアルミニウム等の金
属薄膜が用いられているが、Ｓｉコンタクトや配線間に
おける接続不良は、すでに重大な問題になってきてい
る。これは、本質的には深い接続孔で金属薄膜の被覆性
が十分でないことに起因している。このような問題を解
決し得る多層配線技術として、選択Ｗ−ＣＶＤ技術が知
られている。この技術は、接続孔内のみにタングステン
（Ｗ）を選択成長できるため深孔の埋め込みに適用で
き、プロセスが簡便であるとされている。
小のみならず配線の多層化，デバイス構造の三次元化が
進んでいる。一方、多層配線においては、配線金属や層
間絶縁膜の厚さなどの縦寸法は、高性能化の理由から下
地寸法に比べ縮小が進んでおらず、そのため、配線用接
続孔（スルーホールなど）のアスペクト比は益々増大し
ている。このため、半導体装置の高集積化，高性能化を
期するためには、低抵抗であると同時に急峻な構造に対
応できる多層配線技術が必須となっている。現在、多層
配線材料にはスパッタ法で形成したアルミニウム等の金
属薄膜が用いられているが、Ｓｉコンタクトや配線間に
おける接続不良は、すでに重大な問題になってきてい
る。これは、本質的には深い接続孔で金属薄膜の被覆性
が十分でないことに起因している。このような問題を解
決し得る多層配線技術として、選択Ｗ−ＣＶＤ技術が知
られている。この技術は、接続孔内のみにタングステン
（Ｗ）を選択成長できるため深孔の埋め込みに適用で
き、プロセスが簡便であるとされている。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のＷの成長は、コンタクトホールや、層間のス
ルーホールなど、スルーホール内に導電層を含まない構
造で行なわれており、導電層を層間に含むスルーホール
を選択Ｗで埋め込む場合、スルーホールのアスペクト比
が高いと、上部導電層から成長したＷがスルーホールを
塞ぎ、スルーホール内に空洞を作ってしまう問題点を有
している。一般に、選択タングステンによるプラグ形成
は、導電層上に堆積させた絶縁膜にコンタクトホールを
開け、プラグを埋め込んだ後に導電物質を堆積させ、両
導電層間のコンタクトを取る方法が一般的である。しか
し、ＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏ
ｒ）多層集積デバイスなどでは、上層の導電層を形成し
た後に、この上層導電層を貫き下層導電層に達するスル
ーホールを開け、タングステンプラグを埋め込む必要が
ある。例えば、図７に示すように、第１の導電層として
のポリシリコン膜１上に、順次、第１の絶縁層としての
ＳｉＯ2膜２，第２の導電層としてポリシリコン膜３，
第２の絶縁層としてのＳｉＯ2膜４を形成し、次に、ポ
リシリコン膜１表面が露出するようにスルーホール５を
形成して成る構造に対して、選択Ｗの埋め込みを行なっ
た場合、図８に示すように、ポリシリコン膜１の表面
と、第２の導電層であるポリシリコン膜３の露出する内
周面から成長が始まるため、両方から成長したタングス
テン７，７間に空洞が形成されてしまう。
うな従来のＷの成長は、コンタクトホールや、層間のス
ルーホールなど、スルーホール内に導電層を含まない構
造で行なわれており、導電層を層間に含むスルーホール
を選択Ｗで埋め込む場合、スルーホールのアスペクト比
が高いと、上部導電層から成長したＷがスルーホールを
塞ぎ、スルーホール内に空洞を作ってしまう問題点を有
している。一般に、選択タングステンによるプラグ形成
は、導電層上に堆積させた絶縁膜にコンタクトホールを
開け、プラグを埋め込んだ後に導電物質を堆積させ、両
導電層間のコンタクトを取る方法が一般的である。しか
し、ＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏ
ｒ）多層集積デバイスなどでは、上層の導電層を形成し
た後に、この上層導電層を貫き下層導電層に達するスル
ーホールを開け、タングステンプラグを埋め込む必要が
ある。例えば、図７に示すように、第１の導電層として
のポリシリコン膜１上に、順次、第１の絶縁層としての
ＳｉＯ2膜２，第２の導電層としてポリシリコン膜３，
第２の絶縁層としてのＳｉＯ2膜４を形成し、次に、ポ
リシリコン膜１表面が露出するようにスルーホール５を
形成して成る構造に対して、選択Ｗの埋め込みを行なっ
た場合、図８に示すように、ポリシリコン膜１の表面
と、第２の導電層であるポリシリコン膜３の露出する内
周面から成長が始まるため、両方から成長したタングス
テン７，７間に空洞が形成されてしまう。
【０００４】このような問題が生ずるため、スルーホー
ル内に、ポリシリコンや金属などの導電性を有する材料
でサイドウォールを形成し、スルーホール内全面からＷ
を成長させる方法も提案されているが、この方法も、被
覆性（カバレージ）が良好でなければ空洞化を避けるこ
とができず、また、パターン上の段差が大きいときに
は、段差側壁にＷが成長する可能性がある点で問題があ
る。
ル内に、ポリシリコンや金属などの導電性を有する材料
でサイドウォールを形成し、スルーホール内全面からＷ
を成長させる方法も提案されているが、この方法も、被
覆性（カバレージ）が良好でなければ空洞化を避けるこ
とができず、また、パターン上の段差が大きいときに
は、段差側壁にＷが成長する可能性がある点で問題があ
る。
【０００５】本発明は、このような従来の問題点に着目
して創案されたものであって、メタルプラグ内に空洞が
発生するのを抑え、且つ選択性を確保した多層配線の形
成方法を得んとするものである。
して創案されたものであって、メタルプラグ内に空洞が
発生するのを抑え、且つ選択性を確保した多層配線の形
成方法を得んとするものである。
【０００６】
【課題を解決するための手段】そこで、本発明は、第１
の導電層上に、第１の絶縁層，第２の導電層及び第２の
絶縁層を順次積層し、スルーホールを形成してメタルを
埋め込む多層配線の形成方法において、予めスルーホー
ルの側壁にメタルが成長し難い物質を形成しておき、選
択メタルＣＶＤ法により第２の導電層の下面手前までメ
タルを埋め込み、しかる後、前記物質を除いてメタルＣ
ＶＤ法により再度メタルを埋め込むことを、その解決方
法としている。
の導電層上に、第１の絶縁層，第２の導電層及び第２の
絶縁層を順次積層し、スルーホールを形成してメタルを
埋め込む多層配線の形成方法において、予めスルーホー
ルの側壁にメタルが成長し難い物質を形成しておき、選
択メタルＣＶＤ法により第２の導電層の下面手前までメ
タルを埋め込み、しかる後、前記物質を除いてメタルＣ
ＶＤ法により再度メタルを埋め込むことを、その解決方
法としている。
【０００７】
【作用】スルーホールの側壁にメタルが成長し難い物質
を形成したことにより、次工程での選択メタルＣＶＤに
よって、第１の導電層の表面（スルーホールの底面）よ
りメタルの成長が始まる。このようなメタル成長を、第
２の導電層の下面手前で停止させ、次に、上記したメタ
ルが成長し難い物質を除くことにより、第２の導電層が
露出する。この露出した第２の導電層と、上記の成長し
たメタルの上面とは近い位置にあるため、再度のメタル
成長を行なわせた際に、同時にメタル成長を始めても空
洞を生じることはない。このようにして、前半工程のメ
タル成長と後半工程のメタル成長とで、スルーホールを
空洞なしに埋め尽くすメタルプラグが形成される。
を形成したことにより、次工程での選択メタルＣＶＤに
よって、第１の導電層の表面（スルーホールの底面）よ
りメタルの成長が始まる。このようなメタル成長を、第
２の導電層の下面手前で停止させ、次に、上記したメタ
ルが成長し難い物質を除くことにより、第２の導電層が
露出する。この露出した第２の導電層と、上記の成長し
たメタルの上面とは近い位置にあるため、再度のメタル
成長を行なわせた際に、同時にメタル成長を始めても空
洞を生じることはない。このようにして、前半工程のメ
タル成長と後半工程のメタル成長とで、スルーホールを
空洞なしに埋め尽くすメタルプラグが形成される。
【０００８】
【実施例】以下、本発明に係る多層配線の形成方法の詳
細を図面に示す実施例に基づいて説明する。
細を図面に示す実施例に基づいて説明する。
【０００９】先ず、本実施例では、図１に示すように、
基体（図示省略）上に、例えば３０００Åの膜厚で、第
１の導電層としてのポリシリコン膜１を堆積させた後、
その上に第１の絶縁膜としてのＳｉＯ2膜２を例えば６
０００Åの膜厚に堆積させる。このＳｉＯ2膜２の上に
は、第２の導電層としてのポリシリコン膜３を例えば１
５００Åの膜厚に堆積させる。さらに、このポリシリコ
ン膜３の上に絶縁層としてのＳｉＯ2膜４を例えば２５
００Å膜厚に堆積させる。次に、フォトリソグラフィ技
術及びドライエッチング技術を用いて、同図に示すよう
に、ポリシリコン膜１表面が露出するようなスルーホー
ル５を形成する。なお、このスルーホール５の径寸法は
例えば０．５〜０．９μｍである。
基体（図示省略）上に、例えば３０００Åの膜厚で、第
１の導電層としてのポリシリコン膜１を堆積させた後、
その上に第１の絶縁膜としてのＳｉＯ2膜２を例えば６
０００Åの膜厚に堆積させる。このＳｉＯ2膜２の上に
は、第２の導電層としてのポリシリコン膜３を例えば１
５００Åの膜厚に堆積させる。さらに、このポリシリコ
ン膜３の上に絶縁層としてのＳｉＯ2膜４を例えば２５
００Å膜厚に堆積させる。次に、フォトリソグラフィ技
術及びドライエッチング技術を用いて、同図に示すよう
に、ポリシリコン膜１表面が露出するようなスルーホー
ル５を形成する。なお、このスルーホール５の径寸法は
例えば０．５〜０．９μｍである。
【００１０】次に、図２に示すように、タングステンが
選択的に成長し難い物質としてＳｉＯ2膜６をＣＶＤ法
を用いて、例えば膜厚が３００Åとなるように、全面に
堆積させる。
選択的に成長し難い物質としてＳｉＯ2膜６をＣＶＤ法
を用いて、例えば膜厚が３００Åとなるように、全面に
堆積させる。
【００１１】次に、図３に示すように、ＳｉＯ2膜６を
エッチバックを行なって、スルーホール５の内周面のみ
にサイドウォールとして残す。なお、このエッチバック
は反応性イオンエッチング（ＲＩＥ）で行なわれ、その
条件は以下に示す通りである。
エッチバックを行なって、スルーホール５の内周面のみ
にサイドウォールとして残す。なお、このエッチバック
は反応性イオンエッチング（ＲＩＥ）で行なわれ、その
条件は以下に示す通りである。
【００１２】○エッチングガス及びその流量 酸素（Ｏ2）…８SCCM 三フッ化メタン（ＣＨＦ3）…７５SCCM ○圧力…５０Ｔｏｒｒ ○電力…１１５０Ｗ ○時間…５分 次に、このようにしてスルーホール５が形成された後、
前処理として、例えば、硫酸過水処理（１０分），ライ
トエッチ（水１００：ＨＦ１）３０秒等のウェット処理
や、プラズマ処理等のドライ処理を行なう。以下に、ド
ライ処理としてＮ2プラズマを用いた前処理とＨ2プラズ
マを用いた前処理の例を示す。
前処理として、例えば、硫酸過水処理（１０分），ライ
トエッチ（水１００：ＨＦ１）３０秒等のウェット処理
や、プラズマ処理等のドライ処理を行なう。以下に、ド
ライ処理としてＮ2プラズマを用いた前処理とＨ2プラズ
マを用いた前処理の例を示す。
【００１３】＜Ｎ2プラズマ処理＞ ○ガス流量：Ｎ2／ＮＦ3／Ａｒ＝５０／５／５SCCM ○パワー：８８Ｗ（０．５Ｗ／ｃｍ2） ○温度：設定なし（〜１００℃） ＜Ｈ2プラズマ処理＞ ○ガス流量：Ｈ2／ＮＦ3／Ａｒ＝５０／１０／５SCCM ○パワー：８８Ｗ（０．５Ｗ／ｃｍ2） ○温度：設定なし（〜１００℃） 次いで、図４に示すように、選択Ｗ−ＣＶＤ法により、
タングステンプラグ７Ａを、第２の導電層のポリシリコ
ン膜３の下面の下（手前）まで成長させる。なお、この
ような選択ＷのＣＶＤの方法としては、シラン還元法及
び水素還元法を用いることができる。以下に、シラン還
元法及び水素還元法のＣＶＤ条件を示す。
タングステンプラグ７Ａを、第２の導電層のポリシリコ
ン膜３の下面の下（手前）まで成長させる。なお、この
ような選択ＷのＣＶＤの方法としては、シラン還元法及
び水素還元法を用いることができる。以下に、シラン還
元法及び水素還元法のＣＶＤ条件を示す。
【００１４】＜シラン還元法＞ ○ガス及びその流量 シラン（ＳｉＨ4）…７SCCM アルゴン（Ａｒ）…１５SCCM 六フッ化タングステン（ＷＦ6）…１０SCCM 水素（Ｈ2）…１０００SCCM ○温度…２６０℃（２４０〜２８０℃） ＜水素還元法＞ （第１段階） ○ガス及びその流量 水素（Ｈ2）…５００SCCM アルゴン（Ａｒ）…１０SCCM 六フッ化タングステン（ＷＦ6）…０．５SCCM ○温度…４５０〜４７０℃ （第２段階） ○ガス及びその流量 水素（Ｈ2）…５００SCCM アルゴン（Ａｒ）…１０ＳＣＣＭ 六フッ化タングステン（ＷＦ６）…５SCCM ○温度…４５０〜４７０℃ 次に、図５に示すように、サイドウォールであるＳｉＯ
2膜６の上部を、例えば等方性エッチングであるＬ．
Ｅ．（１００：１）３０秒と、Ｎ2プラズマ処理を施し
て除去して、第２の導電層であるポリシリコン膜３を露
出させる。なお、Ｎ2プラズマ処理の条件は以下の通り
である。
2膜６の上部を、例えば等方性エッチングであるＬ．
Ｅ．（１００：１）３０秒と、Ｎ2プラズマ処理を施し
て除去して、第２の導電層であるポリシリコン膜３を露
出させる。なお、Ｎ2プラズマ処理の条件は以下の通り
である。
【００１５】○ガス及びその流量 窒素（Ｎ2）…５０SCCM 三フッ化窒素（ＮＦ3）…５SCCM アルゴン（Ａｒ）…５SCCM ○温度…設定なし（〜１００℃） 次に、再度選択Ｗ−ＣＶＤを行なって、図６に示すよう
に、タングステンプラグ７Ｂでスルーホール５を埋め尽
くすことにより、第１の導電層であるポリシリコン膜１
と第２の導電層であるポリシリコン膜３との導通を可能
にするタングステンプラグ７Ａ，７Ｂが形成される。タ
ングステンプラグ７Ｂを形成する際には、アスペスト比
が小さくなっていることと、タングステンプラグ７Ａの
上面とポリシリコン膜３の露出面が近い位置にあるた
め、タングステンが両方から同時に成長を始めても空洞
が生ずることはない。
に、タングステンプラグ７Ｂでスルーホール５を埋め尽
くすことにより、第１の導電層であるポリシリコン膜１
と第２の導電層であるポリシリコン膜３との導通を可能
にするタングステンプラグ７Ａ，７Ｂが形成される。タ
ングステンプラグ７Ｂを形成する際には、アスペスト比
が小さくなっていることと、タングステンプラグ７Ａの
上面とポリシリコン膜３の露出面が近い位置にあるた
め、タングステンが両方から同時に成長を始めても空洞
が生ずることはない。
【００１６】また、前半工程での選択Ｗ−ＣＶＤでは、
タングステンプラグ７Ａが上方に向って一方向に成長を
するため、プラグ内に空洞が生じない。この際、第２の
導電層であるポリシリコン膜３の側壁は、ＳｉＯ2膜６
で覆われているため、浸食されることがなく、タングス
テンプラグ完成後のリーク電流を低く抑えることができ
る。
タングステンプラグ７Ａが上方に向って一方向に成長を
するため、プラグ内に空洞が生じない。この際、第２の
導電層であるポリシリコン膜３の側壁は、ＳｉＯ2膜６
で覆われているため、浸食されることがなく、タングス
テンプラグ完成後のリーク電流を低く抑えることができ
る。
【００１７】以上、実施例について説明したが、本発明
は、これに限定されるものではなく、各種の変更が可能
である。
は、これに限定されるものではなく、各種の変更が可能
である。
【００１８】例えば、上記実施例においては、第１，第
２の導電層をポリシリコンで形成し、第１，第２の絶縁
層をＳｉＯ2で形成したが、これらの材料も勿論変更可
能である。
２の導電層をポリシリコンで形成し、第１，第２の絶縁
層をＳｉＯ2で形成したが、これらの材料も勿論変更可
能である。
【００１９】また、上記実施例においては、プラグ材料
（メタル）としてタングステンを適用したが、選択メタ
ルＣＶＤ法が適用できるメタルであれば、他の材料でも
よい。
（メタル）としてタングステンを適用したが、選択メタ
ルＣＶＤ法が適用できるメタルであれば、他の材料でも
よい。
【００２０】さらに、上記実施例で設定した各種の条件
も、これらに限定されるものではない。
も、これらに限定されるものではない。
【００２１】また、上記実施例では、ＳｉＯ2膜をサイ
ドウォールとして用いたが、メタルが成長し難い物質で
あれば、他の材料でもよく、さらには、サイドウォール
の代りに表面酸化や、表面窒化を行ない、その後異方性
エッチングを行なってもよい。
ドウォールとして用いたが、メタルが成長し難い物質で
あれば、他の材料でもよく、さらには、サイドウォール
の代りに表面酸化や、表面窒化を行ない、その後異方性
エッチングを行なってもよい。
【００２２】
【発明の効果】以上の説明から明らかなように、本発明
に係る多層配線の形成方法によれば、プラグ中に空洞や
シームを発生させることなく、メタルのカバレージや核
成長密度によらずに埋め込みできる効果がある。このた
め、例えば還元法や温度などの条件を広く取れ、成長レ
ートを上げ、且つ選択性を充分確保できる効果がある。
に係る多層配線の形成方法によれば、プラグ中に空洞や
シームを発生させることなく、メタルのカバレージや核
成長密度によらずに埋め込みできる効果がある。このた
め、例えば還元法や温度などの条件を広く取れ、成長レ
ートを上げ、且つ選択性を充分確保できる効果がある。
【図１】本発明の実施例の工程を示す断面図。
【図２】本発明の実施例の工程を示す断面図。
【図３】本発明の実施例の工程を示す断面図。
【図４】本発明の実施例の工程を示す断面図。
【図５】本発明の実施例の工程を示す断面図。
【図６】本発明の実施例の工程を示す断面図。
【図７】従来例の断面図。
【図８】従来例の断面図。
１…ポリシリコン膜（第１の導電層）、 ２…ＳｉＯ2膜（第１の絶縁膜）、 ３…ポリシリコン膜（第２の導電膜）、 ４…ＳｉＯ2膜（第２の絶縁膜）、 ５…スルーホール、 ６…ＳｉＯ2膜、 ７Ａ，７Ｂ…タングステンプラグ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3205 H01L 21/321 H01L 21/3213 H01L 21/768
Claims (1)
- 【請求項１】 第１の導電層上に、第１の絶縁層，第２
の導電層及び第２の絶縁層を順次積層し、スルーホール
を形成してメタルを埋め込む多層配線の形成方法におい
て、 予めスルーホールの側壁にメタルが成長し難い物質を形
成しておき、選択メタルＣＶＤ法により第２の導電層の
下面手前までメタルを埋め込み、しかる後、前記物質を
除いてメタルＣＶＤ法により再度メタルを埋め込むこと
を特徴とする多層配線の形成方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15127691A JP3175195B2 (ja) | 1991-06-24 | 1991-06-24 | 多層配線の形成方法 |
| KR1019920010745A KR100238698B1 (ko) | 1991-06-24 | 1992-06-20 | 다층배선의 형성방법 |
| US07/902,835 US5227191A (en) | 1991-06-24 | 1992-06-23 | Method of forming multilayer interconnection structure |
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|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
| JPH04373149A JPH04373149A (ja) | 1992-12-25 |
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ID=15515144
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|---|---|---|---|
| JP15127691A Expired - Fee Related JP3175195B2 (ja) | 1991-06-24 | 1991-06-24 | 多層配線の形成方法 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2616554B2 (ja) * | 1994-04-22 | 1997-06-04 | 日本電気株式会社 | 半導体装置の製造方法 |
| SG46751A1 (en) * | 1996-01-11 | 1998-02-20 | Taiwan Semiconductor Mfg | A modified tungsten-plug contact process |
| US5783485A (en) * | 1996-07-19 | 1998-07-21 | Motorola, Inc. | Process for fabricating a metallized interconnect |
| US6077768A (en) * | 1996-07-19 | 2000-06-20 | Motorola, Inc. | Process for fabricating a multilevel interconnect |
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| US7078312B1 (en) | 2003-09-02 | 2006-07-18 | Novellus Systems, Inc. | Method for controlling etch process repeatability |
| US7476621B1 (en) | 2003-12-10 | 2009-01-13 | Novellus Systems, Inc. | Halogen-free noble gas assisted H2 plasma etch process in deposition-etch-deposition gap fill |
| US7344996B1 (en) | 2005-06-22 | 2008-03-18 | Novellus Systems, Inc. | Helium-based etch process in deposition-etch-deposition gap fill |
| US7163896B1 (en) | 2003-12-10 | 2007-01-16 | Novellus Systems, Inc. | Biased H2 etch process in deposition-etch-deposition gap fill |
| US7217658B1 (en) | 2004-09-07 | 2007-05-15 | Novellus Systems, Inc. | Process modulation to prevent structure erosion during gap fill |
| US7176039B1 (en) | 2004-09-21 | 2007-02-13 | Novellus Systems, Inc. | Dynamic modification of gap fill process characteristics |
| US7381451B1 (en) | 2004-11-17 | 2008-06-03 | Novellus Systems, Inc. | Strain engineering—HDP thin film with tensile stress for FEOL and other applications |
| US7211525B1 (en) | 2005-03-16 | 2007-05-01 | Novellus Systems, Inc. | Hydrogen treatment enhanced gap fill |
| KR100623175B1 (ko) * | 2005-05-30 | 2006-09-13 | 삼성전자주식회사 | 스택형 반도체 장치 및 그 제조 방법 |
| US7482245B1 (en) | 2006-06-20 | 2009-01-27 | Novellus Systems, Inc. | Stress profile modulation in STI gap fill |
| US8133797B2 (en) * | 2008-05-16 | 2012-03-13 | Novellus Systems, Inc. | Protective layer to enable damage free gap fill |
| KR20210066990A (ko) | 2019-11-28 | 2021-06-08 | 삼성전자주식회사 | 반도체 소자 |
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|---|---|---|---|---|
| GB1310880A (en) * | 1969-06-13 | 1973-03-21 | Microponent Dev Ltd | Multi-layer printed circuit board assemblies |
| US4650696A (en) * | 1985-10-01 | 1987-03-17 | Harris Corporation | Process using tungsten for multilevel metallization |
| JPH0430421A (ja) * | 1990-05-25 | 1992-02-03 | Sony Corp | 選択メタル成長法 |
-
1991
- 1991-06-24 JP JP15127691A patent/JP3175195B2/ja not_active Expired - Fee Related
-
1992
- 1992-06-20 KR KR1019920010745A patent/KR100238698B1/ko not_active IP Right Cessation
- 1992-06-23 US US07/902,835 patent/US5227191A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11978665B2 (en) | 2021-03-15 | 2024-05-07 | Kioxia Corporation | Semiconductor manufacturing method and semiconductor device |
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| Publication number | Publication date |
|---|---|
| KR930001314A (ko) | 1993-01-16 |
| JPH04373149A (ja) | 1992-12-25 |
| US5227191A (en) | 1993-07-13 |
| KR100238698B1 (ko) | 2000-01-15 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |