JP3153970B2 - シングルバランスミキサ回路 - Google Patents
シングルバランスミキサ回路Info
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- JP3153970B2 JP3153970B2 JP20986792A JP20986792A JP3153970B2 JP 3153970 B2 JP3153970 B2 JP 3153970B2 JP 20986792 A JP20986792 A JP 20986792A JP 20986792 A JP20986792 A JP 20986792A JP 3153970 B2 JP3153970 B2 JP 3153970B2
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Description
【０００１】
【産業上の利用分野】本発明は、マイクロ波帯で使用さ
れるシングルバランスミキサ（以下、ＳＢＭと称する）
回路に関し、特にデュアルゲート電界効果トランジスタ
（ＤｕａｌＧａｔｅ ＦＥＴ、以下、ＤＧＦＥＴと称す
る）を有するＳＢＭ回路に関する。
れるシングルバランスミキサ（以下、ＳＢＭと称する）
回路に関し、特にデュアルゲート電界効果トランジスタ
（ＤｕａｌＧａｔｅ ＦＥＴ、以下、ＤＧＦＥＴと称す
る）を有するＳＢＭ回路に関する。
【０００２】
【従来の技術】図６はＩＣ（集積回路）チップ化された
従来のＳＢＭ回路の等価回路であり、第一の電界効果ト
ランジスタ（以下、ＦＥＴと称する）１１の出力電極
（以下、ドレイン電極）と第二のＦＥＴ１２の入力電極
（以下、ソース電極）とを接続するとともに、第一のＦ
ＥＴ１１のソース電極を接地端子、第二のＦＥＴ１２の
ドレイン電極を出力端子とするＤＧＦＥＴを有して構成
されている。
従来のＳＢＭ回路の等価回路であり、第一の電界効果ト
ランジスタ（以下、ＦＥＴと称する）１１の出力電極
（以下、ドレイン電極）と第二のＦＥＴ１２の入力電極
（以下、ソース電極）とを接続するとともに、第一のＦ
ＥＴ１１のソース電極を接地端子、第二のＦＥＴ１２の
ドレイン電極を出力端子とするＤＧＦＥＴを有して構成
されている。
【０００３】この種のＤＧＦＥＴでは、シグナル入力信
号ＳＩＧ ＩＮを入力する第一のＦＥＴ１１のゲート電
極とソース電極との電位差（以下ゲート電圧と称する）
ＶgsSIG により、ミキサ回路としての重要な変換特性・
三次歪特性（ＩＣＰ）・雑音特性が決定される。このゲ
ート電圧ＶgsSIG は、負極性電源ＶGGをブリーダ抵抗器
Ｒ２，Ｒ３の比で決まる電圧値（−Ｖ１）に分圧し、こ
れを入力抵抗器Ｒ１を通して第一のＦＥＴ１１のゲート
電極に供給することにより得られる。
号ＳＩＧ ＩＮを入力する第一のＦＥＴ１１のゲート電
極とソース電極との電位差（以下ゲート電圧と称する）
ＶgsSIG により、ミキサ回路としての重要な変換特性・
三次歪特性（ＩＣＰ）・雑音特性が決定される。このゲ
ート電圧ＶgsSIG は、負極性電源ＶGGをブリーダ抵抗器
Ｒ２，Ｒ３の比で決まる電圧値（−Ｖ１）に分圧し、こ
れを入力抵抗器Ｒ１を通して第一のＦＥＴ１１のゲート
電極に供給することにより得られる。
【０００４】なお、図６中、Ｃ１は直流成分カット用コ
ンデンサを表す。
ンデンサを表す。
【０００５】
【発明が解決しようとする課題】このようなＳＢＭ回路
では、ゲート電圧ＶgsSIG を得るための分圧電圧値（−
Ｖ１）は固定された値となる。そのため、各ＦＥＴ１
１，１２のパラメータが変動するとバイアス点が最適値
からずれてしまい、特性が劣化する問題があった。
では、ゲート電圧ＶgsSIG を得るための分圧電圧値（−
Ｖ１）は固定された値となる。そのため、各ＦＥＴ１
１，１２のパラメータが変動するとバイアス点が最適値
からずれてしまい、特性が劣化する問題があった。
【０００６】この場合、図７に示すように、ブリーダ抵
抗器Ｒ２，Ｒ３に代えて外部調整用電極ＰＡＤと調整用
電源Ｖvar とをＩＣチップの外側に配し、この電源Ｖva
r でゲート電圧ＶgsSIG を最適バイアス点に調整するこ
とで特性の改善が図れるが、全数調整が必要となり、量
産化を妨げる要因となる。しかも、バイアス電圧の共通
化が図れず、ＩＣを使用する装置側でも調整用バイアス
を必要とするのでその小型化が困難となり、価格の面か
らも好ましくない問題があった。
抗器Ｒ２，Ｒ３に代えて外部調整用電極ＰＡＤと調整用
電源Ｖvar とをＩＣチップの外側に配し、この電源Ｖva
r でゲート電圧ＶgsSIG を最適バイアス点に調整するこ
とで特性の改善が図れるが、全数調整が必要となり、量
産化を妨げる要因となる。しかも、バイアス電圧の共通
化が図れず、ＩＣを使用する装置側でも調整用バイアス
を必要とするのでその小型化が困難となり、価格の面か
らも好ましくない問題があった。
【０００７】本発明は、上記問題点を解消することを目
的とする。
的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、第一のＦＥＴのドレイン電極と第二の
ＦＥＴのソース電極とを接続するとともに、該第一のＦ
ＥＴのソース電極を接地端子、第二のＦＥＴのドレイン
電極を出力端子となすＤＧＦＥＴを有し、第一のＦＥＴ
のゲート電極に外部信号が入力される構成のＳＢＭ回路
において、そのソース電極が接地端子となる第三のＦＥ
Ｔ（第一のＦＥＴと同一導電型の素子）と、該第三のＦ
ＥＴのドレイン電極と正極性電源との間に直列接続され
た負荷抵抗器と、この負荷抵抗器を経た前記正極性電源
電力をフィードバック抵抗器を介して前記第一及び第三
のＦＥＴのゲート電極に導くフィードバック回路と、こ
れらゲート電極にバイアス抵抗器を介して負極性電源を
供給するバイアス回路とを設け、第一及び第三のＦＥＴ
のゲート電極とソース電極との電位差が夫々同一値とな
るようにした。
め、本発明では、第一のＦＥＴのドレイン電極と第二の
ＦＥＴのソース電極とを接続するとともに、該第一のＦ
ＥＴのソース電極を接地端子、第二のＦＥＴのドレイン
電極を出力端子となすＤＧＦＥＴを有し、第一のＦＥＴ
のゲート電極に外部信号が入力される構成のＳＢＭ回路
において、そのソース電極が接地端子となる第三のＦＥ
Ｔ（第一のＦＥＴと同一導電型の素子）と、該第三のＦ
ＥＴのドレイン電極と正極性電源との間に直列接続され
た負荷抵抗器と、この負荷抵抗器を経た前記正極性電源
電力をフィードバック抵抗器を介して前記第一及び第三
のＦＥＴのゲート電極に導くフィードバック回路と、こ
れらゲート電極にバイアス抵抗器を介して負極性電源を
供給するバイアス回路とを設け、第一及び第三のＦＥＴ
のゲート電極とソース電極との電位差が夫々同一値とな
るようにした。
【０００９】なお、前記負荷抵抗器、フィードバック抵
抗器、バイアス抵抗器は可変抵抗器としても良い。
抗器、バイアス抵抗器は可変抵抗器としても良い。
【００１０】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【００１１】（第一実施例）図１は本発明の第一実施例
に係るＳＢＭ回路の等価回路であり、図６に示した構成
要素と同一機能のものについては同一符号を付してい
る。
に係るＳＢＭ回路の等価回路であり、図６に示した構成
要素と同一機能のものについては同一符号を付してい
る。
【００１２】本実施例では第一のＦＥＴ１１のゲート電
極に対するバイアス供給手段を以下のように構成する。
極に対するバイアス供給手段を以下のように構成する。
【００１３】即ち、図１に示すように、そのソース電極
が接地端子となる第三のＦＥＴ（第一のＦＥＴと同一導
電型の素子）１３を設け、この第三のＦＥＴ１３のドレ
イン電極に第一及び第二の負荷抵抗器Ｒd1，Ｒd2を直列
接続し、第一の負荷抵抗器Ｒd1の一端側に正極性電源Ｖ
DDを接続するとともに、両負荷抵抗器Ｒd1，Ｒd2の接続
点Ａと第一及び第三のＦＥＴ１１，１３のゲート電極と
の間にフィードバック抵抗器Ｒfbを挿入接続している
（フィードバック回路）。更に、これらゲート電極にバ
イアス抵抗器Ｒg を介して負極性電源ＶGGを接続し、バ
イアス回路を構成している。なお、第一のＦＥＴ１１の
ゲート電極と第三のＦＥＴ１３のゲート電極との間には
入力抵抗器Ｒ１が介在している。
が接地端子となる第三のＦＥＴ（第一のＦＥＴと同一導
電型の素子）１３を設け、この第三のＦＥＴ１３のドレ
イン電極に第一及び第二の負荷抵抗器Ｒd1，Ｒd2を直列
接続し、第一の負荷抵抗器Ｒd1の一端側に正極性電源Ｖ
DDを接続するとともに、両負荷抵抗器Ｒd1，Ｒd2の接続
点Ａと第一及び第三のＦＥＴ１１，１３のゲート電極と
の間にフィードバック抵抗器Ｒfbを挿入接続している
（フィードバック回路）。更に、これらゲート電極にバ
イアス抵抗器Ｒg を介して負極性電源ＶGGを接続し、バ
イアス回路を構成している。なお、第一のＦＥＴ１１の
ゲート電極と第三のＦＥＴ１３のゲート電極との間には
入力抵抗器Ｒ１が介在している。
【００１４】このような構成のＳＢＭ回路では、第一の
ＦＥＴ１１のゲート電圧ＶgsSIG はほぼ第三のＦＥＴ１
３のゲート電圧Ｖgs3 と同一となるが、後者の電圧Ｖgs
3 は、負荷抵抗器Ｒd1，Ｒd2の接続点Ａと負極性電源Ｖ
GGとの電位差、フィードバック抵抗器Ｒfbとバイアス抵
抗器Ｒg との抵抗値比により決まる。これを数式で表す
と(1) 式のようになる。
ＦＥＴ１１のゲート電圧ＶgsSIG はほぼ第三のＦＥＴ１
３のゲート電圧Ｖgs3 と同一となるが、後者の電圧Ｖgs
3 は、負荷抵抗器Ｒd1，Ｒd2の接続点Ａと負極性電源Ｖ
GGとの電位差、フィードバック抵抗器Ｒfbとバイアス抵
抗器Ｒg との抵抗値比により決まる。これを数式で表す
と(1) 式のようになる。
【数１】 ＶgsSIG ＝Ｖgs3 ＝ＶGG＋（接続点Ａの電圧＋｜ＶGG｜）×Ｒg ／（Ｒfb＋Ｒg ） ・・・(1) ここで接続点Ａの電位は、(2) 式に示すように、第三の
ＦＥＴ１３を流れる電流Ｉds3 による第一の負荷抵抗Ｒ
d1の電圧降下を正極性電源ＶDDから差し引いた値とな
る。
ＦＥＴ１３を流れる電流Ｉds3 による第一の負荷抵抗Ｒ
d1の電圧降下を正極性電源ＶDDから差し引いた値とな
る。
【数２】 接続点Ａの電位＝ＶDD−Ｉds3 ×Ｒd1 ・・・(2) 図２はＶgsSIG 対ＩＣＰ（三次歪）特性を示す図であ
り、ＶＴはＦＥＴのパラメータを表す。図２から明らか
なように、最適バイアス点でのゲート電圧（ＶgsSIG ）
を−Ｖ１とすると、パラメータＶＴが浅めの場合にはＶ
gsSIG も−Ｖ１より浅めとし、パラメータＶＴが深めの
場合にはＶgsSIG も−Ｖ１より深めにすることでＩＣＰ
が一定に保持されることが解る。
り、ＶＴはＦＥＴのパラメータを表す。図２から明らか
なように、最適バイアス点でのゲート電圧（ＶgsSIG ）
を−Ｖ１とすると、パラメータＶＴが浅めの場合にはＶ
gsSIG も−Ｖ１より浅めとし、パラメータＶＴが深めの
場合にはＶgsSIG も−Ｖ１より深めにすることでＩＣＰ
が一定に保持されることが解る。
【００１５】また、ＦＥＴのパラメータＶＴとそのＦＥ
Ｔを流れる電流Ｉdss には、図３に示すように相関があ
る。したがって、(2) 式における第三のＦＥＴ１３の電
流Ｉds3 もパラメータＶＴと相関があり、パラメータＶ
Ｔが深めになると電流Ｉds3が大きくなる。このとき
は、(1) 式の関係式より、ＶgsSIG はより深めになる。
他方、パラメータＶＴが浅めになると電流Ｉds3 が小さ
くなり、ＶgsSIG は浅めになる。
Ｔを流れる電流Ｉdss には、図３に示すように相関があ
る。したがって、(2) 式における第三のＦＥＴ１３の電
流Ｉds3 もパラメータＶＴと相関があり、パラメータＶ
Ｔが深めになると電流Ｉds3が大きくなる。このとき
は、(1) 式の関係式より、ＶgsSIG はより深めになる。
他方、パラメータＶＴが浅めになると電流Ｉds3 が小さ
くなり、ＶgsSIG は浅めになる。
【００１６】このように、第一のＦＥＴ１１のパラメー
タが変動してバイアス点が最適値からずれても、第三の
ＦＥＴ１３のパラメータも同じように追随して変動する
ため、第一のＦＥＴ１１のゲート電圧ＶgsSIG が常に最
適バイアス点に維持される。
タが変動してバイアス点が最適値からずれても、第三の
ＦＥＴ１３のパラメータも同じように追随して変動する
ため、第一のＦＥＴ１１のゲート電圧ＶgsSIG が常に最
適バイアス点に維持される。
【００１７】また、バイアス電圧の共通化も可能であ
り、最適バイアス点とするための調整作業も不要となる
ので、量産化が容易であり、ＩＣチップを使用する装置
側でも調整用電源等が不要となるので当該装置の小型化
も図れる。
り、最適バイアス点とするための調整作業も不要となる
ので、量産化が容易であり、ＩＣチップを使用する装置
側でも調整用電源等が不要となるので当該装置の小型化
も図れる。
【００１８】更に、この構成によれば、正極性電圧は最
大ＶDD（Ｖ）から負極性は最小ＶGG（Ｖ）まで幅広いバ
イアスを確保することができる。
大ＶDD（Ｖ）から負極性は最小ＶGG（Ｖ）まで幅広いバ
イアスを確保することができる。
【００１９】（第二実施例）図４は本発明の第二実施例
に係るＳＢＭ回路の等価回路であり、第一実施例の構成
において、負荷抵抗Ｒd1，Ｒd2、フィードバック抵抗Ｒ
fb、バイアス抵抗Ｒg を可変抵抗器としたものである。
このような構成の回路によれば、上記第一実施例の効果
が得られる外、図５のａ〜ｄに示すように、ＦＥＴのパ
ラメータのばらつきに対するバイアス可変範囲を自由に
選択することができる。このように、ばらつきの感度を
調整できるので、他のＦＥＴパラメータのばらつきに対
し、最適化したい回路に対しても応用することができ
る。
に係るＳＢＭ回路の等価回路であり、第一実施例の構成
において、負荷抵抗Ｒd1，Ｒd2、フィードバック抵抗Ｒ
fb、バイアス抵抗Ｒg を可変抵抗器としたものである。
このような構成の回路によれば、上記第一実施例の効果
が得られる外、図５のａ〜ｄに示すように、ＦＥＴのパ
ラメータのばらつきに対するバイアス可変範囲を自由に
選択することができる。このように、ばらつきの感度を
調整できるので、他のＦＥＴパラメータのばらつきに対
し、最適化したい回路に対しても応用することができ
る。
【００２０】
【発明の効果】以上の説明より明らかなように、本発明
によれば、第一のＦＥＴのゲート電圧がＦＥＴパラメー
タの変動によって最適バイアス点からずれても、第三の
ＦＥＴのパラメータも追随して同じように変動するの
で、常に最適バイアス点を維持することができ、マイク
ロ波帯におけるミキサ特性が著しく改善される。
によれば、第一のＦＥＴのゲート電圧がＦＥＴパラメー
タの変動によって最適バイアス点からずれても、第三の
ＦＥＴのパラメータも追随して同じように変動するの
で、常に最適バイアス点を維持することができ、マイク
ロ波帯におけるミキサ特性が著しく改善される。
【００２１】また、バイアス電圧の共通化が図れるとと
もに、最適バイアスの調整も不要となるので、ＩＣチッ
プの量産と歩留まりの向上、これを使用する装置の小型
化が図れ、低コスト化を実現することもできる。
もに、最適バイアスの調整も不要となるので、ＩＣチッ
プの量産と歩留まりの向上、これを使用する装置の小型
化が図れ、低コスト化を実現することもできる。
【００２２】更に、本発明のＳＢＭ回路を構成する抵抗
器を可変抵抗器とすることで、ＦＥＴのパラメータのば
らつきに対するバイアス可変範囲を自由に選択すること
ができ、適用範囲がより広範なものとなる。
器を可変抵抗器とすることで、ＦＥＴのパラメータのば
らつきに対するバイアス可変範囲を自由に選択すること
ができ、適用範囲がより広範なものとなる。
【図１】本発明の第一実施例に係るＳＢＭ回路の等価回
路。
路。
【図２】ゲート電圧ＶgsSIG 対三次歪ＩＣＰ特性図。
【図３】第一実施例によるＦＥＴパラメータＶＴ対ゲー
ト電圧ＶgsSIG 特性図。
ト電圧ＶgsSIG 特性図。
【図４】本発明の第二実施例に係るＳＢＭ回路の等価回
路。
路。
【図５】第二実施例によるＦＥＴパラメータＶＴ対ゲー
ト電圧ＶgsSIG 特性図。
ト電圧ＶgsSIG 特性図。
【図６】従来のＳＢＭ回路の等価回路。
【図７】従来のＳＢＭ回路においてバイアス調整用外部
電源を用いた場合の構成図。
電源を用いた場合の構成図。
１１〜１３ 電界効果トランジスタ（ＦＥＴ） Ｒd1，Ｒd2 負荷抵抗器 Ｒfb フィードバック抵抗器 Ｒg バイアス抵抗器 Ｒ１ 入力抵抗器 Ｒ２，Ｒ３ ブリーダ抵抗器 ＶDD 正極性電源 ＶGG 負極性電源 ＶgsSIG ，Ｖgs3 ゲート電圧 Ｃ１ 直流成分カット用コンデンサ ＳＩＧ ＩＮ 入力シグナル信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03D 7/12 - 7/14
Claims (3)
- 【請求項１】 第一の電界効果トランジスタの出力電極
と第二の電界効果トランジスタの入力電極とを接続する
とともに、該第一の電界効果トランジスタの入力電極を
接地端子、第二の電界効果トランジスタの出力電極を出
力端子となすデュアルゲート電界効果トランジスタを有
し、第一の電界効果トランジスタのゲート電極に外部信
号が入力される構成のシングルバランスミキサ回路にお
いて、 その入力電極が接地端子となる第三の電界効果トランジ
スタと、該第三の電界効果トランジスタの出力電極と正
極性電源との間に直列接続された負荷抵抗器と、この負
荷抵抗器を経た前記正極性電源電力をフィードバック抵
抗器を介して前記第一及び第三の電界効果トランジスタ
のゲート電極に導くフィードバック回路と、これらゲー
ト電極にバイアス抵抗器を介して負極性電源を供給する
バイアス回路とを設け、第一及び第三の電界効果トラン
ジスタのゲート電極と入力電極との電位差が夫々同一値
となるようにしたことを特徴とするシングルバランスミ
キサ回路。 - 【請求項２】 前記負荷抵抗器、フィードバック抵抗
器、バイアス抵抗器は可変抵抗器であることを特徴とす
る請求項１記載のシングルバランスミキサ回路。 - 【請求項３】 前記第一及び第三の電界効果トランジス
タは同一導電型の素子であることを特徴とする請求項１
または２記載のシングルバランスミキサ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20986792A JP3153970B2 (ja) | 1992-08-06 | 1992-08-06 | シングルバランスミキサ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20986792A JP3153970B2 (ja) | 1992-08-06 | 1992-08-06 | シングルバランスミキサ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0661745A JPH0661745A (ja) | 1994-03-04 |
| JP3153970B2 true JP3153970B2 (ja) | 2001-04-09 |
Family
ID=16579951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20986792A Expired - Fee Related JP3153970B2 (ja) | 1992-08-06 | 1992-08-06 | シングルバランスミキサ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3153970B2 (ja) |
-
1992
- 1992-08-06 JP JP20986792A patent/JP3153970B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0661745A (ja) | 1994-03-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001219 |
|
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