JP3137182B2 - 差動変換増幅回路 - Google Patents
差動変換増幅回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、主として単相の入
力信号から同相，逆相の２つの平衡出力信号を得る差動
変換増幅回路に関する。
力信号から同相，逆相の２つの平衡出力信号を得る差動
変換増幅回路に関する。
【０００２】
【従来の技術】従来、アナログ回路（特にＣＭＯＳ回
路）では、単相の入力信号から同相，逆相の２つの平衡
出力信号を得る平衡構造の差動変換増幅回路を用いて性
能の向上を計っている。こうしたアナログ回路におい
て、差動変換増幅回路の２つの平衡出力信号が完全に平
衡である場合、即ち、２つの平衡出力信号が等しい振幅
であって１８０度の位相差を有すれば回路内の非直線性
が強く減少する。
路）では、単相の入力信号から同相，逆相の２つの平衡
出力信号を得る平衡構造の差動変換増幅回路を用いて性
能の向上を計っている。こうしたアナログ回路におい
て、差動変換増幅回路の２つの平衡出力信号が完全に平
衡である場合、即ち、２つの平衡出力信号が等しい振幅
であって１８０度の位相差を有すれば回路内の非直線性
が強く減少する。
【０００３】一般に、差動変換増幅回路では、一方の入
力端子を単相の入力信号用としてコンデンサカット及び
固定の直流（ＤＣ）電圧に抵抗を介して結合し、他方の
入力端子を固定の直流（ＤＣ）電圧に結合させた差動対
構造が採用されている。
力端子を単相の入力信号用としてコンデンサカット及び
固定の直流（ＤＣ）電圧に抵抗を介して結合し、他方の
入力端子を固定の直流（ＤＣ）電圧に結合させた差動対
構造が採用されている。
【０００４】図２は、従来の差動変換増幅回路の基本構
成を示した回路図である。この差動変換増幅回路は、単
相の入力信号が入力される入力端子Ｔinと、接地されて
第１の電源電圧が印加される第１の電源電圧端子Ｔv １
と、第２の電源電圧が印加される第２の電源電圧端子Ｔ
v ２と、２つの平衡出力信号のうちの一方を出力する第
１の出力端子Ｔout １及び他方を出力する第２の出力端
子Ｔout ２とを備え、トランジスタＴｒ８におけるベー
ス側がコンデンサＣを介して入力端子Ｔinに結合され、
且つそのコレクタ側が第１の出力端子Ｔout １に結合さ
れると共に抵抗Ｒ１１を介して第２の電源電圧端子Ｔv
２に結合され、トランジスタＴｒ９におけるベース側が
第２の電源電圧端子Ｔv ２に結合され、且つそのコレク
タ側が第２の出力端子Ｔout ２に結合されると共に抵抗
Ｒ１２を介して第２の電源電圧端子Ｔv ２に結合され、
更に、トランジスタＴｒ８，Ｔｒ９のそれぞれのエミッ
タ側が抵抗Ｒ１３を介して第１の電源電圧端子Ｔv １に
結合され、トランジスタＴｒ８におけるベース側及びコ
ンデンサＣの間と第２の電源電圧端子Ｔv ２との間が抵
抗Ｒ１０を介して結合されて成る差動対構造となってい
る。
成を示した回路図である。この差動変換増幅回路は、単
相の入力信号が入力される入力端子Ｔinと、接地されて
第１の電源電圧が印加される第１の電源電圧端子Ｔv １
と、第２の電源電圧が印加される第２の電源電圧端子Ｔ
v ２と、２つの平衡出力信号のうちの一方を出力する第
１の出力端子Ｔout １及び他方を出力する第２の出力端
子Ｔout ２とを備え、トランジスタＴｒ８におけるベー
ス側がコンデンサＣを介して入力端子Ｔinに結合され、
且つそのコレクタ側が第１の出力端子Ｔout １に結合さ
れると共に抵抗Ｒ１１を介して第２の電源電圧端子Ｔv
２に結合され、トランジスタＴｒ９におけるベース側が
第２の電源電圧端子Ｔv ２に結合され、且つそのコレク
タ側が第２の出力端子Ｔout ２に結合されると共に抵抗
Ｒ１２を介して第２の電源電圧端子Ｔv ２に結合され、
更に、トランジスタＴｒ８，Ｔｒ９のそれぞれのエミッ
タ側が抵抗Ｒ１３を介して第１の電源電圧端子Ｔv １に
結合され、トランジスタＴｒ８におけるベース側及びコ
ンデンサＣの間と第２の電源電圧端子Ｔv ２との間が抵
抗Ｒ１０を介して結合されて成る差動対構造となってい
る。
【０００５】因みに、このような差動変換増幅回路に関
連する周知技術としては、例えば特開平４−４３７１８
号公報に開示され並列型Ａ／Ｄ変換器や、特開平６−２
３２６５５号公報に開示されたシングルエンド−差動変
換器等が挙げられる。
連する周知技術としては、例えば特開平４−４３７１８
号公報に開示され並列型Ａ／Ｄ変換器や、特開平６−２
３２６５５号公報に開示されたシングルエンド−差動変
換器等が挙げられる。
【０００６】
【発明が解決しようとする課題】上述した差動変換増幅
回路の場合、差動対の共通ノードに存在するキャパシタ
ンスが存在するため、平衡出力の反転出力及び非反転出
力が入力信号に対して互いに等しくない遅延を有する
（入力信号に対して互いに等しくない遅延を有する）と
いう基本性能上の問題がある。
回路の場合、差動対の共通ノードに存在するキャパシタ
ンスが存在するため、平衡出力の反転出力及び非反転出
力が入力信号に対して互いに等しくない遅延を有する
（入力信号に対して互いに等しくない遅延を有する）と
いう基本性能上の問題がある。
【０００７】又、入力信号のバイアスをカットするため
のコンデンサの存在がＩＣ内レイアウトパターン上占有
面積を大きくする要因となっており、これによって低周
波数でのＩＣテストがコンデンサ結合では行うことがで
きないため、コンデンサの存在に付随した難点がある。
のコンデンサの存在がＩＣ内レイアウトパターン上占有
面積を大きくする要因となっており、これによって低周
波数でのＩＣテストがコンデンサ結合では行うことがで
きないため、コンデンサの存在に付随した難点がある。
【０００８】本発明は、このような問題点を解決すべく
なされたもので、その技術的課題は、コンデンサを排し
て高周波数範囲において低歪みで良好な平衡特性を有す
る差動変換増幅回路を提供することにある。
なされたもので、その技術的課題は、コンデンサを排し
て高周波数範囲において低歪みで良好な平衡特性を有す
る差動変換増幅回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明によれば、単相の
入力信号から同相，逆相の２つの平衡出力信号を得る差
動変換増幅回路において、入力信号をベース側からそれ
ぞれ入力する第１のトランジスタ及び第２のトランジス
タによる第１の電流カレントミラー回路と、入力信号を
ベース側から入力し、且つエミッタ側が接地された第３
のトランジスタのコレクタ側からの出力を第２の抵抗を
介してベース側からそれぞれ入力する第４のトランジス
タ及び第５のトランジスタによる第２の電流カレントミ
ラー回路とを備え、第１のトランジスタは、コレクタ側
及びベース側の間が第１の抵抗を介して結合され、第１
の電流カレントミラー回路及び第２の電流カレントミラ
ー回路の電流通路には入力信号を入力する入力端子が結
合された差動変換増幅回路が得られる。
入力信号から同相，逆相の２つの平衡出力信号を得る差
動変換増幅回路において、入力信号をベース側からそれ
ぞれ入力する第１のトランジスタ及び第２のトランジス
タによる第１の電流カレントミラー回路と、入力信号を
ベース側から入力し、且つエミッタ側が接地された第３
のトランジスタのコレクタ側からの出力を第２の抵抗を
介してベース側からそれぞれ入力する第４のトランジス
タ及び第５のトランジスタによる第２の電流カレントミ
ラー回路とを備え、第１のトランジスタは、コレクタ側
及びベース側の間が第１の抵抗を介して結合され、第１
の電流カレントミラー回路及び第２の電流カレントミラ
ー回路の電流通路には入力信号を入力する入力端子が結
合された差動変換増幅回路が得られる。
【００１０】又、本発明によれば、上記差動変換増幅回
路において、２つの平衡出力信号のうちの一方を出力す
る第１の出力端子及び他方を出力する第２の出力端子
と、接地されて第１の電源電圧が印加される第１の電源
電圧端子とを備え、第１のトランジスタ，第２のトラン
ジスタ，及び第３のトランジスタは、ベース側が入力端
子に結合され、且つエミッタ側が第１の電源電圧端子に
結合され、第４のトランジスタ及び第５のトランジスタ
は、ベース側が第２の抵抗を介して第３トランジスタの
コレクタ側と結合され、且つエミッタ側が第１の電源電
圧端子に結合された差動変換増幅回路が得られる。
路において、２つの平衡出力信号のうちの一方を出力す
る第１の出力端子及び他方を出力する第２の出力端子
と、接地されて第１の電源電圧が印加される第１の電源
電圧端子とを備え、第１のトランジスタ，第２のトラン
ジスタ，及び第３のトランジスタは、ベース側が入力端
子に結合され、且つエミッタ側が第１の電源電圧端子に
結合され、第４のトランジスタ及び第５のトランジスタ
は、ベース側が第２の抵抗を介して第３トランジスタの
コレクタ側と結合され、且つエミッタ側が第１の電源電
圧端子に結合された差動変換増幅回路が得られる。
【００１１】更に、本発明によれば、上記差動変換増幅
回路において、ベース側が第２のトランジスタのコレク
タ側に結合され、且つコレクタ側が第１の出力端子に結
合された第６のトランジスタと、ベース側が第５のトラ
ンジスタのコレクタ側に結合され、且つコレクタ側が第
２の出力端子に結合された第７のトランジスタとを備
え、第６のトランジスタ及び第７のトランジスタは、そ
れぞれエミッタ側が第３の抵抗を介して第１の電源電圧
端子に結合されて成る差動変換増幅回路が得られる。
回路において、ベース側が第２のトランジスタのコレク
タ側に結合され、且つコレクタ側が第１の出力端子に結
合された第６のトランジスタと、ベース側が第５のトラ
ンジスタのコレクタ側に結合され、且つコレクタ側が第
２の出力端子に結合された第７のトランジスタとを備
え、第６のトランジスタ及び第７のトランジスタは、そ
れぞれエミッタ側が第３の抵抗を介して第１の電源電圧
端子に結合されて成る差動変換増幅回路が得られる。
【００１２】加えて、本発明によれば、上記差動変換増
幅回路において、第２の電源電圧が印加される第２の電
源電圧端子を備え、第１のトランジスタは、コレクタ側
が第４の抵抗を介して第２の電源電圧端子に結合されて
成る差動変換増幅回路が得られる。
幅回路において、第２の電源電圧が印加される第２の電
源電圧端子を備え、第１のトランジスタは、コレクタ側
が第４の抵抗を介して第２の電源電圧端子に結合されて
成る差動変換増幅回路が得られる。
【００１３】一方、本発明によれば、上記差動変換増幅
回路において、第２のトランジスタは、コレクタ側が第
５の抵抗を介して第２の電源電圧端子に結合され、第３
のトランジスタ及び第４のトランジスタは、それぞれコ
レクタ側が第９の抵抗を介して第２の電源電圧端子に結
合され、第４のトランジスタは、コレクタ側及びベース
側の間が第２の抵抗を介して結合されて成る差動変換増
幅回路が得られる。
回路において、第２のトランジスタは、コレクタ側が第
５の抵抗を介して第２の電源電圧端子に結合され、第３
のトランジスタ及び第４のトランジスタは、それぞれコ
レクタ側が第９の抵抗を介して第２の電源電圧端子に結
合され、第４のトランジスタは、コレクタ側及びベース
側の間が第２の抵抗を介して結合されて成る差動変換増
幅回路が得られる。
【００１４】他方、本発明によれば、上記何れかの差動
変換増幅回路において、第６のトランジスタは、コレク
タ側が第７の抵抗を介して第２の電源電圧端子に結合さ
れ、第７のトランジスタは、コレクタ側が第８の抵抗を
介して第２の電源電圧端子に結合されて成る差動変換増
幅回路が得られる。
変換増幅回路において、第６のトランジスタは、コレク
タ側が第７の抵抗を介して第２の電源電圧端子に結合さ
れ、第７のトランジスタは、コレクタ側が第８の抵抗を
介して第２の電源電圧端子に結合されて成る差動変換増
幅回路が得られる。
【００１５】
【発明の実施の形態】以下に実施例を挙げ、本発明の差
動変換増幅回路について、図面を参照して詳細に説明す
る。
動変換増幅回路について、図面を参照して詳細に説明す
る。
【００１６】図１は、本発明の一実施例に係る差動変換
増幅回路の基本構成を示した回路図である。この差動変
換増幅回路は、単相の入力信号から同相，逆相の２つの
平衡出力信号を得る基本性能は従来通りであるが、構成
上の特徴として、入力信号をベース側からそれぞれ入力
する第１のトランジスタＴｒ１及び第２のトランジスタ
Ｔｒ２による第１の電流カレントミラー回路と、入力信
号をベース側から入力し、且つエミッタ側が接地された
第３のトランジスタＴｒ３のコレクタ側からの出力を第
２の抵抗Ｒ２を介してベース側からそれぞれ入力する第
４のトランジスタＴｒ４及び第５のトランジスタＴｒ５
による第２の電流カレントミラー回路とを備えており、
第１のトランジスタＴｒ１は、コレクタ側及びベース側
の間が第１の抵抗Ｒ１を介して結合され、第１の電流カ
レントミラー回路及び第２の電流カレントミラー回路の
電流通路には入力信号を入力する入力端子Ｔinが結合さ
れて成っている。
増幅回路の基本構成を示した回路図である。この差動変
換増幅回路は、単相の入力信号から同相，逆相の２つの
平衡出力信号を得る基本性能は従来通りであるが、構成
上の特徴として、入力信号をベース側からそれぞれ入力
する第１のトランジスタＴｒ１及び第２のトランジスタ
Ｔｒ２による第１の電流カレントミラー回路と、入力信
号をベース側から入力し、且つエミッタ側が接地された
第３のトランジスタＴｒ３のコレクタ側からの出力を第
２の抵抗Ｒ２を介してベース側からそれぞれ入力する第
４のトランジスタＴｒ４及び第５のトランジスタＴｒ５
による第２の電流カレントミラー回路とを備えており、
第１のトランジスタＴｒ１は、コレクタ側及びベース側
の間が第１の抵抗Ｒ１を介して結合され、第１の電流カ
レントミラー回路及び第２の電流カレントミラー回路の
電流通路には入力信号を入力する入力端子Ｔinが結合さ
れて成っている。
【００１７】又、この差動変換増幅回路は、２つの平衡
出力信号のうちの一方を出力する第１の出力端子Ｔout
１及び他方を出力する第２の出力端子Ｔout ２と、接地
されて第１の電源電圧が印加される第１の電源電圧端子
Ｔv １とを備えており、第１のトランジスタＴｒ１，第
２のトランジスタＴｒ２，及び第３のトランジスタＴｒ
３は、ベース側が入力端子Ｔinに結合され、且つそのエ
ミッタ側が第１の電源電圧端子Ｔv １に結合され、第４
のトランジスタＴｒ４及び第５のトランジスタＴｒ５
は、ベース側が第２の抵抗Ｒ２を介して第３トランジス
タＴｒ３のコレクタ側と結合され、且つエミッタ側が第
１の電源電圧端子Ｔv １に結合されて成っている。
出力信号のうちの一方を出力する第１の出力端子Ｔout
１及び他方を出力する第２の出力端子Ｔout ２と、接地
されて第１の電源電圧が印加される第１の電源電圧端子
Ｔv １とを備えており、第１のトランジスタＴｒ１，第
２のトランジスタＴｒ２，及び第３のトランジスタＴｒ
３は、ベース側が入力端子Ｔinに結合され、且つそのエ
ミッタ側が第１の電源電圧端子Ｔv １に結合され、第４
のトランジスタＴｒ４及び第５のトランジスタＴｒ５
は、ベース側が第２の抵抗Ｒ２を介して第３トランジス
タＴｒ３のコレクタ側と結合され、且つエミッタ側が第
１の電源電圧端子Ｔv １に結合されて成っている。
【００１８】更に、この差動変換増幅回路は、ベース側
が第２のトランジスタＴｒ２のコレクタ側に結合され、
且つコレクタ側が第１の出力端子Ｔout １に結合された
第６のトランジスタＴｒ６と、ベース側が第５のトラン
ジスタＴｒ５のコレクタ側に結合され、且つコレクタ側
が第２の出力端子Ｔout ２に結合された第７のトランジ
スタＴｒ７と、第２の電源電圧が印加される第２の電源
電圧端子Ｔv ２とを備えている。
が第２のトランジスタＴｒ２のコレクタ側に結合され、
且つコレクタ側が第１の出力端子Ｔout １に結合された
第６のトランジスタＴｒ６と、ベース側が第５のトラン
ジスタＴｒ５のコレクタ側に結合され、且つコレクタ側
が第２の出力端子Ｔout ２に結合された第７のトランジ
スタＴｒ７と、第２の電源電圧が印加される第２の電源
電圧端子Ｔv ２とを備えている。
【００１９】このうち、第６のトランジスタＴｒ６及び
第７のトランジスタＴｒ７は、それぞれエミッタ側が第
３の抵抗Ｒ３を介して第１の電源電圧端子Ｔv １に結合
されている。又、第１のトランジスタＴｒ１は、コレク
タ側が第４の抵抗Ｒ４を介して第２の電源電圧端子Ｔv
２に結合され、第２のトランジスタＴｒ２は、コレクタ
側が第５の抵抗Ｒ５を介して第２の電源電圧端子Ｔv ２
に結合され、第３のトランジスタＴｒ３及び第４のトラ
ンジスタＴｒ４は、それぞれコレクタ側が第９の抵抗Ｒ
９を介して第２の電源電圧端子Ｔv ２に結合されてい
る。更に、第４のトランジスタＴｒ４は、コレクタ側及
びベース側の間が第２の抵抗Ｒ２を介して結合され、第
６のトランジスタＴｒ６は、コレクタ側が第７の抵抗Ｒ
７を介して第２の電源電圧端子Ｔv ２に結合され、第７
のトランジスタＴｒ７は、コレクタ側が第８の抵抗Ｒ８
を介して第２の電源電圧端子Ｔv ２に結合されている。
第７のトランジスタＴｒ７は、それぞれエミッタ側が第
３の抵抗Ｒ３を介して第１の電源電圧端子Ｔv １に結合
されている。又、第１のトランジスタＴｒ１は、コレク
タ側が第４の抵抗Ｒ４を介して第２の電源電圧端子Ｔv
２に結合され、第２のトランジスタＴｒ２は、コレクタ
側が第５の抵抗Ｒ５を介して第２の電源電圧端子Ｔv ２
に結合され、第３のトランジスタＴｒ３及び第４のトラ
ンジスタＴｒ４は、それぞれコレクタ側が第９の抵抗Ｒ
９を介して第２の電源電圧端子Ｔv ２に結合されてい
る。更に、第４のトランジスタＴｒ４は、コレクタ側及
びベース側の間が第２の抵抗Ｒ２を介して結合され、第
６のトランジスタＴｒ６は、コレクタ側が第７の抵抗Ｒ
７を介して第２の電源電圧端子Ｔv ２に結合され、第７
のトランジスタＴｒ７は、コレクタ側が第８の抵抗Ｒ８
を介して第２の電源電圧端子Ｔv ２に結合されている。
【００２０】この差動変換増幅回路では、第１のトラン
ジスタＴｒ１及び第２のトランジスタＴｒ２により構成
される第１の電流カレントミラー回路と第４のトランジ
スタＴｒ４及び第５のトランジスタＴｒ５により構成さ
れる第２の電流カレントミラー回路とに対してそれぞれ
抵抗Ｒ４，Ｒ５と抵抗Ｒ６，Ｒ９とを介してこれらに接
続される第２の電源電圧端子Ｔv ２（第２の電源電圧Ｖ
ddが印加される）によって電流通路が形成される。
ジスタＴｒ１及び第２のトランジスタＴｒ２により構成
される第１の電流カレントミラー回路と第４のトランジ
スタＴｒ４及び第５のトランジスタＴｒ５により構成さ
れる第２の電流カレントミラー回路とに対してそれぞれ
抵抗Ｒ４，Ｒ５と抵抗Ｒ６，Ｒ９とを介してこれらに接
続される第２の電源電圧端子Ｔv ２（第２の電源電圧Ｖ
ddが印加される）によって電流通路が形成される。
【００２１】入力端子Ｔinから入力された単相の入力信
号のバイアス変化は、第１のトランジスタＴｒ１及び第
２のトランジスタＴｒ２のベース側の入力を経て第１の
電流カレントミラー回路における第２のトランジスタＴ
ｒ２のコレクタ電流に反映される。又、第２の電流カレ
ントミラー回路において、第３のトランジスタＴｒ３と
コレクタ側に結合された第４のトランジスタＴｒ４には
逆モード、即ち、入力信号のバイアス増大が第４のトラ
ンジスタＴｒ４のコレクタ電流を減少させることにな
り、これによって第５のトランジスタＴｒ５のコレクタ
電流が第２のトランジスタＴｒ２と逆の変化をする。更
に、電源電圧Ｖdd及び接地（ＣＮＤ）の間で差動対を成
す第６のトランジスタＴｒ６，第７のトランジスタＴｒ
７のベース側の入力にはそれぞれ第２のトランジスタＴ
ｒ２，第５のトランジスタＴｒ５のコレクタ電流の抵抗
Ｒ５，Ｒ６による電圧降下が印加されることになり、こ
れによって第６のトランジスタＴｒ６には入力信号の逆
位相モード，第７のトランジスタＴｒ７には入力信号の
同相モードの電圧変動が加わり、最終的に出力端子Ｔ
out １，Ｔout ２からの差動出力としてそれぞれ非反転
増幅信号，反転増幅信号が出力される。
号のバイアス変化は、第１のトランジスタＴｒ１及び第
２のトランジスタＴｒ２のベース側の入力を経て第１の
電流カレントミラー回路における第２のトランジスタＴ
ｒ２のコレクタ電流に反映される。又、第２の電流カレ
ントミラー回路において、第３のトランジスタＴｒ３と
コレクタ側に結合された第４のトランジスタＴｒ４には
逆モード、即ち、入力信号のバイアス増大が第４のトラ
ンジスタＴｒ４のコレクタ電流を減少させることにな
り、これによって第５のトランジスタＴｒ５のコレクタ
電流が第２のトランジスタＴｒ２と逆の変化をする。更
に、電源電圧Ｖdd及び接地（ＣＮＤ）の間で差動対を成
す第６のトランジスタＴｒ６，第７のトランジスタＴｒ
７のベース側の入力にはそれぞれ第２のトランジスタＴ
ｒ２，第５のトランジスタＴｒ５のコレクタ電流の抵抗
Ｒ５，Ｒ６による電圧降下が印加されることになり、こ
れによって第６のトランジスタＴｒ６には入力信号の逆
位相モード，第７のトランジスタＴｒ７には入力信号の
同相モードの電圧変動が加わり、最終的に出力端子Ｔ
out １，Ｔout ２からの差動出力としてそれぞれ非反転
増幅信号，反転増幅信号が出力される。
【００２２】即ち、この差動変換増幅回路では、第１の
トランジスタＴｒ１のベースにおける電圧増大が第２の
トランジスタＴｒ２のコレクタ電流を増大させ、差動対
の一方の第６のトランジスタＴｒ６のベースにおける電
圧を減少させるため、第１のトランジスタＴｒ１，第２
のトランジスタＴｒ２のベースの電圧変化が第６のトラ
ンジスタＴｒ６のベース入力に反転モードでコピーされ
る。ところが、第４のトランジスタＴｒ４のコレクタに
は第１のトランジスタＴｒ１，第２のトランジスタＴｒ
２と同様に単相の入力信号をベース入力した第３のトラ
ンジスタＴｒ３のコレクタが結合されていることによ
り、第３のトランジスタＴｒ３のベースの電圧増大に応
答して第４のトランジスタＴｒ４，第５のトランジスタ
Ｔｒ５におけるコレクタ電流が減少し、その結果として
差動対の他方の第７のトランジスタＴｒ７のベース入力
には第３のトランジスタＴｒ３のベースの電圧変化が同
相モードでコピーされる。こうして、差動対（第６のト
ランジスタＴｒ６，第７のトランジスタＴｒ７）の入力
に対して互いに等しいが、反対方向の電圧変化が生じて
差動対に差信号が供給されることになる。
トランジスタＴｒ１のベースにおける電圧増大が第２の
トランジスタＴｒ２のコレクタ電流を増大させ、差動対
の一方の第６のトランジスタＴｒ６のベースにおける電
圧を減少させるため、第１のトランジスタＴｒ１，第２
のトランジスタＴｒ２のベースの電圧変化が第６のトラ
ンジスタＴｒ６のベース入力に反転モードでコピーされ
る。ところが、第４のトランジスタＴｒ４のコレクタに
は第１のトランジスタＴｒ１，第２のトランジスタＴｒ
２と同様に単相の入力信号をベース入力した第３のトラ
ンジスタＴｒ３のコレクタが結合されていることによ
り、第３のトランジスタＴｒ３のベースの電圧増大に応
答して第４のトランジスタＴｒ４，第５のトランジスタ
Ｔｒ５におけるコレクタ電流が減少し、その結果として
差動対の他方の第７のトランジスタＴｒ７のベース入力
には第３のトランジスタＴｒ３のベースの電圧変化が同
相モードでコピーされる。こうして、差動対（第６のト
ランジスタＴｒ６，第７のトランジスタＴｒ７）の入力
に対して互いに等しいが、反対方向の電圧変化が生じて
差動対に差信号が供給されることになる。
【００２３】従って、この差動変換増幅器では、入力端
子Ｔinからの単相の入力信号をベース入力する第１のト
ランジスタＴｒ１，第２のトランジスタＴｒ２を含む第
１のカレントミラー回路と、入力端子Ｔinからの入力信
号をベース入力する第３のトランジスタＴｒ３のコレク
タ側を電流通路に結合した第４のトランジスタＴｒ４，
第５のトランジスタＴｒ５を含む第２のカレントミラー
回路とを備えて逆モードの電流を各々発生させ、各カレ
ントミラー回路の電流通路にベースを結合させた差動対
（第６のトランジスタＴｒ６，第７のトランジスタＴｒ
７）により電流通路の負荷抵抗で差動対のベースに逆位
相の電圧信号が印加された結果、出力端子Ｔout １，Ｔ
out ２から低歪みで良好な平衡出力信号が得られる。
子Ｔinからの単相の入力信号をベース入力する第１のト
ランジスタＴｒ１，第２のトランジスタＴｒ２を含む第
１のカレントミラー回路と、入力端子Ｔinからの入力信
号をベース入力する第３のトランジスタＴｒ３のコレク
タ側を電流通路に結合した第４のトランジスタＴｒ４，
第５のトランジスタＴｒ５を含む第２のカレントミラー
回路とを備えて逆モードの電流を各々発生させ、各カレ
ントミラー回路の電流通路にベースを結合させた差動対
（第６のトランジスタＴｒ６，第７のトランジスタＴｒ
７）により電流通路の負荷抵抗で差動対のベースに逆位
相の電圧信号が印加された結果、出力端子Ｔout １，Ｔ
out ２から低歪みで良好な平衡出力信号が得られる。
【００２４】
【発明の効果】以上に述べた通り、本発明の差動変換増
幅回路によれば、各カレントミラー回路の電流通路にベ
ースを結合させた差動対に単相の入力信号の反転モー
ド，非反転モードの差信号が供給されることにより、コ
ンデンサを排除した上で高周波数範囲において低歪みで
良好な平衡特性を有するようになる。又、コンデンサを
排した構成により、ＩＣテスト時にテスト信号の周波数
が制限を受けず、レイアウトパターン上も有利となる。
幅回路によれば、各カレントミラー回路の電流通路にベ
ースを結合させた差動対に単相の入力信号の反転モー
ド，非反転モードの差信号が供給されることにより、コ
ンデンサを排除した上で高周波数範囲において低歪みで
良好な平衡特性を有するようになる。又、コンデンサを
排した構成により、ＩＣテスト時にテスト信号の周波数
が制限を受けず、レイアウトパターン上も有利となる。
【図１】本発明の一実施例に係る差動変換増幅回路の基
本構成を示した回路図である。
本構成を示した回路図である。
【図２】従来の差動変換増幅回路の基本構成を示した回
路図である。
路図である。
Ｃ コンデンサ Ｒ１〜Ｒ１３ 抵抗 Ｔin 入力端子 ＴOUT １，ＴOUT ２ 出力端子 Ｔｒ１〜Ｔｒ９ トランジスタ ＴV １，ＴV ２ 電源電圧端子
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 3/45 H03F 1/32
Claims (6)
- 【請求項１】 単相の入力信号から同相，逆相の２つの
平衡出力信号を得る差動変換増幅回路において、前記入
力信号をベース側からそれぞれ入力する第１のトランジ
スタ及び第２のトランジスタによる第１の電流カレント
ミラー回路と、前記入力信号をベース側から入力し、且
つエミッタ側が接地された第３のトランジスタのコレク
タ側からの出力を第２の抵抗を介してベース側からそれ
ぞれ入力する第４のトランジスタ及び第５のトランジス
タによる第２の電流カレントミラー回路とを備え、前記
第１のトランジスタは、コレクタ側及びベース側の間が
第１の抵抗を介して結合され、前記第１の電流カレント
ミラー回路及び前記第２の電流カレントミラー回路の電
流通路には前記入力信号を入力する入力端子が結合され
たことを特徴とする差動変換増幅回路。 - 【請求項２】 請求項１記載の差動変換増幅回路におい
て、前記２つの平衡出力信号のうちの一方を出力する第
１の出力端子及び他方を出力する第２の出力端子と、接
地されて第１の電源電圧が印加される第１の電源電圧端
子とを備え、前記第１のトランジスタ，前記第２のトラ
ンジスタ，及び前記第３のトランジスタは、ベース側が
前記入力端子に結合され、且つエミッタ側が前記第１の
電源電圧端子に結合され、前記第４のトランジスタ及び
前記第５のトランジスタは、ベース側が前記第２の抵抗
を介して前記第３トランジスタのコレクタ側と結合さ
れ、且つエミッタ側が前記第１の電源電圧端子に結合さ
れたことを特徴とする差動変換増幅回路。 - 【請求項３】 請求項２記載の差動変換増幅回路におい
て、ベース側が前記第２のトランジスタのコレクタ側に
結合され、且つコレクタ側が前記第１の出力端子に結合
された第６のトランジスタと、ベース側が前記第５のト
ランジスタのコレクタ側に結合され、且つコレクタ側が
前記第２の出力端子に結合された第７のトランジスタと
を備え、前記第６のトランジスタ及び前記第７のトラン
ジスタは、それぞれエミッタ側が第３の抵抗を介して前
記第１の電源電圧端子に結合されて成ることを特徴とす
る差動変換増幅回路。 - 【請求項４】 請求項３記載の差動変換増幅回路におい
て、第２の電源電圧が印加される第２の電源電圧端子を
備え、前記第１のトランジスタは、コレクタ側が第４の
抵抗を介して前記第２の電源電圧端子に結合されて成る
ことを特徴とする差動変換増幅回路。 - 【請求項５】 請求項４記載の差動変換増幅回路におい
て、前記第２のトランジスタは、コレクタ側が第５の抵
抗を介して前記第２の電源電圧端子に結合され、前記第
３のトランジスタ及び前記第４のトランジスタは、それ
ぞれコレクタ側が第９の抵抗を介して前記第２の電源電
圧端子に結合され、前記第４のトランジスタは、コレク
タ側及びベース側の間が前記第２の抵抗を介して結合さ
れて成ることを特徴とする差動変換増幅回路。 - 【請求項６】 請求項４又は５に記載の差動変換増幅回
路において、前記第６のトランジスタは、コレクタ側が
第７の抵抗を介して前記第２の電源電圧端子に結合さ
れ、前記第７のトランジスタは、コレクタ側が第８の抵
抗を介して前記第２の電源電圧端子に結合されて成るこ
とを特徴とする差動変換増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10003894A JP3137182B2 (ja) | 1998-01-12 | 1998-01-12 | 差動変換増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10003894A JP3137182B2 (ja) | 1998-01-12 | 1998-01-12 | 差動変換増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11205051A JPH11205051A (ja) | 1999-07-30 |
| JP3137182B2 true JP3137182B2 (ja) | 2001-02-19 |
Family
ID=11569903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10003894A Expired - Fee Related JP3137182B2 (ja) | 1998-01-12 | 1998-01-12 | 差動変換増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3137182B2 (ja) |
-
1998
- 1998-01-12 JP JP10003894A patent/JP3137182B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11205051A (ja) | 1999-07-30 |
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