JP3131237B2 - 差動ドライバとともに使用するための出力回路 - Google Patents
差動ドライバとともに使用するための出力回路Info
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Description
【０００１】
【発明の背景】この発明は一般的に差動ラインドライバ
とともに使用するための改良された出力回路に関するも
のである。この発明は、より詳述すれば、差動ラインド
ライバの出力に結合される誘導性負荷によって発生され
る跳返り電圧を減少させる、改良された出力回路に関す
るものである。
とともに使用するための改良された出力回路に関するも
のである。この発明は、より詳述すれば、差動ラインド
ライバの出力に結合される誘導性負荷によって発生され
る跳返り電圧を減少させる、改良された出力回路に関す
るものである。
【０００２】差動ラインドライバは技術においてよく知
られ、かつ多くの応用を見出す。１つのそのような応用
は、メインバスを含みかつデータパケットをマンチェス
タコード化信号の形で搬送する、エーテルネットエリア
ネットワークス（Ｅｔｈｅｒｎｅｔ Ａｒｅａ Ｎｅｔ
ｗｏｒｋｓ）にある。これらのマンチェスタコード化信
号は２つのレベル、たとえばゼロボルトまたはマイナス
２ボルトを有するＤＣ信号である。差動ラインドライバ
は、ＤＣマンチェスタコード化信号をＡＣ信号に変換す
るために、そのような回路網における機能を満たす。
られ、かつ多くの応用を見出す。１つのそのような応用
は、メインバスを含みかつデータパケットをマンチェス
タコード化信号の形で搬送する、エーテルネットエリア
ネットワークス（Ｅｔｈｅｒｎｅｔ Ａｒｅａ Ｎｅｔ
ｗｏｒｋｓ）にある。これらのマンチェスタコード化信
号は２つのレベル、たとえばゼロボルトまたはマイナス
２ボルトを有するＤＣ信号である。差動ラインドライバ
は、ＤＣマンチェスタコード化信号をＡＣ信号に変換す
るために、そのような回路網における機能を満たす。
【０００３】差動ラインドライバは、バスに沿って配設
されるタップトランシーバにおいて用いられ、かつさら
に、ある応用においてはケーブルによってタップトラン
シーバに結合される直列インターフェイスアダプタにお
いて用いられる。ラインドライバがそれらの出力におい
てＤＣ信号をＡＣ信号に変換するため、１つの場合を除
いて、それらの出力には正味の平均ＤＣレベルがない。
これに関する唯一の例外は、各々のデータパケットの終
りで与えられるメッセージ終り符号（ＥＯＭ）信号の場
合においてである。メッセージ終り符号信号は、２また
は３ビット時間の持続時間を有する正の電圧であり、か
つデータパケットの終りを信号化するために用いられ
る。
されるタップトランシーバにおいて用いられ、かつさら
に、ある応用においてはケーブルによってタップトラン
シーバに結合される直列インターフェイスアダプタにお
いて用いられる。ラインドライバがそれらの出力におい
てＤＣ信号をＡＣ信号に変換するため、１つの場合を除
いて、それらの出力には正味の平均ＤＣレベルがない。
これに関する唯一の例外は、各々のデータパケットの終
りで与えられるメッセージ終り符号（ＥＯＭ）信号の場
合においてである。メッセージ終り符号信号は、２また
は３ビット時間の持続時間を有する正の電圧であり、か
つデータパケットの終りを信号化するために用いられ
る。
【０００４】タップトランシーバのラインドライバは、
ケーブルに結合される変圧器であり、それは順に上で参
照された応用に従って、直列インターフェイスアダプタ
に結合される変圧器である。ラインドライバの出力への
等化負荷は、並列結合された負荷インダクタンスおよび
ラインドライバの出力端子にかかるライン終端負荷抵抗
を含む。データパケットの通常の伝送の間、ラインドラ
イバの出力には平均ＤＣレベルがない。しかしながら、
メッセージ終り符号信号の間、負荷インダクタンスにお
いて残留磁化電流を結果として生ずる平均ＤＣレベルは
ある。メッセージ終り符号信号が終端された後、残留磁
化電流は負荷抵抗を流れ、負荷抵抗に、かつその結果ラ
インドライバの出力端子に逆極性の跳返り電圧を生じさ
せる。もしこの跳返り電圧が大きすぎれば、それは新し
いデータパケットの始まりとして間違って解釈され得る
であろう。明らかに、そのような跳返り電圧は望ましく
ない。
ケーブルに結合される変圧器であり、それは順に上で参
照された応用に従って、直列インターフェイスアダプタ
に結合される変圧器である。ラインドライバの出力への
等化負荷は、並列結合された負荷インダクタンスおよび
ラインドライバの出力端子にかかるライン終端負荷抵抗
を含む。データパケットの通常の伝送の間、ラインドラ
イバの出力には平均ＤＣレベルがない。しかしながら、
メッセージ終り符号信号の間、負荷インダクタンスにお
いて残留磁化電流を結果として生ずる平均ＤＣレベルは
ある。メッセージ終り符号信号が終端された後、残留磁
化電流は負荷抵抗を流れ、負荷抵抗に、かつその結果ラ
インドライバの出力端子に逆極性の跳返り電圧を生じさ
せる。もしこの跳返り電圧が大きすぎれば、それは新し
いデータパケットの始まりとして間違って解釈され得る
であろう。明らかに、そのような跳返り電圧は望ましく
ない。
【０００５】そのような跳返り電圧は望ましくないの
で、一般的には跳返り電圧の最大の大きさを１００ミリ
ボルトより小さく維持することが必要とされる。この要
求を満たすために、いくつかのラインドライバはライン
ドライバの出力端子に付加的な抵抗負荷を用いている。
あいにく、これはさもなければこれらのラインドライバ
により得られる出力電圧を制限する。また出力インダク
タンス負荷は応用によって変わるかもしれないので、い
くつかのラインドライバはすべての応用のための跳返り
電圧の要求を満たすことができない。
で、一般的には跳返り電圧の最大の大きさを１００ミリ
ボルトより小さく維持することが必要とされる。この要
求を満たすために、いくつかのラインドライバはライン
ドライバの出力端子に付加的な抵抗負荷を用いている。
あいにく、これはさもなければこれらのラインドライバ
により得られる出力電圧を制限する。また出力インダク
タンス負荷は応用によって変わるかもしれないので、い
くつかのラインドライバはすべての応用のための跳返り
電圧の要求を満たすことができない。
【０００６】この発明は、跳返り電圧に関する前述の問
題を、跳返り電圧を実質的に減少させる差動ラインドラ
イバのための出力回路を設けることにより克服する。こ
の発明の出力回路は、残留磁化電流の一部分のみ、メッ
セージ終り符号信号の終端において負荷抵抗を介して流
れるのを許容することによりこの目的を達成する。この
発明の出力回路は、ディスクリートなコンポーネントを
用いることにより、現存の集積回路のラインドライバの
外部で実現されてもよいので、かつこの発明の出力回路
は集積回路処理コンパチブルコンポーネントを組入れる
ので、それはさらにそれが関連付けられるラインドライ
バに沿って集積回路へ集積化されてもよい。
題を、跳返り電圧を実質的に減少させる差動ラインドラ
イバのための出力回路を設けることにより克服する。こ
の発明の出力回路は、残留磁化電流の一部分のみ、メッ
セージ終り符号信号の終端において負荷抵抗を介して流
れるのを許容することによりこの目的を達成する。この
発明の出力回路は、ディスクリートなコンポーネントを
用いることにより、現存の集積回路のラインドライバの
外部で実現されてもよいので、かつこの発明の出力回路
は集積回路処理コンパチブルコンポーネントを組入れる
ので、それはさらにそれが関連付けられるラインドライ
バに沿って集積回路へ集積化されてもよい。
【０００７】
【発明の概要】この発明は、差動ドライバの１対の出力
端子に結合される並列なインダクタンスおよび抵抗を含
む負荷を駆動するように適合された形式の、そのような
差動ドライバとともに使用するための改良された出力回
路を提供する。ドライバはまた、第１の状態のときに負
荷にゼロボルト出力を導出するため、１対の端子に第１
および第２の等しい電流を与えるように、かつ第２の状
態のとき負荷に電圧大きさを導出するため端子の一方に
第３の電流を与えるように配列される形式のものであ
る。第３の電流は、第２の状態から第１の状態への遷移
の間、負荷抵抗に生じられるべき不所望な跳返り電圧を
生ずるインダクタンスにおいて、残留磁化電流を引起こ
す。出力回路は跳返り電圧を実質的に減少させるように
配列され、かつ出力端子に結合されるインピーダンス手
段および遷移の間負荷抵抗を介して流れる残留磁化電流
の量を減少させるために、遷移の間残留磁化電流の一部
分を吸込むため、インピーダンス手段に結合される共通
モード電流源手段を含む。
端子に結合される並列なインダクタンスおよび抵抗を含
む負荷を駆動するように適合された形式の、そのような
差動ドライバとともに使用するための改良された出力回
路を提供する。ドライバはまた、第１の状態のときに負
荷にゼロボルト出力を導出するため、１対の端子に第１
および第２の等しい電流を与えるように、かつ第２の状
態のとき負荷に電圧大きさを導出するため端子の一方に
第３の電流を与えるように配列される形式のものであ
る。第３の電流は、第２の状態から第１の状態への遷移
の間、負荷抵抗に生じられるべき不所望な跳返り電圧を
生ずるインダクタンスにおいて、残留磁化電流を引起こ
す。出力回路は跳返り電圧を実質的に減少させるように
配列され、かつ出力端子に結合されるインピーダンス手
段および遷移の間負荷抵抗を介して流れる残留磁化電流
の量を減少させるために、遷移の間残留磁化電流の一部
分を吸込むため、インピーダンス手段に結合される共通
モード電流源手段を含む。
【０００８】この発明はさらに、データパケットを搬送
するためのバスを含む回路網において使用するために適
合された形式の、かつデータパケットの終りに多ビット
時間の持続時間を有するメッセージ終り符号レベルを用
いる形式の、差動ドライバとともに使用するための、改
良された出力回路を提供する。ドライバはまたドライバ
の１対の出力端子に結合される並列なインダクタンスお
よび抵抗を含む負荷を駆動するように適合された形式の
ものであり、かつ負荷にゼロボルトの出力を導出するた
め、メッセージ終り符号がないとき、前記１対の端子に
第１および第２の等しい電流を与えるように、かつ負荷
に電圧大きさを導出するため、メッセージ終り符号が存
在するとき、端子の一方に第３の電流を与えるように配
列される。第３の電流は、メッセージ終りレベルが終端
されるとき、負荷抵抗に生じられるべき不所望な跳返り
電圧を生ずるインダクタンスにおいて、残留磁化電流を
引起す。出力回路は、跳返り電圧を実質的に減少させる
ために配列され、かつ出力端子に結合される抵抗手段
と、負荷抵抗を介して流れる残留磁化電流の量を減少さ
せ、それによって応じて跳返り電圧を減少させるため
に、メッセージ終り符号レベルが終端された後、残留磁
化電流の一部分を吸込むため、抵抗手段と共通電位との
間に結合される共通モード電流源手段とを含む。
するためのバスを含む回路網において使用するために適
合された形式の、かつデータパケットの終りに多ビット
時間の持続時間を有するメッセージ終り符号レベルを用
いる形式の、差動ドライバとともに使用するための、改
良された出力回路を提供する。ドライバはまたドライバ
の１対の出力端子に結合される並列なインダクタンスお
よび抵抗を含む負荷を駆動するように適合された形式の
ものであり、かつ負荷にゼロボルトの出力を導出するた
め、メッセージ終り符号がないとき、前記１対の端子に
第１および第２の等しい電流を与えるように、かつ負荷
に電圧大きさを導出するため、メッセージ終り符号が存
在するとき、端子の一方に第３の電流を与えるように配
列される。第３の電流は、メッセージ終りレベルが終端
されるとき、負荷抵抗に生じられるべき不所望な跳返り
電圧を生ずるインダクタンスにおいて、残留磁化電流を
引起す。出力回路は、跳返り電圧を実質的に減少させる
ために配列され、かつ出力端子に結合される抵抗手段
と、負荷抵抗を介して流れる残留磁化電流の量を減少さ
せ、それによって応じて跳返り電圧を減少させるため
に、メッセージ終り符号レベルが終端された後、残留磁
化電流の一部分を吸込むため、抵抗手段と共通電位との
間に結合される共通モード電流源手段とを含む。
【０００９】新規であると信じられるこの発明の特徴
は、添付の特許請求の範囲において詳特に記載される。
この発明はそれについてのさらなる目的および利点とと
もに添付の図面と関連して、以下の説明を参照すること
によって最もよく理解され、いくつかの図においては同
様の参照符号が同一のエレメントを識別するであろう。
は、添付の特許請求の範囲において詳特に記載される。
この発明はそれについてのさらなる目的および利点とと
もに添付の図面と関連して、以下の説明を参照すること
によって最もよく理解され、いくつかの図においては同
様の参照符号が同一のエレメントを識別するであろう。
【００１０】
【好ましい実施例の説明】さて図１を参照すると、それ
はタップトランシーバ１４がエーテルネットローカルエ
リアネットワーク（Ｅｔｈｅｒｎｅｔ Ｌｏｃａｌ Ａ
ｒｅａ Ｎｅｔｗｏｒｋ）のような回路網１０のバス１
２に結合される、典型的な先行技術の配列を示す。エー
テルネットローカルエリアネットワーク（Ｅｔｈｅｒｎ
ｅｔ Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）はマン
チェスタコード化信号の形状で、バス１２上の回路網に
データパケットを搬送する形式のものである。マンチェ
スタコード化信号はＤＣレベルのデジタル信号である。
タップトランシーバ１４の１つの機能は、ＤＣマンチェ
スタコード化信号のデータパケットをＡＣ信号に変換す
ることである。この目的を達成するために、タップトラ
ンシーバはＸ出力１８およびＹ出力２０を有する差動ラ
インドライバ１６を含む。信号変換の結果として、差動
ラインドライバ１６はその出力１８および２０にＡＣ信
号である差動信号を与える。
はタップトランシーバ１４がエーテルネットローカルエ
リアネットワーク（Ｅｔｈｅｒｎｅｔ Ｌｏｃａｌ Ａ
ｒｅａ Ｎｅｔｗｏｒｋ）のような回路網１０のバス１
２に結合される、典型的な先行技術の配列を示す。エー
テルネットローカルエリアネットワーク（Ｅｔｈｅｒｎ
ｅｔ Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）はマン
チェスタコード化信号の形状で、バス１２上の回路網に
データパケットを搬送する形式のものである。マンチェ
スタコード化信号はＤＣレベルのデジタル信号である。
タップトランシーバ１４の１つの機能は、ＤＣマンチェ
スタコード化信号のデータパケットをＡＣ信号に変換す
ることである。この目的を達成するために、タップトラ
ンシーバはＸ出力１８およびＹ出力２０を有する差動ラ
インドライバ１６を含む。信号変換の結果として、差動
ラインドライバ１６はその出力１８および２０にＡＣ信
号である差動信号を与える。
【００１１】差動ラインドライバ１６の出力は、差動ラ
インドライバ１６の出力１８および２０に与えられるＡ
Ｃ信号のため、変圧器２４により負荷２２に結合され
る。負荷２２は１つの応用においては、ケーブルであっ
てもよく、これは、順に技術においてよく知られる形式
の、直列インターフェイスアダプタに結合される変圧器
である。直列インターフェイスアダプタは、さらに一般
的に、タップトランシーバ１４において用いられる差動
ラインドライバ１６と類似する差動ラインドライバを含
む。
インドライバ１６の出力１８および２０に与えられるＡ
Ｃ信号のため、変圧器２４により負荷２２に結合され
る。負荷２２は１つの応用においては、ケーブルであっ
てもよく、これは、順に技術においてよく知られる形式
の、直列インターフェイスアダプタに結合される変圧器
である。直列インターフェイスアダプタは、さらに一般
的に、タップトランシーバ１４において用いられる差動
ラインドライバ１６と類似する差動ラインドライバを含
む。
【００１２】負荷２２への差動ラインドライバの変圧器
結合によって、差動ラインドライバの出力１８および２
０は負荷インダクタンスおよび負荷抵抗の並列の組合わ
せを駆動する。そのような負荷の等化回路は図２に示さ
れる。
結合によって、差動ラインドライバの出力１８および２
０は負荷インダクタンスおよび負荷抵抗の並列の組合わ
せを駆動する。そのような負荷の等化回路は図２に示さ
れる。
【００１３】さて図２を参照すると、それはＸ出力１８
およびＹ出力２０に変圧器２４の１次巻線のインダクタ
ンスである負荷インダクタンス２６があることを示す。
負荷インダクタンスはまた０．１ｏｈｍのような値を有
する直列抵抗２８を含む。この発明を説明する目的のた
めに、直列抵抗２８はそれが非常に低い値であるので無
視される。典型的な配列においては、負荷インダクタン
ス２６は、たとえば２７μＨ、３５μＨ、または５０μ
Ｈのような値を有してもよい。
およびＹ出力２０に変圧器２４の１次巻線のインダクタ
ンスである負荷インダクタンス２６があることを示す。
負荷インダクタンスはまた０．１ｏｈｍのような値を有
する直列抵抗２８を含む。この発明を説明する目的のた
めに、直列抵抗２８はそれが非常に低い値であるので無
視される。典型的な配列においては、負荷インダクタン
ス２６は、たとえば２７μＨ、３５μＨ、または５０μ
Ｈのような値を有してもよい。
【００１４】負荷インダクタンスに結合されるのは等化
負荷抵抗３０である。負荷抵抗３０は７８ｏｈｍｓのよ
うな値を有してもよい。
負荷抵抗３０である。負荷抵抗３０は７８ｏｈｍｓのよ
うな値を有してもよい。
【００１５】負荷インダクタンス２６および負荷抵抗３
０は並列に結合され、かつ差動ラインドライバ１６のＸ
出力１８およびＹ出力２０に結合される。以下に見られ
るであろうように、第１の状態のとき差動ラインドライ
バ１６はその出力端子１８および２０の各々に電流を与
え、各々の電流は等しい値であり、そのため出力１８お
よび２０に導出される電圧はゼロボルトである。第２の
状態において、差動ラインドライバ１６はその出力端子
の一方に第３の電流を与え、他方負荷インダクタンス２
６および負荷抵抗３０を含む負荷に電圧を導出するため
に、他方の出力端子を介して第３の電流を吸込む。第３
の電流は好ましくは、第１の状態において差動ラインド
ライバが動作するとき、端子の各々に与えられる電流の
値の２倍である値を有する。たとえば、第２の状態のと
き差動ラインドライバはＸ端子１８を介して第３の電流
を与え、かつＹ端子２０を介して第３の電流を吸込むか
もしれない。
０は並列に結合され、かつ差動ラインドライバ１６のＸ
出力１８およびＹ出力２０に結合される。以下に見られ
るであろうように、第１の状態のとき差動ラインドライ
バ１６はその出力端子１８および２０の各々に電流を与
え、各々の電流は等しい値であり、そのため出力１８お
よび２０に導出される電圧はゼロボルトである。第２の
状態において、差動ラインドライバ１６はその出力端子
の一方に第３の電流を与え、他方負荷インダクタンス２
６および負荷抵抗３０を含む負荷に電圧を導出するため
に、他方の出力端子を介して第３の電流を吸込む。第３
の電流は好ましくは、第１の状態において差動ラインド
ライバが動作するとき、端子の各々に与えられる電流の
値の２倍である値を有する。たとえば、第２の状態のと
き差動ラインドライバはＸ端子１８を介して第３の電流
を与え、かつＹ端子２０を介して第３の電流を吸込むか
もしれない。
【００１６】さて図３を参照すると、それはデータパケ
ットの最後のビットおよびその後のメッセージ終り符号
信号の間の差動ラインドライバ１６のＸ出力端子１８お
よびＹ出力端子２０にかかる出力電圧を示す。図におい
て注目されるであろうように、ｔ0 からｔ1 まで延びる
データパケットの最後のビット時間間隔の間、出力電圧
は差動ラインドライバの出力に平均ＤＣ電圧が存在しな
いように対称的である。これはタップトランシーバ１４
がマンチェスタコード化ＤＣ信号をＡＣ信号に変換した
という事実によるものである。これに関する唯一の例外
は、メッセージ終り符号信号のレベルが、差動ラインド
ライバの出力端子にあるデータパケットの終りにおいて
存在する。メッセージ終り符号信号の目的は、データパ
ケットの伝送が完成されたということおよび、たとえば
２または３ビット時間間隔の多ビット時間間隔の持続時
間、実質的なＤＣレベルによって示されるということを
意味することである。メッセージ終り符号信号のレベル
は図３において、時間ｔ1 とｔ2 との間に示される。こ
の時間の間、差動ラインドライバはその第２の状態にお
いて作動し、その出力１８および２０にメッセージ終り
符号信号レベルを与える。時間ｔ2 ではメッセージ終り
符号信号は終端され、かつその後、差動ラインドライバ
は、その出力１８および２０にゼロボルト出力を導出す
るための動作の、その第１の状態に入る。以降に見られ
るであろうように、跳返りまたはアンダーシュート電圧
ＶUSは、動作のその第２の状態からその第１の状態への
差動ラインドライバの遷移の間、差動ラインドライバの
出力に発生される。跳返り電圧は、メッセージ終り符号
信号の間、負荷インダクタンスにおいて確立されている
残留磁化電流から結果として生じ、それは遷移の間は負
荷抵抗を介して強制され、逆極性の跳返り電圧を結果と
して生ずる。
ットの最後のビットおよびその後のメッセージ終り符号
信号の間の差動ラインドライバ１６のＸ出力端子１８お
よびＹ出力端子２０にかかる出力電圧を示す。図におい
て注目されるであろうように、ｔ0 からｔ1 まで延びる
データパケットの最後のビット時間間隔の間、出力電圧
は差動ラインドライバの出力に平均ＤＣ電圧が存在しな
いように対称的である。これはタップトランシーバ１４
がマンチェスタコード化ＤＣ信号をＡＣ信号に変換した
という事実によるものである。これに関する唯一の例外
は、メッセージ終り符号信号のレベルが、差動ラインド
ライバの出力端子にあるデータパケットの終りにおいて
存在する。メッセージ終り符号信号の目的は、データパ
ケットの伝送が完成されたということおよび、たとえば
２または３ビット時間間隔の多ビット時間間隔の持続時
間、実質的なＤＣレベルによって示されるということを
意味することである。メッセージ終り符号信号のレベル
は図３において、時間ｔ1 とｔ2 との間に示される。こ
の時間の間、差動ラインドライバはその第２の状態にお
いて作動し、その出力１８および２０にメッセージ終り
符号信号レベルを与える。時間ｔ2 ではメッセージ終り
符号信号は終端され、かつその後、差動ラインドライバ
は、その出力１８および２０にゼロボルト出力を導出す
るための動作の、その第１の状態に入る。以降に見られ
るであろうように、跳返りまたはアンダーシュート電圧
ＶUSは、動作のその第２の状態からその第１の状態への
差動ラインドライバの遷移の間、差動ラインドライバの
出力に発生される。跳返り電圧は、メッセージ終り符号
信号の間、負荷インダクタンスにおいて確立されている
残留磁化電流から結果として生じ、それは遷移の間は負
荷抵抗を介して強制され、逆極性の跳返り電圧を結果と
して生ずる。
【００１７】先に説明されたように、跳返り電圧は、も
しそれが大きさにおいて大きすぎれば、それは別のデー
タパケットの有効な開始として間違って解釈されるかも
しれないので望ましくないのである。その結果として、
ＩＥＥＥ標準はアンダーシュートまたは跳返り電圧が１
００ミリボルトより小さいことを必要とする。
しそれが大きさにおいて大きすぎれば、それは別のデー
タパケットの有効な開始として間違って解釈されるかも
しれないので望ましくないのである。その結果として、
ＩＥＥＥ標準はアンダーシュートまたは跳返り電圧が１
００ミリボルトより小さいことを必要とする。
【００１８】さて図４（Ａ）を参照すると、それはその
Ｘ出力端子１８およびそのＹ出力端子２０にゼロボルト
出力を導出するために、第１の状態において動作すると
きの典型的な先行技術の差動ラインドライバの出力段１
６ａを示す。出力段１６ａは第１のスイッチングトラン
ジスタ３２、第２のスイッチングトランジスタ３４なら
びに電流源３６および３８を含む。トランジスタ３２お
よび３４のコレクタは、端子４０および４２でそれぞれ
電源電圧（ＶCC）に結合される。トランジスタ３２のエ
ミッタは、Ｙ出力端子２０に結合されかつトランジスタ
３４のエミッタは、Ｘ出力端子１８に結合される。等化
電流源は、出力端子と共通電位との間に接続されて示さ
れる。その目的のために、電流源３６はＹ出力端子２０
と共通電位端子４４との間に結合され、かつ電流源３８
はＸ出力端子１８と出力端子４６における共通電位との
間に結合される。
Ｘ出力端子１８およびそのＹ出力端子２０にゼロボルト
出力を導出するために、第１の状態において動作すると
きの典型的な先行技術の差動ラインドライバの出力段１
６ａを示す。出力段１６ａは第１のスイッチングトラン
ジスタ３２、第２のスイッチングトランジスタ３４なら
びに電流源３６および３８を含む。トランジスタ３２お
よび３４のコレクタは、端子４０および４２でそれぞれ
電源電圧（ＶCC）に結合される。トランジスタ３２のエ
ミッタは、Ｙ出力端子２０に結合されかつトランジスタ
３４のエミッタは、Ｘ出力端子１８に結合される。等化
電流源は、出力端子と共通電位との間に接続されて示さ
れる。その目的のために、電流源３６はＹ出力端子２０
と共通電位端子４４との間に結合され、かつ電流源３８
はＸ出力端子１８と出力端子４６における共通電位との
間に結合される。
【００１９】スイッチングトランジスタ３２および３４
のベースは、技術においてよく知られる形式（示されて
いない）の適切なスイッチングバイアス電源に結合され
る。差動ラインドライバはその第１の状態において作動
的である時、両方のトランジスタ３２および３４はそれ
らがオン状態であるように、それらのベースにおいてバ
イアスされる。これによって、第１および第２の電流が
ＩCSとして識別される等しい大きさである、出力端子１
８および２０に与えられる。第１および第２の電流は等
しい大きさであるので、ゼロ電圧出力は負荷インダクタ
ンス２６および負荷インダクタンス３０を含む負荷に導
出される。
のベースは、技術においてよく知られる形式（示されて
いない）の適切なスイッチングバイアス電源に結合され
る。差動ラインドライバはその第１の状態において作動
的である時、両方のトランジスタ３２および３４はそれ
らがオン状態であるように、それらのベースにおいてバ
イアスされる。これによって、第１および第２の電流が
ＩCSとして識別される等しい大きさである、出力端子１
８および２０に与えられる。第１および第２の電流は等
しい大きさであるので、ゼロ電圧出力は負荷インダクタ
ンス２６および負荷インダクタンス３０を含む負荷に導
出される。
【００２０】さて図４（Ｂ）を参照すると、その第２の
状態において差動ラインドライバが作動的であるときの
差動ラインドライバの出力段の動作を示す。第２の状態
にあるとき、トランジスタ３２はそのベースにおいてオ
フ状態にバイアスされ、他方トランジスタ３４はそのベ
ースにおいてオン状態にバイアスされる。これによっ
て、第３の電流がＸ出力端子１８に与えられ、次に端子
４４における共通電位にＹ出力端子２０を介して吸込ま
れる。第３の電流は電流源３６および３８の組合わせに
より与えられる。従って、第３の電流は２ＩCSの大きさ
を有する等化電流源３６および３８を設けられているよ
うに示される。これはＸ出力端子１８およびＹ出力端子
２０に電圧電位を結果として生ずる。図３において示さ
れるように、そのような電圧はメッセージ終り符号信号
の間出力に導出される。図４（Ｂ）において見られるよ
うに第３の電流のすべては、負荷インダクタンス２６お
よび負荷抵抗３０の並列の組合わせを含む負荷を介して
向けられる。この時間の間、残留磁化電流は負荷インダ
クタンスに蓄積される。
状態において差動ラインドライバが作動的であるときの
差動ラインドライバの出力段の動作を示す。第２の状態
にあるとき、トランジスタ３２はそのベースにおいてオ
フ状態にバイアスされ、他方トランジスタ３４はそのベ
ースにおいてオン状態にバイアスされる。これによっ
て、第３の電流がＸ出力端子１８に与えられ、次に端子
４４における共通電位にＹ出力端子２０を介して吸込ま
れる。第３の電流は電流源３６および３８の組合わせに
より与えられる。従って、第３の電流は２ＩCSの大きさ
を有する等化電流源３６および３８を設けられているよ
うに示される。これはＸ出力端子１８およびＹ出力端子
２０に電圧電位を結果として生ずる。図３において示さ
れるように、そのような電圧はメッセージ終り符号信号
の間出力に導出される。図４（Ｂ）において見られるよ
うに第３の電流のすべては、負荷インダクタンス２６お
よび負荷抵抗３０の並列の組合わせを含む負荷を介して
向けられる。この時間の間、残留磁化電流は負荷インダ
クタンスに蓄積される。
【００２１】さて図４（Ｃ）を参照すると、それは差動
ラインドライバが図４（Ｂ）において示される、第２の
状態から図４（Ａ）において示される第１の状態への遷
移におけるときの、差動ラインドライバの出力段１６ａ
の動作を示す。この遷移の間トランジスタ３２および３
４の両方のベースは、トランジスタ３２および３４がオ
ン状態であるようにバイアスされる。その結果として、
図４（Ａ）において前に示されたように電流ＩCSは出力
端子の各々に与えられる。しかしながら、メッセージ終
り符号信号の間蓄積された矢印５０によって示される残
留磁化電流は、図４（Ｂ）において示される出力負荷に
与えられる第３の電流と同じ方向に負荷インダクタンス
２６から流れる。電流ＩCSが端子４４および４６におけ
る共通電位に導通されているので、残留磁化電流５０は
矢印５２によって示されるように負荷抵抗を介して流れ
る。これは負荷抵抗３０に電圧降下ならびにＸ出力端子
１８およびＹ出力端子２０に逆極性の跳返り電圧を結果
として生ずる。跳返り電圧は、それが負荷インダクタン
ス２６および負荷抵抗３０により与えられる時定数に従
って、負荷抵抗３０を介して完全に放散されるまで残
る。
ラインドライバが図４（Ｂ）において示される、第２の
状態から図４（Ａ）において示される第１の状態への遷
移におけるときの、差動ラインドライバの出力段１６ａ
の動作を示す。この遷移の間トランジスタ３２および３
４の両方のベースは、トランジスタ３２および３４がオ
ン状態であるようにバイアスされる。その結果として、
図４（Ａ）において前に示されたように電流ＩCSは出力
端子の各々に与えられる。しかしながら、メッセージ終
り符号信号の間蓄積された矢印５０によって示される残
留磁化電流は、図４（Ｂ）において示される出力負荷に
与えられる第３の電流と同じ方向に負荷インダクタンス
２６から流れる。電流ＩCSが端子４４および４６におけ
る共通電位に導通されているので、残留磁化電流５０は
矢印５２によって示されるように負荷抵抗を介して流れ
る。これは負荷抵抗３０に電圧降下ならびにＸ出力端子
１８およびＹ出力端子２０に逆極性の跳返り電圧を結果
として生ずる。跳返り電圧は、それが負荷インダクタン
ス２６および負荷抵抗３０により与えられる時定数に従
って、負荷抵抗３０を介して完全に放散されるまで残
る。
【００２２】さて図５を参照すると、それはこの発明を
実施する出力回路６０が、差動ラインドライバ１６と関
連付けられているという例外を有する図１の配列を示
す。出力回路６０は出力端子に結合されるインピーダン
ス手段を含み、インピーダンス手段は第１の抵抗器６２
および第２の抵抗器６４の形で抵抗を含む。抵抗器６２
および６４はＸ出力端子１８およびＹ出力端子２０に直
列関係に結合される。出力回路６０はさらに、抵抗器６
２および６４を含むインピーダンス手段に結合される共
通モード電流源６６を含む。より詳述すれば、共通モー
ド電流源６６は、抵抗器６２および６４の共通接合と端
子６８における共通電位との間に結合される。
実施する出力回路６０が、差動ラインドライバ１６と関
連付けられているという例外を有する図１の配列を示
す。出力回路６０は出力端子に結合されるインピーダン
ス手段を含み、インピーダンス手段は第１の抵抗器６２
および第２の抵抗器６４の形で抵抗を含む。抵抗器６２
および６４はＸ出力端子１８およびＹ出力端子２０に直
列関係に結合される。出力回路６０はさらに、抵抗器６
２および６４を含むインピーダンス手段に結合される共
通モード電流源６６を含む。より詳述すれば、共通モー
ド電流源６６は、抵抗器６２および６４の共通接合と端
子６８における共通電位との間に結合される。
【００２３】抵抗器６２および６４ならびに共通モード
電流源６６を含む出力回路は、差動ラインドライバ１６
が、この発明の出力回路６０を組入れない集積回路の形
式をとるとき、差動ラインドライバ１６の外部に結合さ
れてもよい。さらに、以降に見られるであろうように、
この発明の出力回路６０は集積回路の処理コンパチブル
コンポーネントを含み、そのためこの発明の出力回路は
１個の集積回路において差動ラインドライバとともに集
積化されてもよい。
電流源６６を含む出力回路は、差動ラインドライバ１６
が、この発明の出力回路６０を組入れない集積回路の形
式をとるとき、差動ラインドライバ１６の外部に結合さ
れてもよい。さらに、以降に見られるであろうように、
この発明の出力回路６０は集積回路の処理コンパチブル
コンポーネントを含み、そのためこの発明の出力回路は
１個の集積回路において差動ラインドライバとともに集
積化されてもよい。
【００２４】さらに、以降に見られるであろうように、
出力回路６０は共通モード電流源６６を介して残留磁化
電流の一部分を吸込むことにより、先に説明された跳返
り電圧を減少させる。これは、負荷抵抗を介して流れる
残留磁化電流の量を減少させ、順にかつ応じて出力端子
１８および２０に生じられる跳返り電圧を減少させるこ
とを結果として生ずる。
出力回路６０は共通モード電流源６６を介して残留磁化
電流の一部分を吸込むことにより、先に説明された跳返
り電圧を減少させる。これは、負荷抵抗を介して流れる
残留磁化電流の量を減少させ、順にかつ応じて出力端子
１８および２０に生じられる跳返り電圧を減少させるこ
とを結果として生ずる。
【００２５】さて図６を参照すると、それは先に説明さ
れたように差動ラインドライバの出力段１６ａのより詳
細な概略回路図を示すがさらに、この発明を実施する出
力回路を含む。図において注目されるであろうように、
トランジスタ３２のコレクタは、短絡回路保護抵抗器７
０を介して電源端子４０に結合される。同様にトランジ
スタ３４のコレクタは、短絡回路保護抵抗器７２を介し
て電源端子４２に結合される。電流源３６は抵抗器７６
を介して共通電位端子４４に結合されるエミッタを有す
るトランジスタ７４を含む。同様に、電流源３８は抵抗
器８０を介して共通電位端子４６に結合されるエミッタ
を有するトランジスタ７８を含む。トランジスタ７４お
よび７８のベースは、技術においてよく知られる形式
（示されていない）のバイアス回路によりバイアスさ
れ、そのため各々のトランジスタ７４および７８はＩCS
に等しい電流を導通する。電流源３６および３８のトラ
ンジスタ７４および７８はそれぞれ、トランジスタ８２
および８４を操作し、または切換えることにより、トラ
ンジスタ３２および３４と共通電位端子４４および４６
との間にそれぞれ結合される。トランジスタ８２のコレ
クタは出力端子２０に結合され、かつ同様に、トランジ
スタ８４のコレクタは出力端子１８に結合される。トラ
ンジスタ８２のエミッタは、電流源トランジスタ７４の
コレクタに結合され、かつ同様に、トランジスタ８４の
エミッタは電流源トランジスタ７８のコレクタに結合さ
れる。トランジスタ８２および８４のエミッタはさらに
抵抗器８６により一緒に結合される。
れたように差動ラインドライバの出力段１６ａのより詳
細な概略回路図を示すがさらに、この発明を実施する出
力回路を含む。図において注目されるであろうように、
トランジスタ３２のコレクタは、短絡回路保護抵抗器７
０を介して電源端子４０に結合される。同様にトランジ
スタ３４のコレクタは、短絡回路保護抵抗器７２を介し
て電源端子４２に結合される。電流源３６は抵抗器７６
を介して共通電位端子４４に結合されるエミッタを有す
るトランジスタ７４を含む。同様に、電流源３８は抵抗
器８０を介して共通電位端子４６に結合されるエミッタ
を有するトランジスタ７８を含む。トランジスタ７４お
よび７８のベースは、技術においてよく知られる形式
（示されていない）のバイアス回路によりバイアスさ
れ、そのため各々のトランジスタ７４および７８はＩCS
に等しい電流を導通する。電流源３６および３８のトラ
ンジスタ７４および７８はそれぞれ、トランジスタ８２
および８４を操作し、または切換えることにより、トラ
ンジスタ３２および３４と共通電位端子４４および４６
との間にそれぞれ結合される。トランジスタ８２のコレ
クタは出力端子２０に結合され、かつ同様に、トランジ
スタ８４のコレクタは出力端子１８に結合される。トラ
ンジスタ８２のエミッタは、電流源トランジスタ７４の
コレクタに結合され、かつ同様に、トランジスタ８４の
エミッタは電流源トランジスタ７８のコレクタに結合さ
れる。トランジスタ８２および８４のエミッタはさらに
抵抗器８６により一緒に結合される。
【００２６】この発明を実施する出力回路は、電流源ト
ランジスタ９０、第１の抵抗６２および第２の抵抗６４
を含む。第１の抵抗６２は１対の並列結合された抵抗器
６２ａおよび６２ｂを含む。同様に第２の抵抗６４は、
１対の並列結合された抵抗器６４ａおよび６４ｂを含
む。並列結合された抵抗器６２ａ、６２ｂおよび６４
ａ、６４ｂは集積回路の形で出力回路を実現するために
設けられる。より詳述すれば、第１の抵抗６２および第
２の抵抗６４は、抵抗器の並列の組合わせにより形成さ
れ、そのためすべての抵抗器は同様にかつ目的を追究す
るために作られることができる。もし図６において示さ
れるこの発明を実施する出力回路が、差動ラインドライ
バの外部に実現されるべきであれば、第１の抵抗６２お
よび第２の抵抗６４は１個の高精密抵抗器により形成さ
れてもよい。
ランジスタ９０、第１の抵抗６２および第２の抵抗６４
を含む。第１の抵抗６２は１対の並列結合された抵抗器
６２ａおよび６２ｂを含む。同様に第２の抵抗６４は、
１対の並列結合された抵抗器６４ａおよび６４ｂを含
む。並列結合された抵抗器６２ａ、６２ｂおよび６４
ａ、６４ｂは集積回路の形で出力回路を実現するために
設けられる。より詳述すれば、第１の抵抗６２および第
２の抵抗６４は、抵抗器の並列の組合わせにより形成さ
れ、そのためすべての抵抗器は同様にかつ目的を追究す
るために作られることができる。もし図６において示さ
れるこの発明を実施する出力回路が、差動ラインドライ
バの外部に実現されるべきであれば、第１の抵抗６２お
よび第２の抵抗６４は１個の高精密抵抗器により形成さ
れてもよい。
【００２７】共通モード電流源トランジスタ９０のコレ
クタは、第１の抵抗６２および第２の抵抗６４の共通接
合に結合される。トランジスタ９０のエミッタは、抵抗
器９４を介して端子６８で共通電位に結合される。トラ
ンジスタ９０のベースは、トランジスタ９０がここにお
いてＩcmと称されるる大きさを有する共通モード電流を
導通させるために（示されていない）バイアス回路によ
りバイアスされる。
クタは、第１の抵抗６２および第２の抵抗６４の共通接
合に結合される。トランジスタ９０のエミッタは、抵抗
器９４を介して端子６８で共通電位に結合される。トラ
ンジスタ９０のベースは、トランジスタ９０がここにお
いてＩcmと称されるる大きさを有する共通モード電流を
導通させるために（示されていない）バイアス回路によ
りバイアスされる。
【００２８】差動ラインドライバがその第１の状態にお
いて作動的であるとき、つまり差動ラインドライバがそ
の出力端子１８および２０にゼロボルト出力を与えると
き、トランジスタ３２および３４は先に説明されたよう
に、オン状態にバイアスされ、トランジスタ８２および
８４はオン状態にバイアスされかつトランジスタ７４お
よび７８は各々がＩCSに等しい電流を導通するようにそ
れらのベースにおいてオン状態にバイアスされる。その
結果として、出力端子１８および２０の各々はＩCSに等
しい電流を与えられ、そのため負荷インダクタンス２６
および負荷抵抗３０には電位降下がない。
いて作動的であるとき、つまり差動ラインドライバがそ
の出力端子１８および２０にゼロボルト出力を与えると
き、トランジスタ３２および３４は先に説明されたよう
に、オン状態にバイアスされ、トランジスタ８２および
８４はオン状態にバイアスされかつトランジスタ７４お
よび７８は各々がＩCSに等しい電流を導通するようにそ
れらのベースにおいてオン状態にバイアスされる。その
結果として、出力端子１８および２０の各々はＩCSに等
しい電流を与えられ、そのため負荷インダクタンス２６
および負荷抵抗３０には電位降下がない。
【００２９】差動ラインドライバがその第２の状態にお
いて作動的であるとき、つまりそれがその出力端子１８
および２０に電圧を導出するとき、トランジスタ３２は
オフ状態にバイアスされ、トランジスタ３４はオン状態
にバイアスされ、トランジスタ８２はオン状態にバイア
スされ、トランジスタ８４はオフ状態にバイアスされ、
かつトランジスタ７４および７８の各々がＩCSに等しい
電流を各々が導通するようにバイアスされる。その結果
として、２ＩＣＳに等しい電流はトランジスタ３４のエ
ミッタを介して流れ、負荷インダクタンス２６および負
荷抵抗３０を含む負荷を介して流れ、出力端子２０を介
して流れ、トランジスタ８２を介して流れかつ次にトラ
ンジスタ８２のエミッタにおいて分岐され、それによっ
てＩCSがトランジスタ７４を介して導通され、かつＩCS
はさらに抵抗器８６およびトランジスタ７８を介して導
通される。
いて作動的であるとき、つまりそれがその出力端子１８
および２０に電圧を導出するとき、トランジスタ３２は
オフ状態にバイアスされ、トランジスタ３４はオン状態
にバイアスされ、トランジスタ８２はオン状態にバイア
スされ、トランジスタ８４はオフ状態にバイアスされ、
かつトランジスタ７４および７８の各々がＩCSに等しい
電流を各々が導通するようにバイアスされる。その結果
として、２ＩＣＳに等しい電流はトランジスタ３４のエ
ミッタを介して流れ、負荷インダクタンス２６および負
荷抵抗３０を含む負荷を介して流れ、出力端子２０を介
して流れ、トランジスタ８２を介して流れかつ次にトラ
ンジスタ８２のエミッタにおいて分岐され、それによっ
てＩCSがトランジスタ７４を介して導通され、かつＩCS
はさらに抵抗器８６およびトランジスタ７８を介して導
通される。
【００３０】第１および第２の状態の両方の動作の間、
トランジスタ９０は共通モード電流Ｉcmを導通するため
にバイアスされる。図７の（Ａ）、（Ｂ）および（Ｃ）
の等化回路図に関して見られるであろうように、トラン
ジスタ９０を含む共通モード電流源は差動ラインドライ
バの第２の状態から第１の状態への遷移の間、負荷イン
ダクタンス２６に蓄積された残留磁化電流の一部分を吸
込む働きをする。
トランジスタ９０は共通モード電流Ｉcmを導通するため
にバイアスされる。図７の（Ａ）、（Ｂ）および（Ｃ）
の等化回路図に関して見られるであろうように、トラン
ジスタ９０を含む共通モード電流源は差動ラインドライ
バの第２の状態から第１の状態への遷移の間、負荷イン
ダクタンス２６に蓄積された残留磁化電流の一部分を吸
込む働きをする。
【００３１】さて図７（Ａ）を参照するとそれは、その
第１の状態において作動的であるときの差動ラインドラ
イバを示す。図より注目されることができるように、電
流源３６および３８は各々、負荷インダクタンス２６お
よび負荷抵抗３０を含む出力負荷に電圧降下がないよう
に電流ＩCSを導通する。共通モード電流源６６は共通モ
ード電流Ｉcmを導通する。抵抗６２および６４が同じ抵
抗であるので、同じ量の電流が出力端子１８および２０
を介して導通されている。したがって、差動ラインドラ
イバの出力端子１８および２０に電圧降下はない。
第１の状態において作動的であるときの差動ラインドラ
イバを示す。図より注目されることができるように、電
流源３６および３８は各々、負荷インダクタンス２６お
よび負荷抵抗３０を含む出力負荷に電圧降下がないよう
に電流ＩCSを導通する。共通モード電流源６６は共通モ
ード電流Ｉcmを導通する。抵抗６２および６４が同じ抵
抗であるので、同じ量の電流が出力端子１８および２０
を介して導通されている。したがって、差動ラインドラ
イバの出力端子１８および２０に電圧降下はない。
【００３２】さて図７（Ｂ）を参照すると、それはＸ出
力端子１８およびＹ出力端子２０に電圧を与えるため第
２の状態において動作するときの、この発明を実施する
出力回路を用いる差動ラインドライバの動作を示す。図
より見られることができるように、電流２ＩCSは、トラ
ンジスタ３２がオフにバイアスされかつトランジスタ３
４がオンにバイアスされていることによって、共通電位
端子４４に導通されている。電流はトランジスタ３４の
エミッタから、出力端子１８を介して、負荷インダクタ
ンス２６および負荷抵抗３０を含む出力負荷を介して出
力端子２０へ、かつ共通電位端子４４へ流れる。共通モ
ード電流源６６は共通モード電流Ｉcmを共通電位端子６
８へ導通する。もし抵抗６２および６４が等しい抵抗で
あれば、共通モード電流源６６はそれが負荷出力を介し
て流れる２ＩCSの電流に影響を及ぼさないように設計さ
れることができる。その結果として電圧大きさが差動ラ
インドライバの出力端子１８および２０に生じられる。
力端子１８およびＹ出力端子２０に電圧を与えるため第
２の状態において動作するときの、この発明を実施する
出力回路を用いる差動ラインドライバの動作を示す。図
より見られることができるように、電流２ＩCSは、トラ
ンジスタ３２がオフにバイアスされかつトランジスタ３
４がオンにバイアスされていることによって、共通電位
端子４４に導通されている。電流はトランジスタ３４の
エミッタから、出力端子１８を介して、負荷インダクタ
ンス２６および負荷抵抗３０を含む出力負荷を介して出
力端子２０へ、かつ共通電位端子４４へ流れる。共通モ
ード電流源６６は共通モード電流Ｉcmを共通電位端子６
８へ導通する。もし抵抗６２および６４が等しい抵抗で
あれば、共通モード電流源６６はそれが負荷出力を介し
て流れる２ＩCSの電流に影響を及ぼさないように設計さ
れることができる。その結果として電圧大きさが差動ラ
インドライバの出力端子１８および２０に生じられる。
【００３３】さて図７（Ｃ）を参照すると、それはメッ
セージ終り符号信号のレベルが終端されるとき起こる、
図７（Ｂ）において示される第２の状態から図７（Ａ）
において示される第１の状態への差動ラインドライバの
遷移の間の、この発明の出力回路を用いている差動ライ
ンドライバの動作を示す。図７（Ｃ）において示される
ように、トランジスタ３２および３４は各々オン状態に
バイアスされ、そのため出力端子１８および２０の各々
は電流源３６および３８より電流ＩCSを与えられる。共
通モード電流源６６は共通モード電流Ｉcmを導通し続け
る。さらに示されるように、残留磁化電流５０はインダ
クタンス２６から出力端子２０へ流れる。図４（Ｃ）に
おいて示される差動ラインドライバの動作と対比して、
残留磁化電流５０は残留磁化電流の一部分のみが負荷抵
抗３０を介して流れるように分割される。残留磁化電流
の残余の部分は抵抗６２を介して流れかつ共通モード電
流源６６により吸込まれる。残留磁化電流の一部分のみ
が負荷抵抗３０を介して流れるため、減少された跳返り
電圧は出力端子１８および２０に現われるであろう。
セージ終り符号信号のレベルが終端されるとき起こる、
図７（Ｂ）において示される第２の状態から図７（Ａ）
において示される第１の状態への差動ラインドライバの
遷移の間の、この発明の出力回路を用いている差動ライ
ンドライバの動作を示す。図７（Ｃ）において示される
ように、トランジスタ３２および３４は各々オン状態に
バイアスされ、そのため出力端子１８および２０の各々
は電流源３６および３８より電流ＩCSを与えられる。共
通モード電流源６６は共通モード電流Ｉcmを導通し続け
る。さらに示されるように、残留磁化電流５０はインダ
クタンス２６から出力端子２０へ流れる。図４（Ｃ）に
おいて示される差動ラインドライバの動作と対比して、
残留磁化電流５０は残留磁化電流の一部分のみが負荷抵
抗３０を介して流れるように分割される。残留磁化電流
の残余の部分は抵抗６２を介して流れかつ共通モード電
流源６６により吸込まれる。残留磁化電流の一部分のみ
が負荷抵抗３０を介して流れるため、減少された跳返り
電圧は出力端子１８および２０に現われるであろう。
【００３４】この発明の出力回路によって、跳返り電圧
は実質的に減少されるかもしれない。たとえば、Ｉcmが
６ミリアンペアと等しく、負荷インダクタンスが３５μ
Ｈのオーダであり、かつ負荷抵抗が７８ｏｈｍのオーダ
である差動ラインドライバにおいて、跳返り電圧におけ
る減少は共通モード電流源が１．３ミリアンペアを与え
るとき、１００ミリボルトから６０ミリボルトまで実現
されることができる。この特定の例において、抵抗６２
および６４の各々は好ましくは、２００ｏｈｍに等し
い。したがって、この発明によって跳返り電圧は４０％
減少されるかもしれない。
は実質的に減少されるかもしれない。たとえば、Ｉcmが
６ミリアンペアと等しく、負荷インダクタンスが３５μ
Ｈのオーダであり、かつ負荷抵抗が７８ｏｈｍのオーダ
である差動ラインドライバにおいて、跳返り電圧におけ
る減少は共通モード電流源が１．３ミリアンペアを与え
るとき、１００ミリボルトから６０ミリボルトまで実現
されることができる。この特定の例において、抵抗６２
および６４の各々は好ましくは、２００ｏｈｍに等し
い。したがって、この発明によって跳返り電圧は４０％
減少されるかもしれない。
【００３５】そのような跳返り電圧における実質的な減
少は、跳返り電圧の要求の点で限界的である差動ライン
ドライバを、かなりの許容誤差を有する跳返り電圧の要
求内で、うまく作動させる。さらに、この発明の出力回
路を用いる差動ラインドライバは、１００ミリボルト跳
返り制限を超えずに実質的に減少された跳返り電圧によ
って、種々のことなった負荷インダクタンスおよび負荷
抵抗状態の下で用いられてもよい。さらにこの発明の出
力回路は、任意の現存の差動ラインドライバの外部に組
入れられてもよい。さらに、この発明の出力回路は共通
モード負荷を与え、それは同様の最小の差動ラインドラ
イバの出力電圧のための先行技術の実現のそれの２倍で
ある残留磁化電流を放電する際に増分変化を示す。唯一
の要求は、図５から７において示される実施例に従って
この発明を実施するにおいて、第１および第２の抵抗は
実質的に等しい抵抗で作られるということである。
少は、跳返り電圧の要求の点で限界的である差動ライン
ドライバを、かなりの許容誤差を有する跳返り電圧の要
求内で、うまく作動させる。さらに、この発明の出力回
路を用いる差動ラインドライバは、１００ミリボルト跳
返り制限を超えずに実質的に減少された跳返り電圧によ
って、種々のことなった負荷インダクタンスおよび負荷
抵抗状態の下で用いられてもよい。さらにこの発明の出
力回路は、任意の現存の差動ラインドライバの外部に組
入れられてもよい。さらに、この発明の出力回路は共通
モード負荷を与え、それは同様の最小の差動ラインドラ
イバの出力電圧のための先行技術の実現のそれの２倍で
ある残留磁化電流を放電する際に増分変化を示す。唯一
の要求は、図５から７において示される実施例に従って
この発明を実施するにおいて、第１および第２の抵抗は
実質的に等しい抵抗で作られるということである。
【００３６】さて図８を参照すると、この発明の付加的
な実施例に従って構成される出力回路を用いて先に説明
されたような差動ラインドライバの出力段１６ａを示
す。この実施例において、出力回路１００は抵抗器１０
２，第１の共通モード電流源１０４および第２の共通モ
ード電流源１０６を含む。図において注目されることが
できるように、出力端子１８および２０に結合される出
力回路のインピーダンス手段は、１個の抵抗器１０２を
含みかつ共通モード電流源手段は第１の共通モード電流
源１０４および第２の共通モード電流源１０６を含む。
電流源１０４および１０６の各々は１／２Ｉcmに等しい
電流を導通するように配列される。電流源１０４は出力
端子２０から共通電位端子１０８に結合され、かつ電流
源１０６は出力端子１８と共通電位端子１１０との間に
結合される。抵抗器１０２は好ましくは、先に説明され
たように第１または第２の抵抗６２および６４の抵抗の
２倍の値である。この発明のこの実施例は、負荷抵抗を
介して流れない残留磁化電流の一部が電流源１０４と１
０６との間に分割される点で、先に開示された実施例に
等しい。その結果として、図８のこの発明を実施する出
力回路１００はまたメッセージ終り符号信号の終端の
後、それが第２の状態から第１の状態への遷移を行なう
に従って、差動ラインドライバの出力端子に発生する跳
返り電圧を実質的に減少させるように働く。
な実施例に従って構成される出力回路を用いて先に説明
されたような差動ラインドライバの出力段１６ａを示
す。この実施例において、出力回路１００は抵抗器１０
２，第１の共通モード電流源１０４および第２の共通モ
ード電流源１０６を含む。図において注目されることが
できるように、出力端子１８および２０に結合される出
力回路のインピーダンス手段は、１個の抵抗器１０２を
含みかつ共通モード電流源手段は第１の共通モード電流
源１０４および第２の共通モード電流源１０６を含む。
電流源１０４および１０６の各々は１／２Ｉcmに等しい
電流を導通するように配列される。電流源１０４は出力
端子２０から共通電位端子１０８に結合され、かつ電流
源１０６は出力端子１８と共通電位端子１１０との間に
結合される。抵抗器１０２は好ましくは、先に説明され
たように第１または第２の抵抗６２および６４の抵抗の
２倍の値である。この発明のこの実施例は、負荷抵抗を
介して流れない残留磁化電流の一部が電流源１０４と１
０６との間に分割される点で、先に開示された実施例に
等しい。その結果として、図８のこの発明を実施する出
力回路１００はまたメッセージ終り符号信号の終端の
後、それが第２の状態から第１の状態への遷移を行なう
に従って、差動ラインドライバの出力端子に発生する跳
返り電圧を実質的に減少させるように働く。
【００３７】この発明の特定の実施例は示されかつ説明
されたが、修正がなされてもよく、かつ従って、それは
添付の特許請求の範囲の真の精神および範囲内に入るす
べてのそのような変更および修正を保護するように意図
される。
されたが、修正がなされてもよく、かつ従って、それは
添付の特許請求の範囲の真の精神および範囲内に入るす
べてのそのような変更および修正を保護するように意図
される。
【図１】エーテルネット−形式ローカルエリアネットワ
ーク（Ｅｔｈｅｒｎｅｔ−ｔｙｐｅ Ｌｏｃａｌ Ａｒ
ｅａ Ｎｅｔｗｏｒｋ）の関係において差動ラインドラ
イバを含むタップトランシーバの先行技術の配列を示す
概略ブロック図である。
ーク（Ｅｔｈｅｒｎｅｔ−ｔｙｐｅ Ｌｏｃａｌ Ａｒ
ｅａ Ｎｅｔｗｏｒｋ）の関係において差動ラインドラ
イバを含むタップトランシーバの先行技術の配列を示す
概略ブロック図である。
【図２】図１のタップトランシーバの差動ラインドライ
バの出力端子に現われる変圧器負荷の等化回路である。
バの出力端子に現われる変圧器負荷の等化回路である。
【図３】差動ラインドライバの出力に現われるメッセー
ジ終わり符号信号および結果として生じる跳返り電圧を
示す波形である。
ジ終わり符号信号および結果として生じる跳返り電圧を
示す波形である。
【図４】（Ａ）はその出力端子にゼロボルト出力を与え
るとき、第１の状態におけるその動作を示す先行技術の
差動ラインドライバの出力段の等化回路である。（Ｂ）
はその出力端子に電圧出力を与えるとき、第２の状態に
おける動作を示す（Ａ）の先行技術の差動ラインドライ
バの等化回路である。（Ｃ）は第２の状態から第１の状
態へ遷移しているときのその動作を示す（Ａ）の先行技
術の差動ラインドライバの出力段の等化回路であり、か
つより詳述すればラインドライバの出力端子に跳返り電
圧が発生される態様である。
るとき、第１の状態におけるその動作を示す先行技術の
差動ラインドライバの出力段の等化回路である。（Ｂ）
はその出力端子に電圧出力を与えるとき、第２の状態に
おける動作を示す（Ａ）の先行技術の差動ラインドライ
バの等化回路である。（Ｃ）は第２の状態から第１の状
態へ遷移しているときのその動作を示す（Ａ）の先行技
術の差動ラインドライバの出力段の等化回路であり、か
つより詳述すればラインドライバの出力端子に跳返り電
圧が発生される態様である。
【図５】図１と同様の概略回路図であるが、タップトラ
ンシーバの差動ラインドライバ出力端子の出力端子にお
いてこの発明を実施する出力回路を示す。
ンシーバの差動ラインドライバ出力端子の出力端子にお
いてこの発明を実施する出力回路を示す。
【図６】典型的な差動ラインドライバの出力段の概略回
路図であるが、さらにこの発明を実施する出力回路を含
む。
路図であるが、さらにこの発明を実施する出力回路を含
む。
【図７】（Ａ）はその出力端子にゼロボルト出力を与え
るとき、第１の状態におけるその動作を示す図６のライ
ンドライバの出力段の等化回路である。（Ｂ）はその出
力端子に電圧出力を与えるとき、第２の状態におけるそ
の動作を示す図６の差動ラインドライバの出力段の等化
回路である。（Ｃ）は第２の状態から第１の状態への間
で遷移しているときその動作を示す図６の差動ラインド
ライバの出力段の等化回路であり、かつより詳述すれ
ば、跳返り電圧がラインドライバの出力端子にこの発明
に従って実質的に減少される態様である。
るとき、第１の状態におけるその動作を示す図６のライ
ンドライバの出力段の等化回路である。（Ｂ）はその出
力端子に電圧出力を与えるとき、第２の状態におけるそ
の動作を示す図６の差動ラインドライバの出力段の等化
回路である。（Ｃ）は第２の状態から第１の状態への間
で遷移しているときその動作を示す図６の差動ラインド
ライバの出力段の等化回路であり、かつより詳述すれ
ば、跳返り電圧がラインドライバの出力端子にこの発明
に従って実質的に減少される態様である。
【図８】これについての第２の実施例に従って、この発
明を実施する出力回路を有する差動ラインドライバの出
力段の概略回路図である。
明を実施する出力回路を有する差動ラインドライバの出
力段の概略回路図である。
（１０） 回路網 （１２） バス （１４） タップトランシーバ （１６） 差動ラインドライバ （１８，２０） 出力端子Ｘ，Ｙ （２２） 負荷 （２６，２８） 負荷インダクタンス （３０） 等化負荷抵抗 （６０） 出力回路 （６２，６４） 抵抗器 （６６） 共通モード電流源
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トーマス・チュー アメリカ合衆国、94133 カリフォルニ ア州、サン・フランシスコ、バレホ・ス トリート、724 (56)参考文献 特開 昭59−188259（ＪＰ，Ａ) 米国特許4615039（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03H 11/32 H03F 3/45 H04B 3/04 H04L 12/40 H04L 25/03 ＪＩＣＳＴファイル（ＪＯＩＳ) 特許ファイル（ＰＡＴＯＬＩＳ) 実用ファイル（ＰＡＴＯＬＩＳ)
Claims (22)
- 【請求項１】 差動ドライバの１対の出力端子に結合さ
れる並列なインダクタンスおよび抵抗を含む負荷を駆動
するように適合された形式のそのような差動ドライバと
ともに使用するための改良された出力回路であって、前
記ドライバは第１の状態のとき、前記負荷にゼロボルト
出力を導出するため第１および第２の等しい電流を前記
１対の端子に与えるように、かつ第２の状態のとき前記
負荷に電圧大きさを導出するために１つの前記端子に第
３の電流を与えるように配列されており、前記第３の電
流は前記第２の状態から第１の状態への遷移の間負荷抵
抗に発生されるべき不所望な跳返り電圧を生じる残留磁
化電流を前記インダクタンスに引き起こし、前記出力回
路は前記跳返り電圧を実質的に減少させるために配列さ
れており、 前記出力端子に結合されるインピーダンス手段と、前記インピーダンス手段に結合され、 前記遷移の間前記
負荷抵抗を介して流れる前記残留磁化電流の量を減少さ
せるために前記遷移の間前記残留磁化電流の一部分を吸
い込むための共通モード電流源手段とを含む、改良され
た出力回路。 - 【請求項２】 前記インピーダンス手段は第１および第
２の直列結合されたインピーダンスを含む、請求項１記
載の回路。 - 【請求項３】 前記共通モード電流源手段は前記第１お
よび第２のインピーダンスの共通接合と共通電位との間
に結合される、請求項２記載の回路。 - 【請求項４】 前記共通モード電流源手段は１個の電流
源を含む、請求項３記載の回路。 - 【請求項５】 前記第１および第２のインピーダンスは
それぞれ、第１および第２の抵抗である、請求項３記載
の回路。 - 【請求項６】 前記第１および第２の抵抗は等しい値で
ある、請求項５記載の回路。 - 【請求項７】 前記ドライバは集積回路で実現され、か
つ前記出力回路は前記集積回路の外部である、請求項１
記載の回路。 - 【請求項８】 前記ドライバは集積回路で実現され、前
記出力回路は前記ドライバとともに前記集積回路に集積
化される、請求項１記載の回路。 - 【請求項９】 前記インピーダンス手段は第１および第
２の直列結合された抵抗を含み、かつ前記電流源手段は
前記第１および第２の抵抗の共通接合と共通電位との間
に結合される、請求項８記載の回路。 - 【請求項１０】 前記第１および第２の抵抗は各々１対
の並列結合された抵抗器を含む、請求項９記載の回路。 - 【請求項１１】 前記共通モード電流源手段は１個の電
流源を含む、請求項９記載の回路。 - 【請求項１２】 前記インピーダンス手段は抵抗を含
む、請求項１記載の回路。 - 【請求項１３】 前記共通モード電流源手段は、前記出
力端子の一方と共通電位との間に結合される第１の共通
ノード電流源、および他方の前記出力端子と前記共通電
位との間に結合される第２の共通ノード電流源を含む、
請求項１２記載の回路。 - 【請求項１４】 データパケットを搬送するためのバス
を含む回路網において使用するために適合された形式
の、かつ、データパケットの終りに多ビット時間の持続
時間を有するメッセージ終り符号レベルを用いる形式の
差動ラインドライバとともに使用するための改良された
出力回路であって、前記ドライバはまた前記ドライバの
１対の出力端子に結合される並列なインダクタンスおよ
び抵抗を含む負荷を駆動するように適合された形式のも
のであり、前記ドライバは、前記負荷にゼロボルトの出
力を導出するため、前記メッセージ終り符号レベルがな
いとき、前記１対の端子に第１および第２の等しい電流
を与えるように、かつ前記負荷に電圧大きさを導出する
ため、前記メッセージ終り符号レベルが存在するとき、
前記端子の一方に第３の電流を与えるように配列され、
前記第３の電流は前記メッセージ終り符号レベルが終端
されるとき、前記負荷抵抗に発生されるべき不所望な跳
返り電圧を生じる残留磁化電流を前記インダクタンスに
引き起こし、前記出力回路は前記跳返り電圧を実質的に
減少させるように配列され、 前記出力端子に結合される抵抗手段と、前記抵抗手段と共通電位との間に結合され、 前記負荷抵
抗を介して流れる前記残留磁化電流の量を減少させるた
めに、それによって応じて前記跳返り電圧を減少させる
ために前記メッセージ終り符号レベルが終端された後、
前記残留磁化電流の一部分を吸い込むための共通モード
電流源手段とを含む、改良された出力回路。 - 【請求項１５】 前記ドライバは集積回路で実現され、
かつ前記出力回路は前記集積回路の外部である、請求項
１４記載の回路。 - 【請求項１６】 前記ドライバは集積回路で実現され、
かつ前記出力回路は前記ドライバとともに前記集積回路
に集積化される、請求項１４記載の回路。 - 【請求項１７】 前記抵抗手段は第１および第２の直列
結合された抵抗を含む、請求項１４記載の回路。 - 【請求項１８】 前記第１および第２の抵抗は等しい値
である、請求項１７記載の回路。 - 【請求項１９】 前記第１および第２の抵抗は各々１対
のまたは複数対の並列結合された抵抗を含む、請求項１
７記載の回路。 - 【請求項２０】 前記共通モード電流源手段は前記第１
および第２の抵抗の共通接合と前記共通電位との間に結
合される、請求項１７記載の回路。 - 【請求項２１】 前記共通モード電流源手段は１個の電
流源を含む、請求項２０記載の回路。 - 【請求項２２】 前記共通モード電流源手段は、前記出
力端子の一方と前記共通電位との間に結合される第１の
共通ノード電流源および前記出力端子の他方と前記共通
電位との間に結合される第２の共通ノード電流源を含
む、請求項１４記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/482,284 US5012384A (en) | 1990-02-20 | 1990-02-20 | Load circuit for a differential driver |
| US482284 | 1990-02-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04216210A JPH04216210A (ja) | 1992-08-06 |
| JP3131237B2 true JP3131237B2 (ja) | 2001-01-31 |
Family
ID=23915464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03026095A Expired - Fee Related JP3131237B2 (ja) | 1990-02-20 | 1991-02-20 | 差動ドライバとともに使用するための出力回路 |
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| Country | Link |
|---|---|
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| EP (1) | EP0443732B1 (ja) |
| JP (1) | JP3131237B2 (ja) |
| AT (1) | ATE150922T1 (ja) |
| DE (1) | DE69125304T2 (ja) |
| ES (1) | ES2099133T3 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5285477A (en) * | 1991-12-18 | 1994-02-08 | At&T Bell Laboratories | Balanced line driver for local area networks or the like |
| US5414583A (en) * | 1991-12-19 | 1995-05-09 | Unitrode Corporation | Current source bus terminator with voltage clamping and steady state power reduction |
| JP3009953B2 (ja) * | 1991-12-24 | 2000-02-14 | シャープ株式会社 | ダンピング回路 |
| US5336948A (en) * | 1992-12-16 | 1994-08-09 | Unitrode Corporation | Active negation emulator |
| KR0136966B1 (ko) * | 1994-01-26 | 1998-04-28 | 김광호 | 시야각 조절기능을 구비한 액정표시장치용 그레이 전압 발생장치 |
| EP0858194A1 (de) * | 1997-02-10 | 1998-08-12 | Siemens Aktiengesellschaft | Verfahren und Busankoppler zum übertragerloser Ankoppeln einer Teilnehmerstation an einem Bus |
| WO2008155384A1 (de) * | 2007-06-19 | 2008-12-24 | Silicon Line Gmbh | Schaltungsanordnung und verfahren zur ansteuerung von lichtemittierenden bauelementen |
| WO2008155385A1 (de) * | 2007-06-19 | 2008-12-24 | Silicon Line Gmbh | Schaltungsanordnung und verfahren zur ansteuerung von lichtemittierenden bauelementen |
| WO2009007464A1 (de) * | 2007-07-12 | 2009-01-15 | Silicon Line Gmbh | Schaltungsanordnung und verfahren zum treiben mindestens einer differentiellen leitung |
| WO2009127670A1 (de) * | 2008-04-16 | 2009-10-22 | Silicon Line Gmbh | Programmierbarer antifuse-transistor und verfahren zum programmieren desselben |
| JP5489180B2 (ja) * | 2008-05-21 | 2014-05-14 | シリコン・ライン・ゲー・エム・ベー・ハー | 発光コンポーネントを制御するための回路構造と方法 |
| JP5556817B2 (ja) | 2008-10-09 | 2014-07-23 | シリコン・ライン・ゲー・エム・ベー・ハー | Ｔｍｄｓ符号化信号を伝送する回路装置及び方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4615039A (en) | 1984-10-01 | 1986-09-30 | National Semiconductor Corporation | Data network driver |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4910635A (en) * | 1985-10-25 | 1990-03-20 | Gilliland Malcolm T | Apparatus for protecting an integrated circuit from reverse voltages caused by a relay |
| NL8601572A (nl) * | 1986-06-18 | 1988-01-18 | Philips Nv | Telecommunicatiestelsel met een busgeleider en via transformatoren op die busgeleider aangesloten telecommunicatiestations. |
| FR2606960A1 (fr) * | 1986-11-14 | 1988-05-20 | Efcis | Circuit d'emission de signaux numeriques pour un reseau telephonique |
| US4795920A (en) * | 1987-08-03 | 1989-01-03 | American Telephone And Telegraph Company | Method and apparatus for sourcing and sinking current |
| US4829541A (en) * | 1988-01-22 | 1989-05-09 | Advanced Micro Devices, Inc. | Pseudo-ternary code transmitter |
-
1990
- 1990-02-20 US US07/482,284 patent/US5012384A/en not_active Expired - Lifetime
-
1991
- 1991-01-30 ES ES91300710T patent/ES2099133T3/es not_active Expired - Lifetime
- 1991-01-30 AT AT91300710T patent/ATE150922T1/de not_active IP Right Cessation
- 1991-01-30 EP EP91300710A patent/EP0443732B1/en not_active Expired - Lifetime
- 1991-01-30 DE DE69125304T patent/DE69125304T2/de not_active Expired - Fee Related
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Patent Citations (1)
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