JP3125352B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置に関し、特
に、内部降圧電源回路を有する半導体装置に関する。

【０００２】

【従来の技術】従来の半導体メモリＩＣの構成例を図４
に示す。図４の半導体メモリＩＣはメモリセルアレイ領
域１、制御回路２及び出力回路３を備える。

【０００３】メモリセルアレイ領域１は、マトリクス状
に配列されたメモリセル、メモリセルの中から所定のメ
モリセルを選択するデコーダ及びメモリセルに蓄積され
た情報を判定するセンスアンプ等が規則正しく配列され
た領域である。制御回路２は外部制御信号及びアドレス
情報を入力端子４を介して受信し、メモリセルアレイ領
域１の動作を制御する。出力回路３はメモリセルから読
み出された情報を出力端子５から出力する。

【０００４】メモリセルアレイ領域１、制御回路２及び
出力回路３には外部電源端子Vccから電源電圧が供給さ
れ、接地電位端子Vssから接地電位が供給されている。

【０００５】この種の半導体装置は、例えば、入力端子
４に静電気等の原因により異常電圧が印加された場合
に、その電荷をバイパスして入力段の素子を保護するた
め、一般に、入力保護回路を有している。

【０００６】図４では、入力端子４と接地電位線７との
間に入力保護回路６が接続されている。入力保護回路６
の一例として図５に示すような入力保護抵抗Ｒとクラン
プ用トランジスタＱから構成される回路が知られてい
る。入力端子４と接地電位線７との間に入力保護回路６
を配置する理由は接地電位線７及びこの接地電位線７に
接続された半導体基板内の不純物拡散層がチップ全面に
存在し、大きな接合面積を有するため、異常電圧をクラ
ンプする上で有利だからである。

【０００７】例えば、外部電源端子Vccと入力端子４と
の間に異常電圧が印加された場合、入力保護回路６によ
り接地電位線７に電荷が流入し、これに接続された半導
体基板内の不純物拡散層と電源線に接続された半導体基
板内の不純物拡散層との間で電荷のやりとりがなされ
る。これにより、入力素子が保護される。

【０００８】入力保護回路６が全ての外部（入／出力）
端子と電源線又は接地線との間に配置されれば、異常電
圧から内部回路を保護する効果は最も大きい。しかし、
チップレイアウト上の入力パッド周辺の制約や、チップ
コストの面から図４に示される構成を採用することが多
く、また、図４の構成で実用上問題とならなかった。但
し、入力端子４と外部電源端子Vcc又は接地電位端子Vss
と外部電源端子Vccとの間で最もインピーダンスの低い
点に電流が集中して流れ、接合が熱的破壊に至ったり、
金属配線が溶断する事態を防止するため、レイアウト上
の配慮が行われていた。

【０００９】近時、トランジスタの微細化が進み、信頼
性を維持する目的及び消費電力を削減する目的でチップ
上に内部降圧電源を配置し、外部電源電圧を降圧して内
部回路に供給する構造を採用する半導体装置が多くなっ
ている。

【００１０】この種の半導体装置にあっては、従来回路
と出力条件の互換性を維持するため出力回路は外部電源
を用いて動作し、他の回路は降圧電源を用いて動作する
場合が多い。このような構成の場合、外部電源端子に接
続された半導体基板内の不純物拡散領域はごく限られた
領域となる。

【００１１】

【発明が解決しようとする課題】しかしながら、前述の
ように、内部降圧電源を備える半導体装置の場合、外部
電源端子に接続された不純物拡散領域はごく限られた領
域となる。このため、外部電源端子と入力端子の間に異
常電圧が印加された場合、外部電源端子に流入又は流出
する電流がチップ全体に一様に分布することができず、
半導体基板内を局所的に流れ、接合の熱的破壊を招くこ
とがあった。また、異常電圧の印加により発生した電荷
が十分逃がされず局所的に大きな電圧がかかり絶縁膜を
破壊する場合があった。

【００１２】本発明はかかる問題点に鑑みてなされたも
のであって、内部電源回路を備える半導体装置におい
て、異常電圧の印加に対し、信頼性が高い半導体装置を
提供することを目的とする。

【００１３】

【課題を解決するための手段】本発明に係る半導体装置
は、チップ内に外部電源端子から供給される電圧と異な
る電圧を発生する内部電源回路と、前記内部電源回路の
出力電圧により動作する第１回路と、前記外部電源端子
から電源電位が供給される電圧により動作する第２回路
とを有する半導体装置において、前記外部電源端子と他
電位線との間にクランプ素子を有し、前記クランプ素子
は、例えば、前記外部電源端子に接続され、前記チップ
の半導体基板に形成された第１の半導体領域と、前記他
電位線に接続され、前記半導体基板に前記第１の半導体
領域に対向して形成された第２の半導体領域とから構成
され、前記第１及び第２の半導体領域の境界線のうち、
互いに対向した部分の端部は鋭角でないことを特徴とす
る。

【００１４】

【００１５】

【作用】本発明においては、外部電源端子と他電位線と
の間にクランプ回路を有するので、外部電源端子と外部
端子の間に異常電圧が印加された場合等に、入力段の素
子を有効に保護できる。特に、内部電源回路を備える半
導体装置では、外部電源端子に接続された半導体層のサ
イズが従来に比して小さくなるが、本発明の構成を採用
することにより、異常印加電圧のクランプ電流パスが安
定に確保される。従って、異常電圧の印加に対する半導
体装置の信頼性が向上する。

【００１６】

【実施例】以下、図面を参照して本発明の一実施例につ
いて説明する。

【００１７】図１は本発明の実施例に係る半導体装置の
構成を示すブロック図である。図１の半導体装置はメモ
リセルアレイ領域１１、制御回路１２及び出力回路１３
を備える。

【００１８】メモリセルアレイ領域１１は、マトリクス
状に配列されたメモリセル、所定のメモリセルを選択す
るためのデコーダ及びメモリセルに蓄積された情報を判
定するセンスアンプ等が規則正しく配列された領域であ
る。制御回路１２は外部制御信号及びアドレス情報等を
入力端子１４を介して受け、メモリセルアレイ領域１１
を制御する。出力回路１３はメモリセルから読み出され
た情報を出力端子１５から出力する。

【００１９】内部降圧電源（ＶＤＣ）１６、１７は、夫
々、外部電源端子Vccから外部電源電圧を受けて、これ
を降圧し、メモリセルアレイ領域１１及び制御回路１２
に、動作電圧（内部電源電圧）を供給する。

【００２０】出力回路１３には、内部降圧電源ではな
く、外部電源端子Vccから外部電源電圧が動作電圧とし
て供給される。また、メモリセルアレイ領域１１、制御
回路１２及び出力回路１３には接地電位端子Vssから接
地電位が供給される。

【００２１】入力端子１４と接地電位端子Vssとの間に
は、図５に示される構成の入力保護回路１８が配置され
ている。

【００２２】また、図１の半導体装置は、外部電源端子
Vccと接地電位端子Vssとの間に、クランプ回路２１を備
えている。クランプ回路２１の構成の一例を図２に示
す。

【００２３】図２に示されるように、クランプ回路２１
は、半導体基板に形成された２つの不純物拡散領域３
１，３２から構成される。

【００２４】不純物拡散領域３１は外部電源線（アルミ
ニウム配線）３５にコンタクト３３を介して接続され、
半導体基板（例えば、Ｐ型）とは反対導電型（例えば、
Ｎ型）を有する。不純物拡散領域３２は接地電位線（ア
ルミニウム配線）３６にコンタクト３４を介して接続さ
れ、半導体基板とは反対導電型を有する。対向する不純
物拡散領域３１、３２の分離幅Ｌは２μm乃至４μm程度
が好ましい。

【００２５】アルミニウム配線３５、３６と不純物拡散
領域３１、３２との接続は、オーミックコンタクトを確
保するため、多結晶シリコン層等を介して行うことが好
ましい。また、対応する不純物拡散領域３１、３２のエ
ッジとコンタクトとの距離は１０μm以上が好ましい。

【００２６】異常電位の影響を小さくするためには、ク
ランプ回路２１のレイアウトが重要であり、レイアウト
の一例を図３に示す。図３においては、チップ４１の中
央にメモリセルアレイ領域１１が設けられ、周辺部に制
御回路１２が配置されている。外部電源端子（パッド）
Vccからはチップ４１の長辺に沿って外部電源線３５が
布設され、これと平行に接地電位端子（パッド）Vssに
接続された接地電位線３６が布設されている。外部電源
線３５と接地電位線３６とが平行に配置された領域に破
線で示したクランプ回路２１（不純物拡散領域３１、３
２）が延在している。

【００２７】このようにレイアウトすることにより、接
地電位線３６から外部電源線３５へ異常印加電圧のクラ
ンプ電流パスが生成された場合、パスのインピーダンス
が低く、且つ電流をある程度一様に分布させることがで
きる。また、この構成の場合、レイアウト面積としても
チップ端部を有効に利用でき且つパッドまわりの入力保
護回路についても従来通りの構成を維持できる。

【００２８】この発明は上記実施例に限定されない。例
えば、入力保護回路１８内のクランプ素子を半導体装置
の基板及び基板配線に接続し、且つ外部電源線と基板配
線との間に挿入するように構成してもよい。基板配線は
チップの周囲を囲むように配置されるのが普通であり、
図３に示されると同様のレイアウトにすることができ
る。

【００２９】クランプ回路２１としては、図２に示され
る構成に限定されず、本発明の思想に沿う範囲で他の公
知の方法を適用可能である。

【００３０】

【発明の効果】以上説明したように、本発明では、内部
降圧電源を有する半導体装置において、局所的に存在す
る外部電源電位の領域と半導体装置内の他の主要な電源
配線との間にクランプ回路を配置している。従って、外
部端子に異常電圧が印加された場合でも信頼度が高い半
導体装置が得られる。

【図面の簡単な説明】

【図１】本発明の実施例に係る半導体装置の回路構成を
示すブロック図である。

【図２】同じくそのクランプ回路の一例を示す平面図で
ある。

【図３】同じくそのレイアウトを示す平面図である。

【図４】従来の半導体装置の回路構成を示すブロック図
である。

【図５】同じくそのクランプ素子を示す回路図である。

【符号の説明】

１、１１；メモリセルアレイ領域 ２、１２；制御回路 ３、１３； 出力回路 ４、１４；入力端子 ５、１５；出力端子 ６、１８；入力保護回路 １６、１７；内部降圧電源 ３１、３２；不純物拡散領域 ３３、３４；コンタクト ３５、３６；配線 Vcc；電源端子 Vss；接地電位端子

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】チップ内に外部電源端子から供給される電
   圧と異なる電圧を発生する内部電源回路と、前記内部電
   源回路の出力電圧により動作する第１回路と、前記外部
   電源端子から供給される電圧により動作する第２回路と
   を有する半導体装置において、 前記外部電源端子と他電位線との間にクランプ素子を有
   し、前記クランプ素子は前記外部電源端子に接続され前
   記チップの半導体基板に形成された第１の半導体領域
   と、前記他電位線に接続され前記半導体基板に前記第１
   の半導体領域に対向して形成された第２の半導体領域と
   から構成され、前記第１及び第２の半導体領域の境界線
   のうち、互いに対向した部分の端部は鋭角でないことを
   特徴とする半導体装置。