JP3124141B2 - 出力バッファ回路のパワーレールの部分分離 - Google Patents
出力バッファ回路のパワーレールの部分分離Info
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Description
【０００１】
【産業上の利用分野】本発明は、比較的静かな（低雑音
の）パワーレールおよび比較的雑音の多いパワーレール
をそれぞれ素子の入力ステージおよび出力ステージに結
合したＢＩＣＭＯＳ出力バッファ回路等の集積回路（Ｉ
Ｃ）素子に関する。本発明は、静かなパワーレールと雑
音の多いパワーレールの部分分離および部分結合を行う
新規のパワーレール結合を提供する。本発明は、共通バ
スに結合した８進バッファラインドライバ等の多重出力
バッファ回路に適用することを意図している。
の）パワーレールおよび比較的雑音の多いパワーレール
をそれぞれ素子の入力ステージおよび出力ステージに結
合したＢＩＣＭＯＳ出力バッファ回路等の集積回路（Ｉ
Ｃ）素子に関する。本発明は、静かなパワーレールと雑
音の多いパワーレールの部分分離および部分結合を行う
新規のパワーレール結合を提供する。本発明は、共通バ
スに結合した８進バッファラインドライバ等の多重出力
バッファ回路に適用することを意図している。
【０００２】
【従来の技術】この新規のパワーレール結合は、出力の
状態遷移中に出力バッファ回路のスイッチングによって
雑音の多い電源レールに発生するＶCCドループまたはＶ
CCクラッシュを減少する。その結果、本発明は、出力の
ＬＨ遷移中およびＨＬ遷移中の電圧の出力ステップを減
少する。同時に本発明は、共通バスに結合された静かな
あるいは非スイッチング出力バッファ回路の入力ダイナ
ミックスイッチングしきい電圧レベルを維持し、誤った
データ信号を防止する。
状態遷移中に出力バッファ回路のスイッチングによって
雑音の多い電源レールに発生するＶCCドループまたはＶ
CCクラッシュを減少する。その結果、本発明は、出力の
ＬＨ遷移中およびＨＬ遷移中の電圧の出力ステップを減
少する。同時に本発明は、共通バスに結合された静かな
あるいは非スイッチング出力バッファ回路の入力ダイナ
ミックスイッチングしきい電圧レベルを維持し、誤った
データ信号を防止する。
【０００３】出力バッファ回路１０の従来のパワーレー
ル結合を、図１ないし図４に示す。この出力バッファ回
路１０は、入力ＶINのデータ信号に応答して、出力Ｖ
OUTに高電位および低電位の出力信号を出す。出力バッ
ファ回路は、比較的静かな電源レールＶCCQと比較的静
かな接地レールＧＮＤＱとの間に結合した入力ステージ
１２を有する。また、比較的雑音の多い電源レールＶ
CCNと比較的雑音の多い接地レールＧＮＤＮとの間に、
出力ステージ１４を結合する。一例を示すと、関連特許
出願に記載したＢＩＣＭＯＳ出力バッファ回路の場合、
入力ステージ１２は、比較的高い入力インピーダンスを
持つＣＭＯＳトランジスタから成り、出力ステージ１４
は、比較的低い出力インピーダンスを持つバイポーラト
ランジスタから成る。
ル結合を、図１ないし図４に示す。この出力バッファ回
路１０は、入力ＶINのデータ信号に応答して、出力Ｖ
OUTに高電位および低電位の出力信号を出す。出力バッ
ファ回路は、比較的静かな電源レールＶCCQと比較的静
かな接地レールＧＮＤＱとの間に結合した入力ステージ
１２を有する。また、比較的雑音の多い電源レールＶ
CCNと比較的雑音の多い接地レールＧＮＤＮとの間に、
出力ステージ１４を結合する。一例を示すと、関連特許
出願に記載したＢＩＣＭＯＳ出力バッファ回路の場合、
入力ステージ１２は、比較的高い入力インピーダンスを
持つＣＭＯＳトランジスタから成り、出力ステージ１４
は、比較的低い出力インピーダンスを持つバイポーラト
ランジスタから成る。
【０００４】集積回路チップ上で、比較的静かな電源レ
ールＶCCQ および比較的雑音の多い電源レールＶCCN
は、間隔を置いて配置されたそれぞれのボンディングパ
ッド２０、２２に結合される。電源レールのボンディン
グパッド２０、２２はさらに、別個のボンディングワイ
ヤによって、リードフレームの別個のリードフレームフ
ィンガ２４、２５に結合される。同様に、比較的静かな
接地レールＧＮＤＱおよび比較的雑音の多い接地レール
ＧＮＤＮは、ＩＣチップ上で空間を置いて配置されたボ
ンディングパッド３０、３２に結合される。接地レール
のボンディングパッド３０、３２はさらに、別個のボン
ディングワイヤによって、リードフレームの別個のリー
ドフレームフィンガ３４、３５に結合される。
ールＶCCQ および比較的雑音の多い電源レールＶCCN
は、間隔を置いて配置されたそれぞれのボンディングパ
ッド２０、２２に結合される。電源レールのボンディン
グパッド２０、２２はさらに、別個のボンディングワイ
ヤによって、リードフレームの別個のリードフレームフ
ィンガ２４、２５に結合される。同様に、比較的静かな
接地レールＧＮＤＱおよび比較的雑音の多い接地レール
ＧＮＤＮは、ＩＣチップ上で空間を置いて配置されたボ
ンディングパッド３０、３２に結合される。接地レール
のボンディングパッド３０、３２はさらに、別個のボン
ディングワイヤによって、リードフレームの別個のリー
ドフレームフィンガ３４、３５に結合される。
【０００５】図２および図４に示すように、リードフレ
ームは、スプリットパワーリードによって比較的静かな
パワーレールと比較的雑音の多いパワーレールを部分的
に分離するスプリットリード形リードフレームとするこ
とができる。図２では、静かな電源レールＶCCQおよび
雑音の多い電源レールＶCCNのそれぞれのリードフレー
ムフィンガ２４、２５を、外部電源ＶCCに結合するため
に、共通セグメント（ステム）２６および共通ＶCCピン
２８で併合する。図4では、静かな接地レールＧＮＤＱ
および雑音の多い接地レールＧＮＤＮのそれぞれのリー
ドフレームフィンガ３４、３５を、外部接地素子ＧＮＤ
に結合するために、共通セグメント３６および共通ＧＮ
Ｄピン３８で併合する。
ームは、スプリットパワーリードによって比較的静かな
パワーレールと比較的雑音の多いパワーレールを部分的
に分離するスプリットリード形リードフレームとするこ
とができる。図２では、静かな電源レールＶCCQおよび
雑音の多い電源レールＶCCNのそれぞれのリードフレー
ムフィンガ２４、２５を、外部電源ＶCCに結合するため
に、共通セグメント（ステム）２６および共通ＶCCピン
２８で併合する。図4では、静かな接地レールＧＮＤＱ
および雑音の多い接地レールＧＮＤＮのそれぞれのリー
ドフレームフィンガ３４、３５を、外部接地素子ＧＮＤ
に結合するために、共通セグメント３６および共通ＧＮ
Ｄピン３８で併合する。
【０００６】内部および外部の電源レールおよび接地レ
ールを相対的に分離するこのようなリードフレームスプ
リットリードあるいはスプリットリードフレームフィン
ガは、１９８８年９月８日に米国特許庁に出願、１９９
１年１１月１２日に発行された「静かな集積回路および
リードフレーム」と題するレイ・Ａ・メンツァーらの米
国特許第５，０６５，２２４号、および１９８６年６月
３０日に出願、現在放棄された「パワーレールの摂動の
減少」と題する米国特許出願第８８０，４０７号のＦＷ
Ｃ継続出願に詳しく記載されている。また、その他の種
類のスプリットリード形リードフレームが、１９８２年
１０月９日付けのナツイの日本特許出願第５７−１６４
５４８号、および１９８６年２月２８日に欧州特許庁に
出願された渡辺の欧州特許出願第８６９０１５１８．０
号（１９８６年９月１２日に国際公開第ＷＯ８６／０５
３２２号として公開された国際特許第ＰＣＴ／ＪＰ８６
／００１０６号に対応）に記載されている。
ールを相対的に分離するこのようなリードフレームスプ
リットリードあるいはスプリットリードフレームフィン
ガは、１９８８年９月８日に米国特許庁に出願、１９９
１年１１月１２日に発行された「静かな集積回路および
リードフレーム」と題するレイ・Ａ・メンツァーらの米
国特許第５，０６５，２２４号、および１９８６年６月
３０日に出願、現在放棄された「パワーレールの摂動の
減少」と題する米国特許出願第８８０，４０７号のＦＷ
Ｃ継続出願に詳しく記載されている。また、その他の種
類のスプリットリード形リードフレームが、１９８２年
１０月９日付けのナツイの日本特許出願第５７−１６４
５４８号、および１９８６年２月２８日に欧州特許庁に
出願された渡辺の欧州特許出願第８６９０１５１８．０
号（１９８６年９月１２日に国際公開第ＷＯ８６／０５
３２２号として公開された国際特許第ＰＣＴ／ＪＰ８６
／００１０６号に対応）に記載されている。
【０００７】比較的静かな電源レールＶCCQと比較的雑
音の多い電源レールＶCCNを部分的に分離するスプリッ
トリード形リードフレームフィンガ２４、２５および共
通セグメント（ステム）２６の等価回路を、図３に示
す。このスプリットリード構成により、ＩＣチップの内
部ステージおよび入力ステージ１２は、出力における大
電流の流入および流出によって生じる雑音問題から部分
的に隔離される。これらの雑音問題については、１９９
１年９月１７日に発行された「耐雑音性回路」と題する
アラン・Ｃ・ロジャースの米国特許第５，０４９，７６
３号に詳しく分析されている。 簡単に説明すると、出
力が低電位から高電位に遷移すると、出力ステージ１４
の出力プルアップトランジスタが導通状態となり、外部
電源ＶCCから、スプリットリード形リードフレームフィ
ンガ２４、２５の共通セグメント（ステム）２６の共通
リードインダクタンスＬCVおよびリードフレームフィン
ガ２５の分離リードインダクタンスＬNVを介して、出力
ＶOUTへの電荷のサージまたは加速が発生する。リード
フレームフィンガ２５は、比較的雑音の多い電源ＶCCN
となる。寄生誘導インピーダンスおよび結果として生じ
るインダクタンスＬCV、ＬNV間の電圧は、雑音の多い出
力電源レールＶCCNに、例えば５ボルトの外部電源ＶCC
でそれより２．５ボルトも低くなるような過渡的電圧降
下を引き起こす。雑音の多い電源ＶCCNの電圧レベルの
このような降下は、ＶCCドループ（droop）、ＶCCコラ
プス（collapse）、および，出力の帰結ＶOHVと呼ばれ
る。ＶCCドループは、出力ＶOUTのＬＨ電圧上昇にそれ
に対応する遅延を生じる。この遅延は、図８のグラフに
示す出力電圧波形に「階段」として現れる。これを、本
書では電圧レベル遷移中の「出力ステップ」と呼ぶ。比
較的静かな電源レールＶCCQのリードフレームフィンガ
２４では、ＶCCQのリードフレームフィンガ２４のイン
ダクタンスＬQVが、比較的雑音の多い電源レールＶCCN
およびリードフレームフィンガ２５のインダクタンスＬ
NVから相対的に分離されているので、かなり小さいＶCC
ドループが現れるにすぎない。
音の多い電源レールＶCCNを部分的に分離するスプリッ
トリード形リードフレームフィンガ２４、２５および共
通セグメント（ステム）２６の等価回路を、図３に示
す。このスプリットリード構成により、ＩＣチップの内
部ステージおよび入力ステージ１２は、出力における大
電流の流入および流出によって生じる雑音問題から部分
的に隔離される。これらの雑音問題については、１９９
１年９月１７日に発行された「耐雑音性回路」と題する
アラン・Ｃ・ロジャースの米国特許第５，０４９，７６
３号に詳しく分析されている。 簡単に説明すると、出
力が低電位から高電位に遷移すると、出力ステージ１４
の出力プルアップトランジスタが導通状態となり、外部
電源ＶCCから、スプリットリード形リードフレームフィ
ンガ２４、２５の共通セグメント（ステム）２６の共通
リードインダクタンスＬCVおよびリードフレームフィン
ガ２５の分離リードインダクタンスＬNVを介して、出力
ＶOUTへの電荷のサージまたは加速が発生する。リード
フレームフィンガ２５は、比較的雑音の多い電源ＶCCN
となる。寄生誘導インピーダンスおよび結果として生じ
るインダクタンスＬCV、ＬNV間の電圧は、雑音の多い出
力電源レールＶCCNに、例えば５ボルトの外部電源ＶCC
でそれより２．５ボルトも低くなるような過渡的電圧降
下を引き起こす。雑音の多い電源ＶCCNの電圧レベルの
このような降下は、ＶCCドループ（droop）、ＶCCコラ
プス（collapse）、および，出力の帰結ＶOHVと呼ばれ
る。ＶCCドループは、出力ＶOUTのＬＨ電圧上昇にそれ
に対応する遅延を生じる。この遅延は、図８のグラフに
示す出力電圧波形に「階段」として現れる。これを、本
書では電圧レベル遷移中の「出力ステップ」と呼ぶ。比
較的静かな電源レールＶCCQのリードフレームフィンガ
２４では、ＶCCQのリードフレームフィンガ２４のイン
ダクタンスＬQVが、比較的雑音の多い電源レールＶCCN
およびリードフレームフィンガ２５のインダクタンスＬ
NVから相対的に分離されているので、かなり小さいＶCC
ドループが現れるにすぎない。
【０００８】出力ステージ１４の出力プルアップトラン
ジスタからの電荷の初期サージが減速すると、比較的雑
音の多い電源レールＶCCNのリードフレームフィンガ２
５にＶCCドループとは逆極性の電源レール電圧オーバー
シュートが生じる。その後、出力トランジスタおよび関
連回路コンポーネントから電源リードインダクタンスの
慣性エネルギが消失するまで、リンギングが続くことが
ある。同様の雑音問題は、出力バッファ回路のパワー接
地側の比較的雑音の多い接地レールＧＮＤＮおよび対応
するリードフレームフィンガ３５でも発生し、接地バウ
ンスおよびアンダーシュートと呼ばれる。これらについ
ては、前述の米国特許第５，０４９，７６３号で詳しく
分析されている。
ジスタからの電荷の初期サージが減速すると、比較的雑
音の多い電源レールＶCCNのリードフレームフィンガ２
５にＶCCドループとは逆極性の電源レール電圧オーバー
シュートが生じる。その後、出力トランジスタおよび関
連回路コンポーネントから電源リードインダクタンスの
慣性エネルギが消失するまで、リンギングが続くことが
ある。同様の雑音問題は、出力バッファ回路のパワー接
地側の比較的雑音の多い接地レールＧＮＤＮおよび対応
するリードフレームフィンガ３５でも発生し、接地バウ
ンスおよびアンダーシュートと呼ばれる。これらについ
ては、前述の米国特許第５，０４９，７６３号で詳しく
分析されている。
【０００９】スプリットリード形リードフレーム構成の
ほかにも、分離をさらに向上するために、静かな接地レ
ールおよびリードと雑音の多い接地レールおよびリード
とを完全に分離したり、静かな電源レールおよびリード
と雑音の多い電源レールおよびリードとを完全に分離し
た集積回路チップやチップパッケージがある。こうした
リードフレームでは、内部接地レールＧＮＤＱと出力接
地レールＧＮＤＮは、完全に分離したリードフレームフ
ィンガおよび別個のピンを介して、外部接地素子に接続
される。同様に、内部電源レールと出力電源レールは、
完全に分離したリードフレームフィンガおよび別個のピ
ンを介して、外部電源に接続される。これは、スプリッ
トリード形リードフレーム構成の場合に比べて、比較的
静かなパワーレールと比較的雑音の多いパワーレールの
隔離または分離状態を向上する。従来の技術による比較
的雑音の多い出力パワーレールからの比較的静かな内部
パワーレールの分離は、複数の出力バッファを共通バス
に結合するような回路に適用するのに特に有利である。
静かなパワーレールと雑音の多いパワーレールの共用出
力リードの相対的分離は、出力バッファ回路のスイッチ
ング時に、共通バスに接続された他の静かなあるいは非
スイッチングバッファ回路の入力ダイナミックしきい電
圧レベルを維持するのに役立つ。比較的静かなパワーレ
ールと比較的雑音の多いパワーレールを充分に分離しな
ければ、低雑音の出力バッファ回路のスイッチングを発
生させる入力ダイナミックしきい電，圧レベルに変動が
生じ、静かな出力ＶQOUTに誤り信号が発生するおそれが
ある。
ほかにも、分離をさらに向上するために、静かな接地レ
ールおよびリードと雑音の多い接地レールおよびリード
とを完全に分離したり、静かな電源レールおよびリード
と雑音の多い電源レールおよびリードとを完全に分離し
た集積回路チップやチップパッケージがある。こうした
リードフレームでは、内部接地レールＧＮＤＱと出力接
地レールＧＮＤＮは、完全に分離したリードフレームフ
ィンガおよび別個のピンを介して、外部接地素子に接続
される。同様に、内部電源レールと出力電源レールは、
完全に分離したリードフレームフィンガおよび別個のピ
ンを介して、外部電源に接続される。これは、スプリッ
トリード形リードフレーム構成の場合に比べて、比較的
静かなパワーレールと比較的雑音の多いパワーレールの
隔離または分離状態を向上する。従来の技術による比較
的雑音の多い出力パワーレールからの比較的静かな内部
パワーレールの分離は、複数の出力バッファを共通バス
に結合するような回路に適用するのに特に有利である。
静かなパワーレールと雑音の多いパワーレールの共用出
力リードの相対的分離は、出力バッファ回路のスイッチ
ング時に、共通バスに接続された他の静かなあるいは非
スイッチングバッファ回路の入力ダイナミックしきい電
圧レベルを維持するのに役立つ。比較的静かなパワーレ
ールと比較的雑音の多いパワーレールを充分に分離しな
ければ、低雑音の出力バッファ回路のスイッチングを発
生させる入力ダイナミックしきい電，圧レベルに変動が
生じ、静かな出力ＶQOUTに誤り信号が発生するおそれが
ある。
【００１０】一例を示すと、関連特許出願で記述したＢ
ＩＣＭＯＳ出力バッファ回路の場合、バッファ回路のス
イッチングが行われる典型的な入力ダイナミックしきい
電圧レベルＶT は、例えば入力ＶINでは約１．５ボルト
である。出力バッファ回路が出力ＶQOUTに高電位信号Ｈ
を保持している場合、入力ダイナミックしきい電圧レベ
ルＶIHD は１．５ボルトから２．０ボルトの範囲とする
ことができる。出力バッファ回路が出力ＶQOUTに低電位
信号Ｌを保持している場合、入力ダイナミックしきい電
圧レベルは、入力で０．８ボルトから１．５ボルトの範
囲とすることができる。
ＩＣＭＯＳ出力バッファ回路の場合、バッファ回路のス
イッチングが行われる典型的な入力ダイナミックしきい
電圧レベルＶT は、例えば入力ＶINでは約１．５ボルト
である。出力バッファ回路が出力ＶQOUTに高電位信号Ｈ
を保持している場合、入力ダイナミックしきい電圧レベ
ルＶIHD は１．５ボルトから２．０ボルトの範囲とする
ことができる。出力バッファ回路が出力ＶQOUTに低電位
信号Ｌを保持している場合、入力ダイナミックしきい電
圧レベルは、入力で０．８ボルトから１．５ボルトの範
囲とすることができる。
【００１１】分離が行われていない状態では、パワーレ
ールにおける雑音が入力ダイナミックしきい電圧レベル
をそれぞれの範囲外に変化させ、その結果スイッチング
が行われ、出力に誤りデータ信号が発生してしまうこと
がある。出力ＶQOUTが高電位信号Ｈに保持されている場
合、電圧が例えば２ボルトより下がると障害を生じる。
同様に、出力ＶQOUTが低電位信号Ｌに保持されている場
合、電圧が０．８Ｖより高くなると障害を生じる。
ールにおける雑音が入力ダイナミックしきい電圧レベル
をそれぞれの範囲外に変化させ、その結果スイッチング
が行われ、出力に誤りデータ信号が発生してしまうこと
がある。出力ＶQOUTが高電位信号Ｈに保持されている場
合、電圧が例えば２ボルトより下がると障害を生じる。
同様に、出力ＶQOUTが低電位信号Ｌに保持されている場
合、電圧が０．８Ｖより高くなると障害を生じる。
【００１２】
【発明が解決しようとする課題】パワーレールの分離は
こうした入力ダイナミックしきい電圧の障害を防止する
一方、出力電源レールＶCCN におけるＶCCドループまた
はＶCCクラッシュが高くなるという影響もある。パワー
レールの分離によって、比較的雑音の多い接地レールＧ
ＮＤＮの接地バウンスも高くなる。これは、レールを分
離することによって寄生インダクタンスが高くなり、し
たがって寄生雑音が大きくなるためである。これはさら
に、出力のＬＨまたはＨＬ遷移における出力ステップお
よび帰結的遅延を引き起こす。
こうした入力ダイナミックしきい電圧の障害を防止する
一方、出力電源レールＶCCN におけるＶCCドループまた
はＶCCクラッシュが高くなるという影響もある。パワー
レールの分離によって、比較的雑音の多い接地レールＧ
ＮＤＮの接地バウンスも高くなる。これは、レールを分
離することによって寄生インダクタンスが高くなり、し
たがって寄生雑音が大きくなるためである。これはさら
に、出力のＬＨまたはＨＬ遷移における出力ステップお
よび帰結的遅延を引き起こす。
【００１３】したがって、本発明の課題は、ＶCCドルー
プおよび接地バウンスを減少して出力の遷移中の出力電
圧波形の出力ステップを減衰する、出力バッファ回路お
よび集積回路素子用の新規のパワーレール結合を提供す
ることである。
プおよび接地バウンスを減少して出力の遷移中の出力電
圧波形の出力ステップを減衰する、出力バッファ回路お
よび集積回路素子用の新規のパワーレール結合を提供す
ることである。
【００１４】本発明の別の課題は、共通バスに接続され
た静かなあるいは非スイッチング出力バッファ回路の入
力ダイナミックしきい電圧レベルを受入れ可能な制限範
囲内に維持する、出力バッファ回路用のパワーレール結
合を提供することである。
た静かなあるいは非スイッチング出力バッファ回路の入
力ダイナミックしきい電圧レベルを受入れ可能な制限範
囲内に維持する、出力バッファ回路用のパワーレール結
合を提供することである。
【００１５】
【課題を解決するための手段】これらの課題を達成する
ために、本発明は、比較的静かな電源レールと比較的雑
音の多い電源レールとの間に第１連結抵抗を結合した、
出力バッファ回路のパワーレール結合を提供する。第１
結合抵抗は、雑音の多い電源レールのＶCCクラッシュを
減少し、それによって出力の低電位から高電位への遷移
中の電圧の出力ステップを減少するために、電源レール
を部分的に結合するように選択された低い抵抗値を持
つ。
ために、本発明は、比較的静かな電源レールと比較的雑
音の多い電源レールとの間に第１連結抵抗を結合した、
出力バッファ回路のパワーレール結合を提供する。第１
結合抵抗は、雑音の多い電源レールのＶCCクラッシュを
減少し、それによって出力の低電位から高電位への遷移
中の電圧の出力ステップを減少するために、電源レール
を部分的に結合するように選択された低い抵抗値を持
つ。
【００１６】本発明の特徴は、第１結合抵抗で比較的静
かな電源レールと比較的雑音の多い電源レールを部分的
に並列結合し、寄生インダクタンスを減少することであ
る。同時に、第１結合抵抗は、比較的静かな電源レール
と比較的雑音の多い電源レールを充分に分離し、共通バ
スに接続された他の静かな非スイッチング出力バッファ
回路の入力ダイナミックしきい電圧レベルを受入れ可能
な制限範囲内に維持する。
かな電源レールと比較的雑音の多い電源レールを部分的
に並列結合し、寄生インダクタンスを減少することであ
る。同時に、第１結合抵抗は、比較的静かな電源レール
と比較的雑音の多い電源レールを充分に分離し、共通バ
スに接続された他の静かな非スイッチング出力バッファ
回路の入力ダイナミックしきい電圧レベルを受入れ可能
な制限範囲内に維持する。
【００１７】好適実施例では、比較的静かな電源レール
および比較的雑音の多い電源レールを、それぞれ間隔を
置いて配置したボンディングパッドに結合する。第１結
合抵抗は、電源レールのボンディングパッド間に結合す
る。
および比較的雑音の多い電源レールを、それぞれ間隔を
置いて配置したボンディングパッドに結合する。第１結
合抵抗は、電源レールのボンディングパッド間に結合す
る。
【００１８】さらに、本発明は、比較的静かな接地レー
ルと比較的雑音の多い接地レールとの間に、第２結合抵
抗を結合することができる。第２結合抵抗は、雑音の多
い接地レールの接地バウンスを減少し、それによって出
力の高電位から低電位への遷移中の電圧の出力ステップ
を減少するために、接地レールを部分的に結合するよう
に選択された低い抵抗値を持つ。第２結合抵抗の特徴
は、これにより比較的静かな接地レールと比較的雑音の
多い接地レールを部分的に並列結合し、寄生インダクタ
ンスを減少することである。同時に、第２結合抵抗は、
比較的静かな接地レールと比較的雑音の多い接地レール
との間を部分的に分離し、共通バスに接続された他の静
かな非スイッチング出力バッファ回路の入力ダイナミッ
クしきい電圧レベルを維持する。
ルと比較的雑音の多い接地レールとの間に、第２結合抵
抗を結合することができる。第２結合抵抗は、雑音の多
い接地レールの接地バウンスを減少し、それによって出
力の高電位から低電位への遷移中の電圧の出力ステップ
を減少するために、接地レールを部分的に結合するよう
に選択された低い抵抗値を持つ。第２結合抵抗の特徴
は、これにより比較的静かな接地レールと比較的雑音の
多い接地レールを部分的に並列結合し、寄生インダクタ
ンスを減少することである。同時に、第２結合抵抗は、
比較的静かな接地レールと比較的雑音の多い接地レール
との間を部分的に分離し、共通バスに接続された他の静
かな非スイッチング出力バッファ回路の入力ダイナミッ
クしきい電圧レベルを維持する。
【００１９】好適実施例では、比較的静かな接地レール
と比較的雑音の多い接地レールを、集積回路チップ上で
それぞれ間隔を置いて配置したボンディングパッドに結
合する。第２結合抵抗は、接地レールのボンディングパ
ッド間に結合する。
と比較的雑音の多い接地レールを、集積回路チップ上で
それぞれ間隔を置いて配置したボンディングパッドに結
合する。第２結合抵抗は、接地レールのボンディングパ
ッド間に結合する。
【００２０】一般に、電源レールのボンディングパッド
は、共通ＶCCピン位置で併合されたスプリットリード形
リードフレームに結合する。また、接地レールのボンデ
ィングパッドは、共通ＧＮＤピン位置で併合されたスプ
リットリード形リードフレームのスプリットリードにそ
れぞれ結合する。
は、共通ＶCCピン位置で併合されたスプリットリード形
リードフレームに結合する。また、接地レールのボンデ
ィングパッドは、共通ＧＮＤピン位置で併合されたスプ
リットリード形リードフレームのスプリットリードにそ
れぞれ結合する。
【００２１】本発明のその他の目的、特徴、および利点
は、以下の説明および図面から明らかになる。
は、以下の説明および図面から明らかになる。
【００２２】
【実施例】本発明による出力バッファ回路のパワーレー
ル結合を図５ないし図７に示す。図１ないし図４と実質
的に同一の回路機能を構成する回路のコンポーネント
は、同一の符号で示す。図５の回路には、比較的静かな
電源レールＶCCQ と比較的雑音の多い電源レールＶCCN
の間に結合された第１結合抵抗が追加されている。この
結合抵抗Ｒ５は、寄生インダクタンスを減少し、それに
よって雑音の多い電源レールＶCCN のＶCCクラッシュを
減少するために、電源レールを並列に部分結合するよう
に選択された低い抵抗値を持つ。ＶCCクラッシュまたは
ＶCCドループの減少により、図８のグラフに示すよう
に、出力ＶOUT の低電位から高電位へのＬＨ遷移中の電
圧の出力ステップが減少する。第１結合抵抗Ｒ５はま
た、共通バスに結合されたその他の静かな非スイッチン
グ出力バッファ回路の入力ダイナミックしきい電圧レベ
ルＶIHD 、ＶILD を、受入れ可能な制限範囲内に維持す
るために、比較的静かな電源レールと比較的雑音の多い
電源レールの間を充分に分離する。
ル結合を図５ないし図７に示す。図１ないし図４と実質
的に同一の回路機能を構成する回路のコンポーネント
は、同一の符号で示す。図５の回路には、比較的静かな
電源レールＶCCQ と比較的雑音の多い電源レールＶCCN
の間に結合された第１結合抵抗が追加されている。この
結合抵抗Ｒ５は、寄生インダクタンスを減少し、それに
よって雑音の多い電源レールＶCCN のＶCCクラッシュを
減少するために、電源レールを並列に部分結合するよう
に選択された低い抵抗値を持つ。ＶCCクラッシュまたは
ＶCCドループの減少により、図８のグラフに示すよう
に、出力ＶOUT の低電位から高電位へのＬＨ遷移中の電
圧の出力ステップが減少する。第１結合抵抗Ｒ５はま
た、共通バスに結合されたその他の静かな非スイッチン
グ出力バッファ回路の入力ダイナミックしきい電圧レベ
ルＶIHD 、ＶILD を、受入れ可能な制限範囲内に維持す
るために、比較的静かな電源レールと比較的雑音の多い
電源レールの間を充分に分離する。
【００２３】図２および図７に示すように、比較的静か
な電源レールＶCCQ と比較的雑音の多い電源レールＶ
CCN はそれぞれ、間隔を置いて配置されたボンディング
パッド２０、２２に結合する。第１結合抵抗Ｒ５は、電
源レールのボンディングパッド２０と２２の間に結合す
る。図６の概略的等価回路図に示すように、第１結合抵
抗Ｒ５はスプリットリード２４と２５の間を部分並列結
合して、寄生リードインダクタンスおよびＶCCドループ
を減少する。
な電源レールＶCCQ と比較的雑音の多い電源レールＶ
CCN はそれぞれ、間隔を置いて配置されたボンディング
パッド２０、２２に結合する。第１結合抵抗Ｒ５は、電
源レールのボンディングパッド２０と２２の間に結合す
る。図６の概略的等価回路図に示すように、第１結合抵
抗Ｒ５はスプリットリード２４と２５の間を部分並列結
合して、寄生リードインダクタンスおよびＶCCドループ
を減少する。
【００２４】電源レール結合のサンプルレイアウトを図
７に示す。Ｎ＋注入抵抗Ｒ５を、金属層Ｍ１のリード４
０、４２によって、静かな電源ボンディングパッドＶ
CCQ と雑音の多い電源ボンディングパッドＶCCN に結合
する。比較的雑音の多い電源レールＶCCN は、金属層Ｍ
２のリード４５を介してボンディングパッド２２に結合
する。比較的静かな電源レールＶCCQ は、金属層Ｍ１の
リード４４を介してボンディングパッド２０に結合す
る。
７に示す。Ｎ＋注入抵抗Ｒ５を、金属層Ｍ１のリード４
０、４２によって、静かな電源ボンディングパッドＶ
CCQ と雑音の多い電源ボンディングパッドＶCCN に結合
する。比較的雑音の多い電源レールＶCCN は、金属層Ｍ
２のリード４５を介してボンディングパッド２２に結合
する。比較的静かな電源レールＶCCQ は、金属層Ｍ１の
リード４４を介してボンディングパッド２０に結合す
る。
【００２５】同様のパワーレール結合を、出力バッファ
回路の接地レール側にも設置することができる。図５に
示すように、第２結合抵抗Ｒ５Ａは、比較的静かな接地
レールＧＮＤＱと比較的雑音の多い接地レールＧＮＤＮ
の間に結合する。第２結合抵抗Ｒ５Ａは、雑音の多い接
地レールＧＮＤＮの接地バウンスを減少するために、接
地レールを部分的に結合するように選択された低い抵抗
値を持つ。これにより、出力ＶOUT の高電位から低電位
へのＬＨ遷移中の電圧の出力ステップが減少する。第２
結合抵抗Ｒ５Ａはまた、共通バスに接続された他の静か
な非スイッチング出力バッファ回路の入力ダイナミック
しきい電圧レベルＶT 、ＶIHD 、ＶILDを維持するため
に、比較的静かな接地レールＧＮＤＱと比較的雑音の多
い接地レールＧＮＤＮとを部分的に分離する。
回路の接地レール側にも設置することができる。図５に
示すように、第２結合抵抗Ｒ５Ａは、比較的静かな接地
レールＧＮＤＱと比較的雑音の多い接地レールＧＮＤＮ
の間に結合する。第２結合抵抗Ｒ５Ａは、雑音の多い接
地レールＧＮＤＮの接地バウンスを減少するために、接
地レールを部分的に結合するように選択された低い抵抗
値を持つ。これにより、出力ＶOUT の高電位から低電位
へのＬＨ遷移中の電圧の出力ステップが減少する。第２
結合抵抗Ｒ５Ａはまた、共通バスに接続された他の静か
な非スイッチング出力バッファ回路の入力ダイナミック
しきい電圧レベルＶT 、ＶIHD 、ＶILDを維持するため
に、比較的静かな接地レールＧＮＤＱと比較的雑音の多
い接地レールＧＮＤＮとを部分的に分離する。
【００２６】比較的静かな接地レールＧＮＤＱと比較的
雑音の多い接地レールＧＮＤＮは、それぞれのボンディ
ングパッド３０、３２に結合する。第２結合抵抗Ｒ５Ａ
は、接地レールのボンディングパッド３０と３２の間に
結合することが望ましい。第１結合抵抗Ｒ５および第２
結合抵抗Ｒ５Ａの一般的な抵抗値は、例えば５オームで
ある。
雑音の多い接地レールＧＮＤＮは、それぞれのボンディ
ングパッド３０、３２に結合する。第２結合抵抗Ｒ５Ａ
は、接地レールのボンディングパッド３０と３２の間に
結合することが望ましい。第１結合抵抗Ｒ５および第２
結合抵抗Ｒ５Ａの一般的な抵抗値は、例えば５オームで
ある。
【００２７】分離の無いパワーレール結合に比較した図
５および図６の回路の利点は、図９のグラフに示す。こ
のグラフは、図５／図６のパワーレール結合による静か
なまたは非スイッチング出力ＶQOUTの出力電圧を、スプ
リットリードを短絡した場合の静かなまたは非スイッチ
ング出力ＶQOUTの出力電圧と比較したものである。静か
な出力ＶQOUTのそれぞれに高電位信号Ｈが保持されてい
る場合、比較的静かなパワーレールと比較的雑音の多い
パワーレールが分離されていない静かな出力は、２ボル
トの仕様値より低くなり、障害を構成する。図５／図６
の回路により部分的に分離されている場合の静かな出力
ＶQOUTは、高電位レベル信号Ｈを許容範囲内に維持す
る。
５および図６の回路の利点は、図９のグラフに示す。こ
のグラフは、図５／図６のパワーレール結合による静か
なまたは非スイッチング出力ＶQOUTの出力電圧を、スプ
リットリードを短絡した場合の静かなまたは非スイッチ
ング出力ＶQOUTの出力電圧と比較したものである。静か
な出力ＶQOUTのそれぞれに高電位信号Ｈが保持されてい
る場合、比較的静かなパワーレールと比較的雑音の多い
パワーレールが分離されていない静かな出力は、２ボル
トの仕様値より低くなり、障害を構成する。図５／図６
の回路により部分的に分離されている場合の静かな出力
ＶQOUTは、高電位レベル信号Ｈを許容範囲内に維持す
る。
【００２８】本発明を特定の実施例に基づいて説明した
が、本発明は全ての変化例および同等の例をその範囲内
に含むものである。
が、本発明は全ての変化例および同等の例をその範囲内
に含むものである。
【図１】先行技術の出力バッファ回路のパワーレール結
合のブロック図である。
合のブロック図である。
【図２】スプリットリード形リードフレーム構成を使用
した先行技術の電源レール結合の線平面図である。
した先行技術の電源レール結合の線平面図である。
【図３】図２の電源レールの概略的等価回路図である。
【図４】スプリットリード形リードフレーム構成を使用
した先行技術の接地レール結合の線平面図である。
した先行技術の接地レール結合の線平面図である。
【図５】本発明に係る出力バッファ回路のパワーレール
結合の概略的回路ブロック図である。
結合の概略的回路ブロック図である。
【図６】図５の電源レール結合の概略的等価回路図であ
る。
る。
【図７】図５の電源レール結合の集積回路マスクレイア
ウト図の平面図である。
ウト図の平面図である。
【図８】図１および図５の回路の低電位から高電位への
ＬＨ遷移の出力電圧波形を比較したグラフであり、図５
の回路によって達成される出力ステップの減少を示す。
ＬＨ遷移の出力電圧波形を比較したグラフであり、図５
の回路によって達成される出力ステップの減少を示す。
【図９】共通バスの静かなまたは非スイッチング出力バ
ッファ回路の出力ＶQOUTの出力電圧について、図５／図
６の回路による電源結合の場合と、スプリットリードを
短絡した電源結合の場合とを比較したグラフである。
ッファ回路の出力ＶQOUTの出力電圧について、図５／図
６の回路による電源結合の場合と、スプリットリードを
短絡した電源結合の場合とを比較したグラフである。
ＶCCQ 静かな電源レール ＶCCN 雑音の多い電源レール ＶIN 入力 ＶOUT 出力 ＧＮＤＱ 静かな接地レール ＧＮＤＮ 雑音の多い接地レール １２ 入力ステージ １４ 出力ステージ Ｒ５ 第１結合抵抗 Ｒ５Ａ 第２結合抵抗 ２０ 電源レールのボンディングパッド ２２ 電源レールボンディングパッド ２４ スプリットリード ２５ スプリットリード ３０ 接地レールのボンディングパッド ３２ 接地レールのボンディングパッド
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スティーバン・ダブリュ・クラキー アメリカ合衆国メーン州サウス・ポート ランド、バーン・ステーブル・ロード 105 (72)発明者 アーネスト・デビッド・ハッケ アメリカ合衆国メーン州ウエストブルッ ク、セントラル・ストリート97 (72)発明者 ロイ・エル・ヤーボーグ アメリカ合衆国メーン州ハイラム、ボッ クス204エー（番地なし) (56)参考文献 特開 昭58−78448（ＪＰ，Ａ) 特開 平１−128457（ＪＰ，Ａ) 特開 平３−78248（ＪＰ，Ａ) 特開 平５−190753（ＪＰ，Ａ) 実開 昭64−20747（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/50 H01L 21/822 H01L 27/04 H03K 19/00 H03K 19/003
Claims (20)
- 【請求項１】 他の出力バッファ回路と共通のバスに
結合された出力を有する出力バッファ回路のパワーレー
ル結合において、前記出力バッファ回路がその入力ステ
ージおよび出力ステージにそれぞれ結合された比較的静
かな電源レールおよび比較的雑音の多い電源レールを有
しており、 前記出力バッファ回路が、比較的静かな電源レールと比
較的雑音の多い電源レールの間に結合された第１結合抵
抗から成り、 前記第１結合抵抗が、雑音の多い電源レールのクラッシ
ュを減少し、それによって出力における低電位から高電
位への遷移中の出力ステップを減少するために、前記電
源レールを部分的に結合するように選択された低い抵抗
値を持ち、前記第１結合抵抗がさらに、共通バスに結合
された他の静かな非スイッチング出力バッファ回路の入
力ダイナミックしきい電圧レベルを維持するために、前
記比較的静かな電源レールと比較的雑音の多い電源レー
ルの間を部分的に分離する、 ことを特徴とするパワーレール結合。 - 【請求項２】 比較的静かな電源レールと比較的雑音
の多い電源レールを、空間を置いて配置したそれぞれの
ボンディングパッドに結合し、第１結合抵抗を前記電源
レールのボンディングパッド間に結合することを特徴と
する、請求項１記載のパワーレール結合。 - 【請求項３】 出力バッファ回路が、その入力ステー
ジおよび出力ステージにそれぞれ結合された比較的静か
な接地レールおよび比較的雑音の多い接地レールから成
り、 前記出力バッファ回路がさらに、比較的静かな接地レー
ルと比較的雑音の多い接地レールの間に結合された第２
結合抵抗から成り、 前記第２抵抗が、雑音の多い接地レールの接地バウンス
を減少し、それによって出力における高電位から低電位
への遷移中の出力ステップを減少するために、前記接地
レールを部分的に結合するように選択された低い抵抗値
を持ち、前記第２結合抵抗がさらに、共通バスに結合さ
れた他の静かな非スイッチング出力バッファ回路の入力
ダイナミックしきい電圧レベルを維持するために、前記
比較的静かな接地レールと比較的雑音の多い接地レール
の間を部分的に分離する、 ことを特徴とする、請求項１記載のパワーレール結合。 - 【請求項４】 比較的静かな接地レールと比較的雑音
の多い接地レールを、空間を置いて配置したそれぞれの
ボンディングパッドに結合し、前記第２結合抵抗を前記
接地レールのボンディングパッド間に結合することを特
徴とする、請求項３記載のパワーレール結合。 - 【請求項５】 電源レールのボンディングパッドを、
共通のピンで併合されるスプリットリード形リードフレ
ームのスプリットリードに結合することを特徴とする、
請求項２記載の出力バッファ回路。 - 【請求項６】 電源レールのボンディングパッドをリ
ードフレームの別個のリードフレームフィンガに結合す
ることを特徴とする、請求項２記載の出力バッファ回
路。 - 【請求項７】 接地レールのボンディングパッドを、
共通のＧＮＤピンで併合されるスプリットリード形リー
ドフレームのスプリットリードにそれぞれ結合すること
を特徴とする、請求項４記載のパワーレール結合。 - 【請求項８】 入力のデータ信号に応答して出力に高
電位および低電位の出力信号を出す出力バッファ回路に
おいて、前記出力バッファ回路が、比較的静かな電源レ
ールと比較的静かな接地レールの間に結合された入力ス
テージと、比較的雑音の多い電源レールと比較的雑音の
多い接地レールの間に結合された出力ステージとから成
り、 比較的雑音の多い電源レールのドループを減少して、出
力における低電位から高電位への遷移中の電圧の出力ス
テップを減少するために、比較的静かな電源レールと比
較的雑音の多い電源レールの間に第１結合抵抗を結合
し、前記抵抗は、共通バスに結合された他の静かな非ス
イッチング出力バッファ回路の入力ダイナミックしきい
電圧レベルを維持するために部分分離を維持しながら、
前記電源レールを部分結合するように選択された低い抵
抗値を持つ、 ことを特徴とする出力バッファ回路。 - 【請求項９】 前記出力バッファ回路がさらに、比較
的静かな接地レールと比較的雑音の多い接地レールの間
に結合した第２結合抵抗から成り、前記第２結合抵抗
が、共通バスに結合された他の静かな非スイッチング出
力バッファ回路の入力ダイナミックしきい電圧レベルを
維持するために部分分離を維持しながら、前記接地レー
ルを部分結合するように選択された低い抵抗値を持つこ
とを特徴とする、請求項８記載の出力バッファ回路。 - 【請求項１０】 比較的静かな電源レールと比較的雑
音の多い電源レールを、空間を置いて配置したそれぞれ
のボンディングパッドに結合し、第１結合抵抗を前記電
源レールのボンディングパッド間に結合することを特徴
とする、請求項８記載の出力バッファ回路。 - 【請求項１１】 比較的静かな接地レールと比較的雑
音の多い接地レールを、空間を置いて配置したそれぞれ
のボンディングパッドに結合し、第２結合抵抗を前記接
地レールのボンディングパッド間に結合することを特徴
とする、請求項９記載の出力バッファ回路。 - 【請求項１２】 電源レールのボンディングパッド
を、共通のピンで併合されるスプリットリード形リード
フレームのスプリットリードにそれぞれ結合することを
特徴とする、請求項９記載の出力バッファ回路。 - 【請求項１３】 接地レールのボンディングパッド
を、共通のＧＮＤピンで併合されるスプリットリード形
リードフレームのスプリットリードにそれぞれ結合する
ことを特徴とする、請求項１１記載の出力バッファ回
路。 - 【請求項１４】 他の出力バッファ回路と共通のバス
に結合された出力を有する出力バッファ回路のパワーレ
ール結合において、前記出力バッファ回路がその入力ス
テージおよび出力ステージにそれぞれ結合された比較的
静かな接地レールおよび比較的雑音の多い接地レールを
有しており、 前記出力バッファ回路が、比較的静かな接地レールと比
較的雑音の多い接地レールの間に結合された結合抵抗か
ら成り、 前記結合抵抗が、雑音の多い接地レールの接地バウンス
を減少し、それによって出力における高電位から低電位
への遷移中の出力ステップを減少するために、前記接地
レールを部分的に結合するように選択された低い抵抗値
を持ち、前記結合抵抗がさらに、共通バスに結合された
他の静かな非スイッチング出力バッファ回路の入力ダイ
ナミックしきい電圧レベルを維持するために、前記比較
的静かな接地レールと比較的雑音の多い接地レールの間
を部分的に分離する、 ことを特徴とするパワーレール結合。 - 【請求項１５】 比較的静かな接地レールと比較的雑
音の多い接地レールを、空間を置いて配置したそれぞれ
のボンディングパッドに結合し、結合抵抗を前記接地レ
ールのボンディングパッド間に結合することを特徴とす
る、請求項１４記載のパワーレール回路。 - 【請求項１６】 接地レールのボンディングパッド
を、共通のＧＮＤピンで併合されるスプリットリード形
リードフレームのスプリットリードにそれぞれ結合する
ことを特徴とする、請求項１５記載のパワーレール回
路。 - 【請求項１７】 入力のデータ信号に応答して出力に
高電位および低電位の出力信号を出す出力バッファ回路
において、前記出力バッファ回路が、比較的静かな電源
レールと比較的静かな接地レールの間に結合された入力
ステージと、比較的雑音の多い電源レールと比較的雑音
の多い接地レールの間に結合された出力ステージとから
成り、 比較的雑音の多い電源レールのドループを減少して、出
力における低電位から高電位への遷移中の電圧の出力ス
テップを減少するために、比較的静かな接地レールと比
較的雑音の多い接地レールの間に結合抵抗を結合し、 前記抵抗は、接地バウンスを減少し、それによって出力
における高電位から低電位への遷移中の電圧の出力ステ
ップを減少するために、前記接地レールを部分的に結合
するように選択された低い抵抗値を持ち、 前記抵抗はさらに、共通バスに結合された他の静かな非
スイッチング出力バッファ回路の入力ダイナミックしき
い電圧レベルを維持するために、比較的静かな接地レー
ルと比較的雑音の多い接地レールを部分的に分離する、 ことを特徴とする出力バッファ回路。 - 【請求項１８】 前記出力バッファ回路がさらに、比
較的静かな電源レールと比較的雑音の多い電源レールの
間に結合された第２結合抵抗から成り、前記第２結合抵
抗が、共通バスに結合された他の静かな非スイッチング
出力バッファ回路の入力ダイナミックしきい電圧レベル
を維持するために部分分離を維持しながら、前記電源レ
ールを部分的に結合するように選択された低い抵抗値を
持つことを特徴とする、請求項１７記載の出力バッファ
回路。 - 【請求項１９】 比較的静かな接地レールと比較的雑
音の多い接地レールを、間隔を置いて配置したそれぞれ
のボンディングパッドに結合し、第２結合抵抗を前記接
地レールのボンディングパッド間に結合することを特徴
とする、請求項１７記載の出力バッファ回路。 - 【請求項２０】 接地レールのボンディングパッド
を、共通のＧＮＤピンで併合されるスプリットリード形
リードフレームのスプリットリードにそれぞれ結合する
ことを特徴とする、請求項１９記載の出力バッファ回
路。
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|---|---|---|---|
| US802747 | 1991-12-06 | ||
| US07/802,747 US5204554A (en) | 1991-12-06 | 1991-12-06 | Partial isolation of power rails for output buffer circuits |
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| Publication Number | Publication Date |
|---|---|
| JPH05283597A JPH05283597A (ja) | 1993-10-29 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04350168A Expired - Fee Related JP3124141B2 (ja) | 1991-12-06 | 1992-12-04 | 出力バッファ回路のパワーレールの部分分離 |
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|---|---|
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| JP2508968B2 (ja) * | 1993-05-25 | 1996-06-19 | 日本電気株式会社 | 半導体装置 |
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