JP3123856B2 - メモリバックアップ制御回路 - Google Patents
メモリバックアップ制御回路Info
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- JP3123856B2 JP3123856B2 JP05115456A JP11545693A JP3123856B2 JP 3123856 B2 JP3123856 B2 JP 3123856B2 JP 05115456 A JP05115456 A JP 05115456A JP 11545693 A JP11545693 A JP 11545693A JP 3123856 B2 JP3123856 B2 JP 3123856B2
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Description
【０００１】
【産業上の利用分野】本発明は、コンピュータのメモリ
装置に対するバックアップ制御回路に関し、特に、ＡＣ
電源とバッテリとから給電されているバックアップ対象
部とＡＣ電源のみから給電されている非バックアップ対
象部とを有するメモリ装置に対するバックアップ制御回
路に関する。
装置に対するバックアップ制御回路に関し、特に、ＡＣ
電源とバッテリとから給電されているバックアップ対象
部とＡＣ電源のみから給電されている非バックアップ対
象部とを有するメモリ装置に対するバックアップ制御回
路に関する。
【０００２】
【従来の技術】コンピュータの従来のメモリ装置は、Ａ
Ｃ電源のみから給電されているため、ＡＣ電源を切断す
ると、メモリ装置に記憶しているデータが消滅する。こ
のため、ＡＣ電源を切断をするときにデータを保存して
おくためのバックアップ手段として、ＡＣ電源を切断す
るとき、メモリ装置に記憶しているデータを磁気テープ
装置等に転写（コピー）して保存しておき、ＡＣ電源を
再投入するとき磁気テープ装置等に保存しておいたデー
タをメモリ装置に再記憶（コピー）させる電源バックア
ップ動作を行うが、この電源バックアップ動作中に異常
が発生しても、データは正しく保存されているものとし
て、メモリ装置に再記憶させるとき、メモリ装置のイニ
シャライズ動作は行っていない。
Ｃ電源のみから給電されているため、ＡＣ電源を切断す
ると、メモリ装置に記憶しているデータが消滅する。こ
のため、ＡＣ電源を切断をするときにデータを保存して
おくためのバックアップ手段として、ＡＣ電源を切断す
るとき、メモリ装置に記憶しているデータを磁気テープ
装置等に転写（コピー）して保存しておき、ＡＣ電源を
再投入するとき磁気テープ装置等に保存しておいたデー
タをメモリ装置に再記憶（コピー）させる電源バックア
ップ動作を行うが、この電源バックアップ動作中に異常
が発生しても、データは正しく保存されているものとし
て、メモリ装置に再記憶させるとき、メモリ装置のイニ
シャライズ動作は行っていない。
【０００３】
【発明が解決しようとする課題】上述したように、従来
のメモリ装置のバックアップ手段は、ＡＣ電源を切断す
るときメモリ装置に記憶しているすべてのデータを磁気
テープ装置等にコピーして保存しておき、ＡＣ電源を再
投入するとき磁気テープ装置等に保存しておいたデータ
をメモリ装置にコピーしているため、多大のコピー時間
がかかり、大容量のバックアップ用記憶装置が必要であ
るという欠点を有している。また、バックアップ用記憶
装置保存しておいたデータをメモリ装置にコピーすると
き、正しいデータが保存されているものとしているた
め、メモリ装置に復帰させたデータが正しいデータであ
るという保証がないという問題点も有している。
のメモリ装置のバックアップ手段は、ＡＣ電源を切断す
るときメモリ装置に記憶しているすべてのデータを磁気
テープ装置等にコピーして保存しておき、ＡＣ電源を再
投入するとき磁気テープ装置等に保存しておいたデータ
をメモリ装置にコピーしているため、多大のコピー時間
がかかり、大容量のバックアップ用記憶装置が必要であ
るという欠点を有している。また、バックアップ用記憶
装置保存しておいたデータをメモリ装置にコピーすると
き、正しいデータが保存されているものとしているた
め、メモリ装置に復帰させたデータが正しいデータであ
るという保証がないという問題点も有している。
【０００４】
【課題を解決するための手段】本発明のメモリバックア
ップ制御回路は、ＡＣ電源とバッテリとから給電されて
いるバックアップ対象部とＡＣ電源のみから給電されて
いる非バックアップ対象部とを有するメモリ装置に対す
るバックアップ制御回路であって、電源断を予告するバ
ックアップ予告信号と前記非バックアップ対象部の電源
オンを示す非バックアップ電確信号と前記バックアップ
対象部の電源オンを示すバックアップ電確信号とを出力
する電源制御回路と、前記非バックアップ電確信号を入
力して部分イニシャライズ信号を出力する第一の微分回
路と、前記バックアップ電確信号を入力して第一のイニ
シャライズ信号を出力する第二の微分回路と、前記部分
イニシャライズ信号を入力してそれを数クロック遅らせ
たリセット信号を出力するシフトレジスタと、前記バッ
クアップ予告信号をセット条件とし前記リセット信号を
リセット条件とする電確ホールドレジスタと、前記電確
ホールドレジスタの出力信号を反転させた信号と前記部
分イニシャライズ信号との論理積の信号を第二のイニシ
ャライズ信号として出力するアンド回路と、前記第一お
よび第二のイニシャライズ信号の論理和の信号を全体イ
ニシャライズ信号として出力するオア回路と、を備え、
電源投入時に前記電確ホールドレジスタがセットされて
いるときは部分イニシャライズを行い、前記電確ホール
ドレジスタがリセットされているときは全体イニシャラ
イズを行うことを含むものである。
ップ制御回路は、ＡＣ電源とバッテリとから給電されて
いるバックアップ対象部とＡＣ電源のみから給電されて
いる非バックアップ対象部とを有するメモリ装置に対す
るバックアップ制御回路であって、電源断を予告するバ
ックアップ予告信号と前記非バックアップ対象部の電源
オンを示す非バックアップ電確信号と前記バックアップ
対象部の電源オンを示すバックアップ電確信号とを出力
する電源制御回路と、前記非バックアップ電確信号を入
力して部分イニシャライズ信号を出力する第一の微分回
路と、前記バックアップ電確信号を入力して第一のイニ
シャライズ信号を出力する第二の微分回路と、前記部分
イニシャライズ信号を入力してそれを数クロック遅らせ
たリセット信号を出力するシフトレジスタと、前記バッ
クアップ予告信号をセット条件とし前記リセット信号を
リセット条件とする電確ホールドレジスタと、前記電確
ホールドレジスタの出力信号を反転させた信号と前記部
分イニシャライズ信号との論理積の信号を第二のイニシ
ャライズ信号として出力するアンド回路と、前記第一お
よび第二のイニシャライズ信号の論理和の信号を全体イ
ニシャライズ信号として出力するオア回路と、を備え、
電源投入時に前記電確ホールドレジスタがセットされて
いるときは部分イニシャライズを行い、前記電確ホール
ドレジスタがリセットされているときは全体イニシャラ
イズを行うことを含むものである。
【０００５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００６】図１は本発明の一実施例の主要部を示す回
路図、図２は図１の実施例の動作を示すタイミングチャ
ートである。
路図、図２は図１の実施例の動作を示すタイミングチャ
ートである。
【０００７】図１の回路でバックアップされるメモリ装
置は、ＡＣ電源とバッテリとから給電されていて、ＡＣ
電源を切断したときでもバッテリから給電されて記憶し
ているデータを保持しているバックアップ対象部と、Ａ
Ｃ電源のみから給電されていて、ＡＣ電源を切断したと
き記憶しているデータを消滅させる非バックアップ対象
部とを有しており、バックアップ対象部は、全体イニシ
ャライズ信号１７によってのみ初期化され、非バックア
ップ対象部は、部分イニシャライズ信号１４と全体イニ
シャライズ信号１７とによってのみ初期化される。すな
わち、全体イニシャライズ信号１７はバックアップ対象
部および非バックアップ対象部を初期化し、部分イニシ
ャライズ信号１４は非バックアップ対象部のみを初期化
する。
置は、ＡＣ電源とバッテリとから給電されていて、ＡＣ
電源を切断したときでもバッテリから給電されて記憶し
ているデータを保持しているバックアップ対象部と、Ａ
Ｃ電源のみから給電されていて、ＡＣ電源を切断したと
き記憶しているデータを消滅させる非バックアップ対象
部とを有しており、バックアップ対象部は、全体イニシ
ャライズ信号１７によってのみ初期化され、非バックア
ップ対象部は、部分イニシャライズ信号１４と全体イニ
シャライズ信号１７とによってのみ初期化される。すな
わち、全体イニシャライズ信号１７はバックアップ対象
部および非バックアップ対象部を初期化し、部分イニシ
ャライズ信号１４は非バックアップ対象部のみを初期化
する。
【０００８】電源制御回路１は、電源断を予告するバッ
クアップ予告信号１１と、非バックアップ対象部の電源
オンを示す非バックアップ電確信号１２と、バックアッ
プ対象部の電源オンを示すバックアップ電確信号１３と
を出力するバックアップ予告信号１１は、バックアップ
状態に入る少し前に“１”となり、バックアップ状態に
入った時に“０”となる。非バックアップ電確信号１２
は、通常の状態のときのみ“１”となる。バックアップ
電確信号１３は、バックアップ状態のときと通常の状態
のときに“１”となる。
クアップ予告信号１１と、非バックアップ対象部の電源
オンを示す非バックアップ電確信号１２と、バックアッ
プ対象部の電源オンを示すバックアップ電確信号１３と
を出力するバックアップ予告信号１１は、バックアップ
状態に入る少し前に“１”となり、バックアップ状態に
入った時に“０”となる。非バックアップ電確信号１２
は、通常の状態のときのみ“１”となる。バックアップ
電確信号１３は、バックアップ状態のときと通常の状態
のときに“１”となる。
【０００９】微分回路２は、非バックアップ電確信号１
２を入力してそれを微分し、“０”から“１”となった
とき、１クロックの期間だけ“１”となる部分イニシャ
ライズ信号１４を出力する。
２を入力してそれを微分し、“０”から“１”となった
とき、１クロックの期間だけ“１”となる部分イニシャ
ライズ信号１４を出力する。
【００１０】微分回路３は、バックアップ電確信号１３
を入力してそれを微分し、“０”から“１”となったと
き、１クロックの期間だけ“１”となるイニシャライズ
信号１５を出力する。
を入力してそれを微分し、“０”から“１”となったと
き、１クロックの期間だけ“１”となるイニシャライズ
信号１５を出力する。
【００１１】シフトレジスタ５は、部分イニシャライズ
信号１４を入力して、それを２クロックの期間だけ遅ら
せたリセット信号１８を出力する。
信号１４を入力して、それを２クロックの期間だけ遅ら
せたリセット信号１８を出力する。
【００１２】電確ホールドレジスタ４は、バックアップ
予告信号１１が“１”のときにセットされ（“１”とな
り）、リセット信号１８が“１”のときにリセットされ
る（“０”となる）。
予告信号１１が“１”のときにセットされ（“１”とな
り）、リセット信号１８が“１”のときにリセットされ
る（“０”となる）。
【００１３】アンド回路６は電確ホールドレジスタ４の
出力信号を反転させた信号と部分イニシャライズ信号１
４との論理積の信号を第二のイニシャライズ信号１６と
して出力する。
出力信号を反転させた信号と部分イニシャライズ信号１
４との論理積の信号を第二のイニシャライズ信号１６と
して出力する。
【００１４】オア回路７は、イニシャライズ信号１５と
イニシャライズ信号１６との論理和の信号を全体イニシ
ャライズ信号１７として出力する。
イニシャライズ信号１６との論理和の信号を全体イニシ
ャライズ信号１７として出力する。
【００１５】次に上述のように構成したメモリバックア
ップ制御回路の動作について、図２のタイミングチャー
トを参照して説明する。
ップ制御回路の動作について、図２のタイミングチャー
トを参照して説明する。
【００１６】初期電源の投入時には、まず、バックアッ
プ電確信号１３が“１”となり、微分回路３は、イニシ
ャライズ信号１５を１クロックの期間だけ“１”とす
る。
プ電確信号１３が“１”となり、微分回路３は、イニシ
ャライズ信号１５を１クロックの期間だけ“１”とす
る。
【００１７】次に、非バックアップ電確信号１２が
“１”になると、微分回路２は、１クロックの期間だけ
部分イニシャライズ信号１４を“１”とする。このと
き、電確ホールドレジスタ４の値は“０”であるため、
アンド回路６の出力の全体イニシャライズ信号１７は、
１クロックの期間だけ“１”となり、メモリ装置は、バ
ックアップ対象部と非バックアップ対象部との全体がイ
ニシャライズされる。
“１”になると、微分回路２は、１クロックの期間だけ
部分イニシャライズ信号１４を“１”とする。このと
き、電確ホールドレジスタ４の値は“０”であるため、
アンド回路６の出力の全体イニシャライズ信号１７は、
１クロックの期間だけ“１”となり、メモリ装置は、バ
ックアップ対象部と非バックアップ対象部との全体がイ
ニシャライズされる。
【００１８】通常状態からバックアップ状態に移行する
場合は、まずバックアップ予告信号１１が“１”とな
り、電確ホールドレジスタ４を“１”にセットすると共
に、メモリ装置の命令の実行をガードし、この後、バッ
クアップ状態に入る。
場合は、まずバックアップ予告信号１１が“１”とな
り、電確ホールドレジスタ４を“１”にセットすると共
に、メモリ装置の命令の実行をガードし、この後、バッ
クアップ状態に入る。
【００１９】バックアップ状態に入ると、非バックアッ
プ電確信号１２およびバックアップ予告信号１１は、
“０”となる。
プ電確信号１２およびバックアップ予告信号１１は、
“０”となる。
【００２０】バックアップ状態から通常状態に復帰する
場合は、非バックアップ電確信号１２が“１”となり、
微分回路２は、部分イニシャライズ信号１４を１クロッ
クの期間だけ“１”とするが、電確ホールドレジスタ４
の値が“１”でるため、アンド回路６の出力の全体イニ
シャライズ信号１７は、“０”のまま変化しない。
場合は、非バックアップ電確信号１２が“１”となり、
微分回路２は、部分イニシャライズ信号１４を１クロッ
クの期間だけ“１”とするが、電確ホールドレジスタ４
の値が“１”でるため、アンド回路６の出力の全体イニ
シャライズ信号１７は、“０”のまま変化しない。
【００２１】この結果、メモリ装置のバックアップ対象
部（バックアップされて保持されているデータ）は、イ
ニシャライズされない。この後、電確ホールドレジスタ
４は、部分イニシャライズ信号１４を２クロックの期間
だけ遅らせたリセット信号１８によってリセットされて
“０”となる。
部（バックアップされて保持されているデータ）は、イ
ニシャライズされない。この後、電確ホールドレジスタ
４は、部分イニシャライズ信号１４を２クロックの期間
だけ遅らせたリセット信号１８によってリセットされて
“０”となる。
【００２２】バックアップ動作中にバッテリの障害等に
よってバックアップが失敗した場合は、バックアップ電
確信号１３が“０”となる。従って、バックアップ失敗
状態から復帰するときは、上述の初期電源の投入時の動
作と同じ動作となり、メモリ装置は、バックアップ対象
部および非バックアップ対象部の両者を含む全体がイニ
シャライズされる。
よってバックアップが失敗した場合は、バックアップ電
確信号１３が“０”となる。従って、バックアップ失敗
状態から復帰するときは、上述の初期電源の投入時の動
作と同じ動作となり、メモリ装置は、バックアップ対象
部および非バックアップ対象部の両者を含む全体がイニ
シャライズされる。
【００２３】
【発明の効果】以上説明したように、本発明のメモリバ
ックアップ制御回路は、ＡＣ電源とバッテリとから給電
されていてＡＣ電源を切断したときでもバッテリから給
電されて記憶しているデータを保持しているバックアッ
プ対象部と、ＡＣ電源のみから給電されていてＡＣ電源
を切断したとき記憶しているデータを消滅させる非バッ
クアップ対象部とを有するメモリ装置に対して、バック
アップ状態から通常状態に復帰するとき、電源制御回路
からの電源断を予告するバックアップ予告信号の値を保
持している電確ホールドレジスタの値によって、バック
アップ成功状態からの復帰であるか、またはバックアッ
プ失敗状態からの復帰であるかを判断し、その状態によ
ってメモリ装置のイニシャライズする対象部を変えるこ
とにより、メモリ装置に復帰させたデータを常に正しい
データとすることが可能になるという効果がある。
ックアップ制御回路は、ＡＣ電源とバッテリとから給電
されていてＡＣ電源を切断したときでもバッテリから給
電されて記憶しているデータを保持しているバックアッ
プ対象部と、ＡＣ電源のみから給電されていてＡＣ電源
を切断したとき記憶しているデータを消滅させる非バッ
クアップ対象部とを有するメモリ装置に対して、バック
アップ状態から通常状態に復帰するとき、電源制御回路
からの電源断を予告するバックアップ予告信号の値を保
持している電確ホールドレジスタの値によって、バック
アップ成功状態からの復帰であるか、またはバックアッ
プ失敗状態からの復帰であるかを判断し、その状態によ
ってメモリ装置のイニシャライズする対象部を変えるこ
とにより、メモリ装置に復帰させたデータを常に正しい
データとすることが可能になるという効果がある。
【図１】本発明の一実施例の主要部を示す回路図であ
る。
る。
【図２】図１の実施例の動作を示すタイミングチャート
である。
である。
【符号の説明】 １ 電源制御回路 ２・３ 微分回路 ４ 電確ホールドレジスタ ５ シフトレジスタ ６ アンド回路 ７ オア回路 １１ バックアップ予告信号 １２ 非バックアップ電確信号 １３ バックアップ電確信号 １４ 部分イニシャライズ信号 １５・１６ イニシャライズ信号 １７ 全体イニシャライズ信号 １８ リセット信号
フロントページの続き (56)参考文献 特開 昭62−138943（ＪＰ，Ａ) 特開 昭57−157321（ＪＰ，Ａ) 特開 昭56−60926（ＪＰ，Ａ) 特開 昭58−175198（ＪＰ，Ａ) 特開 昭57−191899（ＪＰ，Ａ) 特開 平３−242719（ＪＰ，Ａ) 特開 昭63−143619（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/16 G06F 1/24 G06F 1/30
Claims (2)
- 【請求項１】 ＡＣ電源とバッテリとから給電されてい
るバックアップ対象部とＡＣ電源のみから給電されてい
る非バックアップ対象部とを有するメモリ装置に対する
バックアップ制御回路であって、 電源断を予告するバックアップ予告信号と前記非バック
アップ対象部の電源オンを示す非バックアップ電確信号
と前記バックアップ対象部の電源オンを示すバックアッ
プ電確信号とを出力する電源制御回路と、 前記非バックアップ電確信号を入力して部分イニシャラ
イズ信号を出力する第一の微分回路と、 前記バックアップ電確信号を入力して第一のイニシャラ
イズ信号を出力する第二の微分回路と、 前記部分イニシャライズ信号を入力してそれを数クロッ
ク遅らせたリセット信号を出力するシフトレジスタと、 前記バックアップ予告信号をセット条件とし前記リセッ
ト信号をリセット条件とする電確ホールドレジスタと、 前記電確ホールドレジスタの出力信号を反転させた信号
と前記部分イニシャライズ信号との論理積の信号を第二
のイニシャライズ信号として出力するアンド回路と、 前記第一および第二のイニシャライズ信号の論理和の信
号を全体イニシャライズ信号として出力するオア回路
と、 を備えることを特徴とするメモリバックアップ制御回
路。 - 【請求項２】 ＡＣ電源とバッテリとから給電されてい
るバックアップ対象部とＡＣ電源のみから給電されてい
る非バックアップ対象部とを有するメモリ装置に対する
バックアップ制御回路であって、 電源断を予告するバックアップ予告信号と前記非バック
アップ対象部の電源オンを示す非バックアップ電確信号
と前記バックアップ対象部の電源オンを示すバックアッ
プ電確信号とを出力する電源制御回路と、 前記非バックアップ電確信号を入力して部分イニシャラ
イズ信号を出力する第一の微分回路と、 前記バックアップ電確信号を入力して第一のイニシャラ
イズ信号を出力する第二の微分回路と、 前記部分イニシャライズ信号を入力してそれを数クロッ
ク遅らせたリセット信号を出力するシフトレジスタと、 前記バックアップ予告信号をセット条件とし前記リセッ
ト信号をリセット条件とする電確ホールドレジスタと、 前記電確ホールドレジスタの出力信号を反転させた信号
と前記部分イニシャライズ信号との論理積の信号を第二
のイニシャライズ信号として出力するアンド回路と、 前記第一および第二のイニシャライズ信号の論理和の信
号を全体イニシャライズ信号として出力するオア回路
と、 を備え、 電源投入時に前記電確ホールドレジスタがセットされて
いるときは部分イニシャライズを行い、前記電確ホール
ドレジスタがリセットされているときは全体イニシャラ
イズを行うことを含むことを特徴とするメモリバックア
ップ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05115456A JP3123856B2 (ja) | 1993-05-18 | 1993-05-18 | メモリバックアップ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05115456A JP3123856B2 (ja) | 1993-05-18 | 1993-05-18 | メモリバックアップ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06324955A JPH06324955A (ja) | 1994-11-25 |
| JP3123856B2 true JP3123856B2 (ja) | 2001-01-15 |
Family
ID=14663006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05115456A Expired - Fee Related JP3123856B2 (ja) | 1993-05-18 | 1993-05-18 | メモリバックアップ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3123856B2 (ja) |
-
1993
- 1993-05-18 JP JP05115456A patent/JP3123856B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06324955A (ja) | 1994-11-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001003 |
|
| R250 | Receipt of annual fees |
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