JP3118455B2 - プリント回路基板とプリント回路基板上の電子システムの機器構成方法とプログラマブル連結チップ - Google Patents
プリント回路基板とプリント回路基板上の電子システムの機器構成方法とプログラマブル連結チップInfo
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Description
【発明の詳細な説明】 ［発明の目的］ 〈産業上の利用分野〉 本発明はプリント回路基板に関し、特に所望の機能が
得られるように電子システムの設計者によって当該分野
に於てプログラム可能なプリント回路基板及び本発明の
プログラマブルプリント回路基板をプログラムする方法
に関する。
得られるように電子システムの設計者によって当該分野
に於てプログラム可能なプリント回路基板及び本発明の
プログラマブルプリント回路基板をプログラムする方法
に関する。
〈従来の技術〉 プリント回路基板は、一般に各種機械、コンピュー
タ、テレコミュニケーション設備及び一般需要者用電子
製品等の電子装置に使用されている。一般に、プリント
回路基板は、所望の電子機能を実行し、かつ基板の使用
可能な空間に嵌め込むのに必要な型式の部品を担持する
ようにエンジニアによって設計される。結果的に、各プ
リント回路基板は通常注文に応じて設計される。カスタ
ムデザインによるプリント回路基板の設計は高価であ
り、時間を要し、かつプロトタイプ即ち原形モデルのプ
リント回路基板を製造することが必要である。
タ、テレコミュニケーション設備及び一般需要者用電子
製品等の電子装置に使用されている。一般に、プリント
回路基板は、所望の電子機能を実行し、かつ基板の使用
可能な空間に嵌め込むのに必要な型式の部品を担持する
ようにエンジニアによって設計される。結果的に、各プ
リント回路基板は通常注文に応じて設計される。カスタ
ムデザインによるプリント回路基板の設計は高価であ
り、時間を要し、かつプロトタイプ即ち原形モデルのプ
リント回路基板を製造することが必要である。
〈発明が解決しようとする課題〉 原形モデルにエラーが発見された場合には、プリント
回路基板は再設計しななければならない。このような工
程によって、計画されていた新製品の導入が遅れる場合
が多い。
回路基板は再設計しななければならない。このような工
程によって、計画されていた新製品の導入が遅れる場合
が多い。
［発明の構成］ 〈課題を解決するための手段及び作用〉 本発明によれば、独特の構成を有するプリント回路基
板を１個または２個以上の特別のプログラマブル集積回
路チップ（以下、「プログラマブル連結チップ」または
「PIC」と称す）と組み合わせることによって、複数の
機能の内のいずれの機能をも得ることができるように使
用可能なユーザのプログラム可能なプリント回路基板が
提供される。
板を１個または２個以上の特別のプログラマブル集積回
路チップ（以下、「プログラマブル連結チップ」または
「PIC」と称す）と組み合わせることによって、複数の
機能の内のいずれの機能をも得ることができるように使
用可能なユーザのプログラム可能なプリント回路基板が
提供される。
本発明の１実施例では、フィールド・プログラマブル
・プリント回路基板が、 （１）電子部品のリードを受けるための多数の部品接点
と、 （２）プログラマブル連結チップのパッケージ上のリー
ドを受けるための対応する多数のPIC接点と、 （３）それぞれに１個の部品接点を１個のPIC接点に接
続する導電性トレースを有する１つまたは２つ以上の層
とを備える。
・プリント回路基板が、 （１）電子部品のリードを受けるための多数の部品接点
と、 （２）プログラマブル連結チップのパッケージ上のリー
ドを受けるための対応する多数のPIC接点と、 （３）それぞれに１個の部品接点を１個のPIC接点に接
続する導電性トレースを有する１つまたは２つ以上の層
とを備える。
一般に電子部品は、標準の集積回路または個別デバイ
スパッケージにそれぞれ含まれる集積回路及び／または
個別デバイスと、更に例えば抵抗、コンデンサ及びイン
ダクタを含む個別素子とからなる。
スパッケージにそれぞれ含まれる集積回路及び／または
個別デバイスと、更に例えば抵抗、コンデンサ及びイン
ダクタを含む個別素子とからなる。
一般に部品接点及びPIC接点はプリント回路基板内の
孔からなり、その内面には銅のような導電性材料が所望
の厚さでメッキされている。或いは、これらの接点はパ
ッドまたは電子部品及び集積回路をプリント回路基板に
電気的及び物理的に結合させるための他の様々な構造で
ある。前記PIC接点が通常（必然的ではないが）部品接
点より小さく、それによってプログラマブル連結チップ
が占めるプログラマブルプリント回路基板の面積が電子
部品によって占められるプリント回路基板の面積より大
幅に小さいと有利である。
孔からなり、その内面には銅のような導電性材料が所望
の厚さでメッキされている。或いは、これらの接点はパ
ッドまたは電子部品及び集積回路をプリント回路基板に
電気的及び物理的に結合させるための他の様々な構造で
ある。前記PIC接点が通常（必然的ではないが）部品接
点より小さく、それによってプログラマブル連結チップ
が占めるプログラマブルプリント回路基板の面積が電子
部品によって占められるプリント回路基板の面積より大
幅に小さいと有利である。
各PIC接点が対応するトレースを、前記トレースはプ
ログラマブル連結チップ上のピンまたは電気的接点に接
続可能であるように、プリント回路基板上の選択された
レベルから該基板の表面まで持ってくる。その機能が電
子部品のピンまたは電気的接点を受けることである全て
の部品接点について、該部品接点をプリント回路基板上
の対応するPIC接点（プログラマブル連結チップのピン
または電気的接点を受ける機能を有する）に連結するよ
うに対応する導電性トレースが存在する。従って、各部
品接点は、本発明のプログラマブル連結チップに電気的
に接触させるために対応PIC接点に電気的にかつ独特に
接続される。
ログラマブル連結チップ上のピンまたは電気的接点に接
続可能であるように、プリント回路基板上の選択された
レベルから該基板の表面まで持ってくる。その機能が電
子部品のピンまたは電気的接点を受けることである全て
の部品接点について、該部品接点をプリント回路基板上
の対応するPIC接点（プログラマブル連結チップのピン
または電気的接点を受ける機能を有する）に連結するよ
うに対応する導電性トレースが存在する。従って、各部
品接点は、本発明のプログラマブル連結チップに電気的
に接触させるために対応PIC接点に電気的にかつ独特に
接続される。
本発明によれば、２個以上のプログラマブル連結チッ
プが、必要に応じて、プリント回路基板上の電子部品に
関して連結の柔軟性及びコストの最適化を向上させるた
めにプリント回路基板上に配置される。この場合に、こ
のようなプリント回路基板は、別のプログラマブル連結
チップを有する別のパッケージ上の外部ピンまたは電気
的接点に対応しかつそれに接続するための別のPIC接点
を有する。
プが、必要に応じて、プリント回路基板上の電子部品に
関して連結の柔軟性及びコストの最適化を向上させるた
めにプリント回路基板上に配置される。この場合に、こ
のようなプリント回路基板は、別のプログラマブル連結
チップを有する別のパッケージ上の外部ピンまたは電気
的接点に対応しかつそれに接続するための別のPIC接点
を有する。
本発明の方法によれば、本発明のプログラマブルプリ
ント回路基板を用いて電子システムを設計するユーザ
は、先ずプログラム可能プリント回路基板のモデルをコ
ンピュータ援助設計システムの中に置くことになる。次
に、ユーザは、個別素子、メモリ、論理ゲートまたはマ
イクロプロセッサ等を含めて所望の電子部品モデルのプ
ログラマブルプリント配線基板上の選択された部品接点
への配置をシミュレートし、かつ本発明のプログラマブ
ル連結チップと共に本発明の標準プリント回路基板を用
いて上述した電子部品の連結をシミュレートする。
ント回路基板を用いて電子システムを設計するユーザ
は、先ずプログラム可能プリント回路基板のモデルをコ
ンピュータ援助設計システムの中に置くことになる。次
に、ユーザは、個別素子、メモリ、論理ゲートまたはマ
イクロプロセッサ等を含めて所望の電子部品モデルのプ
ログラマブルプリント配線基板上の選択された部品接点
への配置をシミュレートし、かつ本発明のプログラマブ
ル連結チップと共に本発明の標準プリント回路基板を用
いて上述した電子部品の連結をシミュレートする。
この場合に、コンピュータが、このように配置されか
つ連結された電子部品を有するシステムの電気的性能を
シミュレートし、かつ設計者によって選択された機器構
成が所望の電子的機能を発揮するかどうかを指示する。
設計者は、プログラマブルプリント回路基板に於ける電
子部品の配置及びそれらの連結について選択できるが、
この配置に関してはコンピュータ援助設計プログラムに
含まれる特定の論理的規則が補助する。本発明のプログ
ラム可能プリント回路基板及びプログラマブル連結チッ
プを用いて電子システムの設計を実行するために必要な
型式のコンピュータ援助設計システムに使用するための
アルゴリズムは、電子的設計の分野で現在使用されてい
る型式のものである。
つ連結された電子部品を有するシステムの電気的性能を
シミュレートし、かつ設計者によって選択された機器構
成が所望の電子的機能を発揮するかどうかを指示する。
設計者は、プログラマブルプリント回路基板に於ける電
子部品の配置及びそれらの連結について選択できるが、
この配置に関してはコンピュータ援助設計プログラムに
含まれる特定の論理的規則が補助する。本発明のプログ
ラム可能プリント回路基板及びプログラマブル連結チッ
プを用いて電子システムの設計を実行するために必要な
型式のコンピュータ援助設計システムに使用するための
アルゴリズムは、電子的設計の分野で現在使用されてい
る型式のものである。
本発明のプログラマブルプリント回路基板は、電子シ
ステムの設計者が本発明のプログラマブル連結チップを
使用しかつ機器構成することによって、本発明の独特な
プリント回路基板上に電子部品の配置をプログラムする
ことができるので、「フィールド・プログラマブル」す
なわち現場でプログラム可能であると考えられる。本発
明のプリント回路基板は、実行しようとする電子的機能
と無関係に標準的な機器構成を有するという点に於て独
特であり、かつ従って比較的廉価で容易に製造すること
ができる。同時に、本発明のフィールドプログラマブル
プリント回路基板は、１個または２個以上のプログラマ
ブル連結チップを用いることによってプログラム可能で
ある。
ステムの設計者が本発明のプログラマブル連結チップを
使用しかつ機器構成することによって、本発明の独特な
プリント回路基板上に電子部品の配置をプログラムする
ことができるので、「フィールド・プログラマブル」す
なわち現場でプログラム可能であると考えられる。本発
明のプリント回路基板は、実行しようとする電子的機能
と無関係に標準的な機器構成を有するという点に於て独
特であり、かつ従って比較的廉価で容易に製造すること
ができる。同時に、本発明のフィールドプログラマブル
プリント回路基板は、１個または２個以上のプログラマ
ブル連結チップを用いることによってプログラム可能で
ある。
本発明の別の実施例では、本発明のプログラマブルプ
リント回路基板が、特定の回路機能を形成するようにカ
スタムデザインの配線を用いて連結された電子部品を該
基板の表面の部分上に有する。このプリント回路基板の
カスタムデザイン部分から導電性トレースが信号を前記
プリント回路基板の残余部分上の１個または２個以上の
プログラマブル連結チップに伝送する。このプログラマ
ブル連結チップは、プリント回路基板のカスタムデザイ
ン部分及び該プリント回路基板のプログラマブル部分の
双方を用いて必要な所望の機能を達成するようにユーザ
によって構成される。
リント回路基板が、特定の回路機能を形成するようにカ
スタムデザインの配線を用いて連結された電子部品を該
基板の表面の部分上に有する。このプリント回路基板の
カスタムデザイン部分から導電性トレースが信号を前記
プリント回路基板の残余部分上の１個または２個以上の
プログラマブル連結チップに伝送する。このプログラマ
ブル連結チップは、プリント回路基板のカスタムデザイ
ン部分及び該プリント回路基板のプログラマブル部分の
双方を用いて必要な所望の機能を達成するようにユーザ
によって構成される。
本明細書に於ては、本発明のフィールド・プログラマ
ブル・プリント回路基板が、一般に電子部品及びプログ
ラマブル連結チップの電気的リードをそれぞれ受け取る
ための部品孔とPIC孔とを有するように記載されてい
る。ここで言う「部品孔」及びPIC孔」の語は、従来技
術に於て導電性リードを受け入れる場合と同様に、プリ
ント回路基板に形成されかつ導電材料でメッキされた標
準的な孔を表わすものとして使用される。しかしなが
ら、電子部品のパッケージを電気的に接触させかつ物理
的に保持するために使用可能なあらゆる導電構造を部品
孔またはPIC孔の代わりに使用することができる。この
ような構造には、はんだパッド及び電子部品パッケージ
のピンを滑動自在に受け入れかつ解除するべく開くソケ
ット式のプリント回路基板が含まれる。
ブル・プリント回路基板が、一般に電子部品及びプログ
ラマブル連結チップの電気的リードをそれぞれ受け取る
ための部品孔とPIC孔とを有するように記載されてい
る。ここで言う「部品孔」及びPIC孔」の語は、従来技
術に於て導電性リードを受け入れる場合と同様に、プリ
ント回路基板に形成されかつ導電材料でメッキされた標
準的な孔を表わすものとして使用される。しかしなが
ら、電子部品のパッケージを電気的に接触させかつ物理
的に保持するために使用可能なあらゆる導電構造を部品
孔またはPIC孔の代わりに使用することができる。この
ような構造には、はんだパッド及び電子部品パッケージ
のピンを滑動自在に受け入れかつ解除するべく開くソケ
ット式のプリント回路基板が含まれる。
ここで使用するPIC孔の語は、本発明のプログラマブ
ルプリント回路基板に於ける特定の孔の機能を部品孔か
ら区別するために使用されるという点に注意すべきであ
る。しかしながら、両方の型式の孔には導電性材料がメ
ッキされ、かつ同様の目的、即ち或る電子部品のパッケ
ージのピンから導電性トレースへ、または導電性トレー
スから電子部品のピンへ、若しくはプログラマブル連結
チップを介して別のトレースへ、若しくは或る導電性ト
レースから別の導電性トレースへ信号を電気的に伝送す
るという目的を有する。
ルプリント回路基板に於ける特定の孔の機能を部品孔か
ら区別するために使用されるという点に注意すべきであ
る。しかしながら、両方の型式の孔には導電性材料がメ
ッキされ、かつ同様の目的、即ち或る電子部品のパッケ
ージのピンから導電性トレースへ、または導電性トレー
スから電子部品のピンへ、若しくはプログラマブル連結
チップを介して別のトレースへ、若しくは或る導電性ト
レースから別の導電性トレースへ信号を電気的に伝送す
るという目的を有する。
或る環境下では、２個のトレースを直接に連結するた
めにPIC孔または部品孔を使用することができる。この
ような構成は、カスタムデザインのプリント回路基板に
於て行なわれる。
めにPIC孔または部品孔を使用することができる。この
ような構成は、カスタムデザインのプリント回路基板に
於て行なわれる。
以下に本発明をより良く理解するために添付図面を参
照しつつ実施例を用いて詳細に説明する。
照しつつ実施例を用いて詳細に説明する。
〈実施例〉 以下に記載する実施例は本発明を説明するためにのみ
使用されるものであり、その技術的範囲を限定するもの
ではない。また、当業者にとって明らかなように、本発
明は以下の実施例と異なる様々な変形・変更を加えた態
様で実施することができる。
使用されるものであり、その技術的範囲を限定するもの
ではない。また、当業者にとって明らかなように、本発
明は以下の実施例と異なる様々な変形・変更を加えた態
様で実施することができる。
第１図は、本発明のプログラマブルプリント回路基板
の部分断面斜視図である。第１図に示されるように、プ
ログラマブルプリント回路基板100は、絶縁材料からな
る複数の層101−１〜101−４を有する。各層101−ｉ
（１≦ｉ≦４）には、複数の電気的トレース103が形成
されている。プリント回路基板100には、多数の部品孔1
02−1,1〜102−R,Cが形成されている。ここで、Ｒはプ
ログラマブルプリント配線基板100上に形成された部品
孔の列の番号を表わし、かつＣは前記プリント回路基板
上に形成された部品孔の行の番号を表わす。このよう
に、第1A図に記載されたプログラマブルプリント回路基
板100は、部品孔102−1,X〜102−R,X（Ｘは１からＣま
で変化する整数である）の列と、部品孔102−Y,1〜102
−Y,C（Ｙは１からＲまで変化する整数である）の行と
を有する。
の部分断面斜視図である。第１図に示されるように、プ
ログラマブルプリント回路基板100は、絶縁材料からな
る複数の層101−１〜101−４を有する。各層101−ｉ
（１≦ｉ≦４）には、複数の電気的トレース103が形成
されている。プリント回路基板100には、多数の部品孔1
02−1,1〜102−R,Cが形成されている。ここで、Ｒはプ
ログラマブルプリント配線基板100上に形成された部品
孔の列の番号を表わし、かつＣは前記プリント回路基板
上に形成された部品孔の行の番号を表わす。このよう
に、第1A図に記載されたプログラマブルプリント回路基
板100は、部品孔102−1,X〜102−R,X（Ｘは１からＣま
で変化する整数である）の列と、部品孔102−Y,1〜102
−Y,C（Ｙは１からＲまで変化する整数である）の行と
を有する。
第1A図に示されるように、トレース103−1,1〜103−
1,C、103−2,1〜103−2,C、１〜103−3,1〜103−3,Cが
絶縁層101−１の上面に形成されている。トレース103−
4,103−6,C（図示せず）が絶縁層101−２の上面に形成
されている。トレース103−7,1〜103−9,C（図示せず）
が絶縁層101−３の上面に形成され、かつトレース103−
10,1〜103−12,Cが絶縁層101−４の上面に形成されてい
る。各トレース103−r,c（ここでｒは列を表わし、かつ
１≦ｒ≦Ｒであり、ｃは行を表わし、かつ１≦ｃ≦Ｃで
ある）によって、対応する部品孔102−r,cが、第1A図に
図示されるプログラマブル連結チップ105上の選択され
たピンに接続可能な第1B図に示される対応するPIC孔104
−r,cに連結されている。
1,C、103−2,1〜103−2,C、１〜103−3,1〜103−3,Cが
絶縁層101−１の上面に形成されている。トレース103−
4,103−6,C（図示せず）が絶縁層101−２の上面に形成
されている。トレース103−7,1〜103−9,C（図示せず）
が絶縁層101−３の上面に形成され、かつトレース103−
10,1〜103−12,Cが絶縁層101−４の上面に形成されてい
る。各トレース103−r,c（ここでｒは列を表わし、かつ
１≦ｒ≦Ｒであり、ｃは行を表わし、かつ１≦ｃ≦Ｃで
ある）によって、対応する部品孔102−r,cが、第1A図に
図示されるプログラマブル連結チップ105上の選択され
たピンに接続可能な第1B図に示される対応するPIC孔104
−r,cに連結されている。
第1A図に於ては、図面を簡単にするために全ての部品
孔102−r,cまたは全てのトレース103−r,cに番号が付さ
れているわけではない。しかしながら、部品孔102−r,
c、トレース103−r,c、及びPIC孔104−r,cへの番号付け
が、それぞれ電気的に接続される同じ符号r,cを有する
部品孔102−r,c、トレース103−r,c及びPIC孔104−r,c
と一致している。
孔102−r,cまたは全てのトレース103−r,cに番号が付さ
れているわけではない。しかしながら、部品孔102−r,
c、トレース103−r,c、及びPIC孔104−r,cへの番号付け
が、それぞれ電気的に接続される同じ符号r,cを有する
部品孔102−r,c、トレース103−r,c及びPIC孔104−r,c
と一致している。
第1B図は、本発明のプログラマブル連結チップ（第1A
図に示されているが第1B図には示されていない）と電気
的に接触させるためにトレース103−r,cの電気的信号を
プリント回路基板100の絶縁層101−４の上面に持ってく
るためにトレース103−r,cに接続されたPIC孔104−r,c
を示している。第1B図は、本発明のプログラマブルプリ
ント回路基板100の一部分を示す粉砕斜視図であり、PIC
孔104−1,1〜104−R,C（図示せず）がプリント回路基板
100上の選択された位置に配列されて、該プリント基板1
00の絶縁層101−４の上面の部分にトレース103−1,1〜1
03−R,Cによって運ばれる電気信号を持ってくるように
なっている。
図に示されているが第1B図には示されていない）と電気
的に接触させるためにトレース103−r,cの電気的信号を
プリント回路基板100の絶縁層101−４の上面に持ってく
るためにトレース103−r,cに接続されたPIC孔104−r,c
を示している。第1B図は、本発明のプログラマブルプリ
ント回路基板100の一部分を示す粉砕斜視図であり、PIC
孔104−1,1〜104−R,C（図示せず）がプリント回路基板
100上の選択された位置に配列されて、該プリント基板1
00の絶縁層101−４の上面の部分にトレース103−1,1〜1
03−R,Cによって運ばれる電気信号を持ってくるように
なっている。
それぞれに内面が導電性材料でメッキされたPIC孔104
−1,1〜104−R,Cが、プログラマブル連結チップを有す
るパッケージ上のピンまたは他の電気的連結部と適合す
るようにプリント回路基板100上に所定のパターンで配
列されている。従って、PIC104−1,1〜104−R,Cによっ
て占有されるプログラマブルプリント回路基板100の面
積は、必然的ではないが、部品孔102−1,1〜102−R,Cが
占有するプリント回路基板100の面積よりも大幅に小さ
いことが望ましい。PIC孔104−1,1〜104−R,Cの内径
は、部品孔102−1,1〜102−R,Cの内径より大幅に小さ
く、かつ前記プログラマブル連結チップのパッケージ上
のピンまたは他の電気的結合部がトレース103−1,1〜10
3−R,Cと適当に電気的に接触し得る程度の大きさを有す
るにすぎない。
−1,1〜104−R,Cが、プログラマブル連結チップを有す
るパッケージ上のピンまたは他の電気的連結部と適合す
るようにプリント回路基板100上に所定のパターンで配
列されている。従って、PIC104−1,1〜104−R,Cによっ
て占有されるプログラマブルプリント回路基板100の面
積は、必然的ではないが、部品孔102−1,1〜102−R,Cが
占有するプリント回路基板100の面積よりも大幅に小さ
いことが望ましい。PIC孔104−1,1〜104−R,Cの内径
は、部品孔102−1,1〜102−R,Cの内径より大幅に小さ
く、かつ前記プログラマブル連結チップのパッケージ上
のピンまたは他の電気的結合部がトレース103−1,1〜10
3−R,Cと適当に電気的に接触し得る程度の大きさを有す
るにすぎない。
第2A図は、本発明のプログラマブルプリント回路基板
100に装着されたプログラマブル連結チップ105の居所的
連結アーキテクチュアの上面を示しており、部品孔102
をPIC孔104に連絡するトレース103が追跡する導電路を
示している。第2A図は、プリント回路基板100の１つの
層101−１上の導電性トレースを示しているにすぎな
い。プリント回路基板100の各層が同様のパターンのト
レースを有する。前記トレースが向かう方向のプログラ
マブル連結チップ105の下側の領域は、各トレース103−
r,cが１個の部品孔102−r,cを対応するPIC孔104−r,cに
独特に連結しているので、レベル毎に異なる。
100に装着されたプログラマブル連結チップ105の居所的
連結アーキテクチュアの上面を示しており、部品孔102
をPIC孔104に連絡するトレース103が追跡する導電路を
示している。第2A図は、プリント回路基板100の１つの
層101−１上の導電性トレースを示しているにすぎな
い。プリント回路基板100の各層が同様のパターンのト
レースを有する。前記トレースが向かう方向のプログラ
マブル連結チップ105の下側の領域は、各トレース103−
r,cが１個の部品孔102−r,cを対応するPIC孔104−r,cに
独特に連結しているので、レベル毎に異なる。
第2B図は第2A図と類似しているが、プリント回路基板
の絶縁層101−２上のトレース103−r,cを用いて部品孔1
02−r,cをPIC孔104−r,cに連結するトレース連結構造を
概略的に示している点に於て異なる。絶縁層101−２上
のトレース103が、第2A図に於て示されるトレースと異
なる部品孔102を連結している点に注意すべきである。
絶縁層103−3,101−４に形成された連結トレースに関す
る同様の構成が第2C図及び第2D図にそれぞれ示されてお
り、異なる部品孔102−r,cが絶縁層101−3,101−４上の
トレース103−r,cによってPIC孔104−r,cに接続されて
いる。
の絶縁層101−２上のトレース103−r,cを用いて部品孔1
02−r,cをPIC孔104−r,cに連結するトレース連結構造を
概略的に示している点に於て異なる。絶縁層101−２上
のトレース103が、第2A図に於て示されるトレースと異
なる部品孔102を連結している点に注意すべきである。
絶縁層103−3,101−４に形成された連結トレースに関す
る同様の構成が第2C図及び第2D図にそれぞれ示されてお
り、異なる部品孔102−r,cが絶縁層101−3,101−４上の
トレース103−r,cによってPIC孔104−r,cに接続されて
いる。
第2A図乃至第2D図が本発明の１個のプログラマブル連
結チップ105を使用するプログラマブルプリント回路基
板100を示しているのに対して、必要に応じて２個以上
のプログラマブル連結チップ105をプリント回路基板100
に使用することができる。プリント回路基板100は、該
プリント回路基板上に使用されている各プログラマブル
連結チップ105の下側に複数のPIC孔104が設けられるよ
うに機器構成をしなければならない。しかし、この変化
によって、本発明の構造は、唯１個のプログラマブル連
結チップ105を有する場合よりも柔軟でかつ応用自在に
することができる。
結チップ105を使用するプログラマブルプリント回路基
板100を示しているのに対して、必要に応じて２個以上
のプログラマブル連結チップ105をプリント回路基板100
に使用することができる。プリント回路基板100は、該
プリント回路基板上に使用されている各プログラマブル
連結チップ105の下側に複数のPIC孔104が設けられるよ
うに機器構成をしなければならない。しかし、この変化
によって、本発明の構造は、唯１個のプログラマブル連
結チップ105を有する場合よりも柔軟でかつ応用自在に
することができる。
第3A図に示されるように、複数のプログラマブル連結
チップ301−１〜301−７がPPCB300上に使用されてい
る。プログラマブルプリント回路基板300は、特定の簡
単な機器構成では単層のプログラマブルプリント回路基
板が使用し得るにも拘らず、一般に多層プリント回路基
板である。各チップ301−ｊ（ここでｊは１≦ｊ≦Ｊで
表わされる整数である）は、局所的プログラマブル連結
チップからなる。チップ301−ｊ上の選択された数のピ
ンが、プログラマブルプリント回路基板300上に形成さ
れたバス内の前記導電性トレースに電気的に接続するよ
うに示され、該プログラマブル連結チップ301−ｊをチ
ップ301−（ｊ＋１）のような隣接するプログラマブル
連結チップ301に連結している。
チップ301−１〜301−７がPPCB300上に使用されてい
る。プログラマブルプリント回路基板300は、特定の簡
単な機器構成では単層のプログラマブルプリント回路基
板が使用し得るにも拘らず、一般に多層プリント回路基
板である。各チップ301−ｊ（ここでｊは１≦ｊ≦Ｊで
表わされる整数である）は、局所的プログラマブル連結
チップからなる。チップ301−ｊ上の選択された数のピ
ンが、プログラマブルプリント回路基板300上に形成さ
れたバス内の前記導電性トレースに電気的に接続するよ
うに示され、該プログラマブル連結チップ301−ｊをチ
ップ301−（ｊ＋１）のような隣接するプログラマブル
連結チップ301に連結している。
このように第3A図では、プログラマブル連結チップ30
1−１がPIC300−１に隣接するプリント回路基板300に装
着された図示されない複数の電子部品のいずれか１つを
別の電子部品に連結することができる。さらに、プログ
ラマブル連結チップ301−１は、これらの電子部品をバ
ス303−１及び／または303−５によって隣接するプログ
ラマブル連結チップ301−２及び301−５にそれぞれ接続
されている前記電子部品に接続することができる。
1−１がPIC300−１に隣接するプリント回路基板300に装
着された図示されない複数の電子部品のいずれか１つを
別の電子部品に連結することができる。さらに、プログ
ラマブル連結チップ301−１は、これらの電子部品をバ
ス303−１及び／または303−５によって隣接するプログ
ラマブル連結チップ301−２及び301−５にそれぞれ接続
されている前記電子部品に接続することができる。
一般に、バス303−１、303−５は８個の通信チャネル
（即ち８個のトレース）または16個の通信チャネル即ち
データ通路（即ち、16個のトレース）を有する。当然な
がらこれらのデータバスは、回路の条件に応じて所望の
様々な数の伝送チャネルを有することができる。特定の
データバス303−１及び303−５は、プリント回路基板30
0の選択された表面上に形成された導電性トレースによ
って形成される。同様に、プログラマブル連結チップ30
1−２が導電性バス303−２、303−４によってそれぞれ
プログラマブル連結チップ301−３及び303−４に接続可
能である。導電性バス303−２及び303−４は上述した導
電性バス303−１及び303−５と同様の特性を有するの
で、詳細な説明は省略する。
（即ち８個のトレース）または16個の通信チャネル即ち
データ通路（即ち、16個のトレース）を有する。当然な
がらこれらのデータバスは、回路の条件に応じて所望の
様々な数の伝送チャネルを有することができる。特定の
データバス303−１及び303−５は、プリント回路基板30
0の選択された表面上に形成された導電性トレースによ
って形成される。同様に、プログラマブル連結チップ30
1−２が導電性バス303−２、303−４によってそれぞれ
プログラマブル連結チップ301−３及び303−４に接続可
能である。導電性バス303−２及び303−４は上述した導
電性バス303−１及び303−５と同様の特性を有するの
で、詳細な説明は省略する。
同様に、導電性バス303−３、303−６、303−７、303
−８が選択的にプログラマブル連結チップを連結する。
即ち、導電性バス303−３がプログラマブル連結チップ3
01−３をプログラマブル連結チップ301−７に連結す
る。導電性バス303−７がプログラマブル連結チップ301
−４をプログラマブル連結チップ301−６に連結してい
る。導電性バス303−６がプログラマブル連結チップ301
−５をプログラマブル連結チップ301−６に連結し、か
つ導電性バス303−６がプログラマブル連結チップ301−
６をプログラマブル連結チップ301−７に連結してい
る。導電性バス303−３及び303−６〜303−８は、それ
ぞれ導電性バス303−１、303−５に関して上述した特性
と同じ特性を有するので、詳細な説明は省略する。第3A
図の構造によって、PPCB上の全ての電子部品を１個また
は２個以上のPICを介してPPCB上の別のあらゆる電子部
品に連結することができる。
−８が選択的にプログラマブル連結チップを連結する。
即ち、導電性バス303−３がプログラマブル連結チップ3
01−３をプログラマブル連結チップ301−７に連結す
る。導電性バス303−７がプログラマブル連結チップ301
−４をプログラマブル連結チップ301−６に連結してい
る。導電性バス303−６がプログラマブル連結チップ301
−５をプログラマブル連結チップ301−６に連結し、か
つ導電性バス303−６がプログラマブル連結チップ301−
６をプログラマブル連結チップ301−７に連結してい
る。導電性バス303−３及び303−６〜303−８は、それ
ぞれ導電性バス303−１、303−５に関して上述した特性
と同じ特性を有するので、詳細な説明は省略する。第3A
図の構造によって、PPCB上の全ての電子部品を１個また
は２個以上のPICを介してPPCB上の別のあらゆる電子部
品に連結することができる。
第3B図は、プログラマブル連結チップ311−１〜311−
４が導電性バス313−１〜313−６を介して連結されてい
る第３の型式の連結システムを示している。即ち、第3B
図に示される各プログラマブル連結チップ311−１〜311
−４は、導電性バス313によって隣接するプログラマブ
ル連結チップ311に直接接続されている。例えば、プロ
グラマブル連結チップ311−１は、導電性バス313−１、
313−５または313−４によってそれぞれプログラマブル
連結チップ311−２、311−３または311−４と直接接続
することができる。これらの各導電性バスはプログラマ
ブル連結チップ300の特定の表面上に形成された８個ま
たは16個のトレースによって実行される選択した数の導
電線（例えば８個または16個の導電線）を有する。同様
に、導電性バス313−６、313−２及び313−３は、プリ
ント回路基板300上に形成されたトレース及び第3B図に
示されるように前記プログラマブル連結チップの連結対
によって表わされる８個または16個の導電路を有する。
４が導電性バス313−１〜313−６を介して連結されてい
る第３の型式の連結システムを示している。即ち、第3B
図に示される各プログラマブル連結チップ311−１〜311
−４は、導電性バス313によって隣接するプログラマブ
ル連結チップ311に直接接続されている。例えば、プロ
グラマブル連結チップ311−１は、導電性バス313−１、
313−５または313−４によってそれぞれプログラマブル
連結チップ311−２、311−３または311−４と直接接続
することができる。これらの各導電性バスはプログラマ
ブル連結チップ300の特定の表面上に形成された８個ま
たは16個のトレースによって実行される選択した数の導
電線（例えば８個または16個の導電線）を有する。同様
に、導電性バス313−６、313−２及び313−３は、プリ
ント回路基板300上に形成されたトレース及び第3B図に
示されるように前記プログラマブル連結チップの連結対
によって表わされる８個または16個の導電路を有する。
第3B図に示される構造は、第3A図に示される構造に対
して、各プログラマブル連結チップ311がプリント回路
基板300上の他のプログラマブル連結チップ311とそれぞ
れ直接に通信することができるという点に於て有利であ
る。当然ながら、各プログラマブル連結チップ311は、
プログラマブル連結チップ311に近接する領域内のプロ
グラマブルプリント回路基板に挿入される集積回路また
は個別デバイスのような複数の電気部品と連結される。
して、各プログラマブル連結チップ311がプリント回路
基板300上の他のプログラマブル連結チップ311とそれぞ
れ直接に通信することができるという点に於て有利であ
る。当然ながら、各プログラマブル連結チップ311は、
プログラマブル連結チップ311に近接する領域内のプロ
グラマブルプリント回路基板に挿入される集積回路また
は個別デバイスのような複数の電気部品と連結される。
即ち、プログラマブル連結チップ311−１はプログラ
マブルプリント回路基板300の左上四半分300−１内に形
成された電子部品（図示せず）と連結する。プログラマ
ブル連結チップ311−２は、プログリマブルプリント回
路基板300の右上四半分300−２内に挿入される電子部品
（図示せず）と連結する。プログラマブル連結チップ31
1−３は、プログラマブルプリント回路基板300の右下四
半分300−３内に挿入される電子部品（図示せず）と連
結し、かつプログラマブル連結チップ311−４はプログ
ラマブルプリント回路基板300の左下四半分300−４内に
挿入される電子部品（図示せず）と連結する。このよう
に、第3B図の構造は、各四半分内の電子部品を相互間で
電気的に連結するだけでなく、プログラマブルプリント
回路基板300の他の四半分の領域内にある前記電子部品
に対して電気的に連結することができる。このように、
第3B図の構造によって、所望のシステムの機能を達成す
るべく電気部品を配置する際に回路設計者は大きな柔軟
性を得られる。
マブルプリント回路基板300の左上四半分300−１内に形
成された電子部品（図示せず）と連結する。プログラマ
ブル連結チップ311−２は、プログリマブルプリント回
路基板300の右上四半分300−２内に挿入される電子部品
（図示せず）と連結する。プログラマブル連結チップ31
1−３は、プログラマブルプリント回路基板300の右下四
半分300−３内に挿入される電子部品（図示せず）と連
結し、かつプログラマブル連結チップ311−４はプログ
ラマブルプリント回路基板300の左下四半分300−４内に
挿入される電子部品（図示せず）と連結する。このよう
に、第3B図の構造は、各四半分内の電子部品を相互間で
電気的に連結するだけでなく、プログラマブルプリント
回路基板300の他の四半分の領域内にある前記電子部品
に対して電気的に連結することができる。このように、
第3B図の構造によって、所望のシステムの機能を達成す
るべく電気部品を配置する際に回路設計者は大きな柔軟
性を得られる。
第3C図は、中央バス323−９がプリント回路基板300上
に形成され、かつプログラマブル連結チップ321−１〜3
21−６が導電性バス323−１〜323−６によってそれぞれ
中央導電性バス323−10に接続されているようなバス構
成を示している。中央バス323−10は、プリント回路基
板300上に導電性トレースを配置することによって形成
される。導電性バス323−１〜323−６は、同様にプリン
ト回路基板300上に導電性トレースを配置することによ
って形成される。一般にプリント回路基板300は、２つ
またはそれ以上の導電性トレース層を有する多層プリン
ト回路基板である。
に形成され、かつプログラマブル連結チップ321−１〜3
21−６が導電性バス323−１〜323−６によってそれぞれ
中央導電性バス323−10に接続されているようなバス構
成を示している。中央バス323−10は、プリント回路基
板300上に導電性トレースを配置することによって形成
される。導電性バス323−１〜323−６は、同様にプリン
ト回路基板300上に導電性トレースを配置することによ
って形成される。一般にプリント回路基板300は、２つ
またはそれ以上の導電性トレース層を有する多層プリン
ト回路基板である。
第3C図に示される構造は、プリント回路基板300の１
つの層上に形成されるべきバス323−10を構成するトレ
ースと、第２層上に形成されるべき導電性バス323−１
〜323−６からなるトレースとが必要である。この場合
に、バス323−１〜323−６からなるトレースの選択され
たトレースと323−10からなるトレースとの間に、連結
されるべき２個またはそれ以上のトレースに電気的に接
触する孔によって電気的接点が設けられている。
つの層上に形成されるべきバス323−10を構成するトレ
ースと、第２層上に形成されるべき導電性バス323−１
〜323−６からなるトレースとが必要である。この場合
に、バス323−１〜323−６からなるトレースの選択され
たトレースと323−10からなるトレースとの間に、連結
されるべき２個またはそれ以上のトレースに電気的に接
触する孔によって電気的接点が設けられている。
第3C図の構造では、プログラマブル連結チップ323−
１〜323−６の連結が簡単化され、かつ共通の全体的信
号の連結速度が改善されるが、バス323−10を使用する
ためのプロトコルを確立することが必要である。バスプ
ロトコルは、プログラマブル連結チップ321−１〜321−
６によって当該分野に於て周知の方法で取り扱われる。
１〜323−６の連結が簡単化され、かつ共通の全体的信
号の連結速度が改善されるが、バス323−10を使用する
ためのプロトコルを確立することが必要である。バスプ
ロトコルは、プログラマブル連結チップ321−１〜321−
６によって当該分野に於て周知の方法で取り扱われる。
別の連結構造が第3D図に示されている。ここでは、プ
ログラマブル連結チップ331−１〜331−７が、それぞれ
中央プログラマブル連結チップ331−４から延出しまた
はそれに向かうバス333−１〜333−７によって連結され
ている。チップ331−４は、プログラマブル連結チップ3
31−１〜331−３、331−５〜331−７を主としてまた独
占的に連結するように構成されている。必要に応じて、
かつピンがプログラマブル連結チップ331−４に於て使
用可能な場合には、同様にプログラマブル連結チップ33
1−４がプログラマブルプリント回路基板300上の特にプ
ログラマブル連結チップ331−４に電気的に近接する領
域内に装着された電子部品を連結する。
ログラマブル連結チップ331−１〜331−７が、それぞれ
中央プログラマブル連結チップ331−４から延出しまた
はそれに向かうバス333−１〜333−７によって連結され
ている。チップ331−４は、プログラマブル連結チップ3
31−１〜331−３、331−５〜331−７を主としてまた独
占的に連結するように構成されている。必要に応じて、
かつピンがプログラマブル連結チップ331−４に於て使
用可能な場合には、同様にプログラマブル連結チップ33
1−４がプログラマブルプリント回路基板300上の特にプ
ログラマブル連結チップ331−４に電気的に近接する領
域内に装着された電子部品を連結する。
各プログラマブル連結チップ331−１〜331−３、331
−５〜331−７は、前記プログラマブル連結チップに近
接する領域内のプログラマブル回路基板300上に装着さ
れた電子部品を連結し、かつ専らそれ自体をPIC331−４
を介して他のプログラマブル連結チップ331に接続する
ための所定の数のピン（各バス331−１〜333−３、333
−５〜333−７に於ける導電路の数に依存）を有する。
第3D図に示される構造の利点は、プログラマブル連結チ
ップ331−４が他のプログラマブル連結チップ331−１〜
331−３、331−５〜331−７の相互間に於ける通信のた
めのプロトコルを制御し、かつ近接していないプログラ
マブル連結チップ間のランダムな相対的連結速度を改善
するように機器構成し得ることである。
−５〜331−７は、前記プログラマブル連結チップに近
接する領域内のプログラマブル回路基板300上に装着さ
れた電子部品を連結し、かつ専らそれ自体をPIC331−４
を介して他のプログラマブル連結チップ331に接続する
ための所定の数のピン（各バス331−１〜333−３、333
−５〜333−７に於ける導電路の数に依存）を有する。
第3D図に示される構造の利点は、プログラマブル連結チ
ップ331−４が他のプログラマブル連結チップ331−１〜
331−３、331−５〜331−７の相互間に於ける通信のた
めのプロトコルを制御し、かつ近接していないプログラ
マブル連結チップ間のランダムな相対的連結速度を改善
するように機器構成し得ることである。
第4A図は、前記電子部品をプログラマブルプリント回
路基板400に物理的かつ電気的に接続するための多数の
異なる構造を有する本発明のプログラマブルプリント回
路基板400を示している。第4A図の左上側隅部に於て、
前記部品のパッケージ上のリードを前記プリント回路基
板の導電性部品孔（例えば図面に於ける部品孔402−1,
1）に電気的に接続され、かつ物理的に保持されるよう
にプリント回路基板のソケット内に電子部品が挿入され
得るようになっている。前記部品孔は、図示されるよう
に実行されるべき回路機能と無関係に或る形式のプログ
ラマブルプリント回路基板を使用し得るように、標準的
なグリッドのパターンに形成されている。
路基板400に物理的かつ電気的に接続するための多数の
異なる構造を有する本発明のプログラマブルプリント回
路基板400を示している。第4A図の左上側隅部に於て、
前記部品のパッケージ上のリードを前記プリント回路基
板の導電性部品孔（例えば図面に於ける部品孔402−1,
1）に電気的に接続され、かつ物理的に保持されるよう
にプリント回路基板のソケット内に電子部品が挿入され
得るようになっている。前記部品孔は、図示されるよう
に実行されるべき回路機能と無関係に或る形式のプログ
ラマブルプリント回路基板を使用し得るように、標準的
なグリッドのパターンに形成されている。
この型式の部品孔はソケット式プリント回路基板機器
構成と称され、電子部品パッケージ上の導電性ピンをプ
リント回路基板400の部品孔402内に挿入し得るように
し、かつ前記パッケージのピンを破損することなくこれ
らの部品孔402（例えば402−1,1）から取り外すことが
できるようになっている。
構成と称され、電子部品パッケージ上の導電性ピンをプ
リント回路基板400の部品孔402内に挿入し得るように
し、かつ前記パッケージのピンを破損することなくこれ
らの部品孔402（例えば402−1,1）から取り外すことが
できるようになっている。
プリント回路基板400の左下部分は、プログラマブル
プリント回路基板400にはんだ付けされる電子部品パッ
ケージを含むように構成されている。一般に、このよう
な構成に於ても孔402−R,1のような部品孔が使用され、
かつ前記孔は前記基板に装着されるべき電子部品パッケ
ージのピン構成に従って該基板に配置することができ
る。従って、１列分の孔（列Ｒ−１）が図面の左下隅部
に示されるようにプリント回路基板400から削除されて
いる。電子部品をプリント回路基板にはんだ付けするこ
との欠点は、電子部品が容易に取り外せないことであ
る。当然ながら、利点は構造的な一体性が高まり、コス
トを低下させかつ信頼性が高くなることである。はんだ
付けしたプリント回路基板は、結果物である製品の高い
信頼性及び品質、並びに低コストを確保するために生産
に一般に使用されている。
プリント回路基板400にはんだ付けされる電子部品パッ
ケージを含むように構成されている。一般に、このよう
な構成に於ても孔402−R,1のような部品孔が使用され、
かつ前記孔は前記基板に装着されるべき電子部品パッケ
ージのピン構成に従って該基板に配置することができ
る。従って、１列分の孔（列Ｒ−１）が図面の左下隅部
に示されるようにプリント回路基板400から削除されて
いる。電子部品をプリント回路基板にはんだ付けするこ
との欠点は、電子部品が容易に取り外せないことであ
る。当然ながら、利点は構造的な一体性が高まり、コス
トを低下させかつ信頼性が高くなることである。はんだ
付けしたプリント回路基板は、結果物である製品の高い
信頼性及び品質、並びに低コストを確保するために生産
に一般に使用されている。
第4A図に於けるプリント回路基板400の右下隅部は、
前記プログラマブルプリント回路基板上に電子部品を装
着するためのはんだパッド構成からなる。第4C図に示さ
れるように、パッド402P−R,Cのような各パッドは、第4
C図に於けるリード407−R,Cのような導電性リードによ
って、前記プログラマブルプリント回路基板上のプログ
ラマブル連結チップ405に接続された対応PIC孔（例えば
第1B図の孔104−R,C）に接続するためにトレース（第4A
図及び第4C図には図示されていないが、第1A図に示され
るトレース103−R,Cと同様のもの）が電気的に取り付け
られる前記プリント回路基板の部品孔（例えば第4C図に
於ける孔402−R,C）に接続される。前記はんだパッド
は、表面装着型素子のようなプログラマブルプリント回
路基板400に取り付けられるべき電子部品の接続構成に
従って該基板上に形成することができる。
前記プログラマブルプリント回路基板上に電子部品を装
着するためのはんだパッド構成からなる。第4C図に示さ
れるように、パッド402P−R,Cのような各パッドは、第4
C図に於けるリード407−R,Cのような導電性リードによ
って、前記プログラマブルプリント回路基板上のプログ
ラマブル連結チップ405に接続された対応PIC孔（例えば
第1B図の孔104−R,C）に接続するためにトレース（第4A
図及び第4C図には図示されていないが、第1A図に示され
るトレース103−R,Cと同様のもの）が電気的に取り付け
られる前記プリント回路基板の部品孔（例えば第4C図に
於ける孔402−R,C）に接続される。前記はんだパッド
は、表面装着型素子のようなプログラマブルプリント回
路基板400に取り付けられるべき電子部品の接続構成に
従って該基板上に形成することができる。
第4B図は、第4A図の上面図に示される構造の端面図で
ある。重要なことは、前記ソケット式プリント回路基板
が当該分野で周知の型式の適応型ソケット407を使用し
得ることである。例えば、適当なソケットが米国マサシ
ューセッツ州02703・アトルボロ・ペリーアベニュー40
に所在するオーガット・インタコネクション・システム
ズ（Augat Interconnection System）によって製造され
ており、同社の1987年７月発行のエンジニアリング・デ
ザイン・ガイド（Engineering Design Guide）の改定版
5.0の第７章に開示されている。
ある。重要なことは、前記ソケット式プリント回路基板
が当該分野で周知の型式の適応型ソケット407を使用し
得ることである。例えば、適当なソケットが米国マサシ
ューセッツ州02703・アトルボロ・ペリーアベニュー40
に所在するオーガット・インタコネクション・システム
ズ（Augat Interconnection System）によって製造され
ており、同社の1987年７月発行のエンジニアリング・デ
ザイン・ガイド（Engineering Design Guide）の改定版
5.0の第７章に開示されている。
第５図は、プログラマブルプリント回路基板500の中
央に配置された単一プログラマブル連結チップ505を示
している。電子部品506−１〜506−４がプログラマブル
プリント回路基板500上の様々な位置に取り付けられ、
かつ概略的に図示される導電性トレース503−１〜503−
４によってプログラマブル連結チップ505に連結されて
いる。しかしながら、プログラマブル連結チップ505は
該チップからプリント回路基板500の縁部のポートまで
延長する２個のバスを有する。
央に配置された単一プログラマブル連結チップ505を示
している。電子部品506−１〜506−４がプログラマブル
プリント回路基板500上の様々な位置に取り付けられ、
かつ概略的に図示される導電性トレース503−１〜503−
４によってプログラマブル連結チップ505に連結されて
いる。しかしながら、プログラマブル連結チップ505は
該チップからプリント回路基板500の縁部のポートまで
延長する２個のバスを有する。
これらのポートは、プログラマブル連結チップ505に
通じる各導電性トレース503の状態を試験するためにコ
ンピュータのような外部供給源から試験信号をプログラ
マブル連結チップ505の伝送するための試験ポート508
と、プログラマブル連結チップ505の構成を制御するた
めにコンピュータのような外部供給源から制御信号がプ
ログラマブル連結チップ505に伝送されるようにするた
めの制御ポート509とからなる。これら２個のポート50
8,509は、PIC505を機器構成する際、及びFPPCB500と取
り付けられた電子部品506−１〜506−４とPIC505とによ
って表されるシステムの動作の際に、PIC505に接続され
ている選択されたトレース上に適当な信号が存在するこ
とを前記コンピュータが決定し得るように、同時に動作
させることができる。
通じる各導電性トレース503の状態を試験するためにコ
ンピュータのような外部供給源から試験信号をプログラ
マブル連結チップ505の伝送するための試験ポート508
と、プログラマブル連結チップ505の構成を制御するた
めにコンピュータのような外部供給源から制御信号がプ
ログラマブル連結チップ505に伝送されるようにするた
めの制御ポート509とからなる。これら２個のポート50
8,509は、PIC505を機器構成する際、及びFPPCB500と取
り付けられた電子部品506−１〜506−４とPIC505とによ
って表されるシステムの動作の際に、PIC505に接続され
ている選択されたトレース上に適当な信号が存在するこ
とを前記コンピュータが決定し得るように、同時に動作
させることができる。
一般に、プログラマブルプリント回路基板上の或るト
レースから別のトレースへの連結は、多数の異なるアー
キテクチュアのいずれかに従って実行することができ
る。第6A図及び第6B図は、上述した工程に於いてプログ
ラマブル連結機能を実行するのに適した本発明によるプ
ログラマブル連結チップ605を示している。
レースから別のトレースへの連結は、多数の異なるアー
キテクチュアのいずれかに従って実行することができ
る。第6A図及び第6B図は、上述した工程に於いてプログ
ラマブル連結機能を実行するのに適した本発明によるプ
ログラマブル連結チップ605を示している。
第6A図に於て、プログラマブル連結チップ605は複数
のセル606−1,1〜606−S,Tを有する。ここで、Ｓはプロ
グラマブル連結チップ605に於けるセルの列の番号を表
し、かつＴは該チップ605に於けるセルの行の番号を表
す。各セルは導電性パッド607−1,1〜607−M,Nのある位
置すなわち配列を有する。ここで、Ｍは前記セルに於け
るパッドの列の番号を表し、Ｎは該セルに於けるパッド
の行の番号を表す。各セルの構成が同一であるので、セ
ル606−1,1に関連する導電性パッド607についてのみ詳
細に記載し、チップ605に於ける他の各セル606−s,p
（ここで、ｓは１≦ｓ≦Ｓによって与えられる整数であ
り、かつｐは１≦ｐ≦Ｐによって与えられる整数であ
る）に関連する導電性パッドが同一機能を有すると考え
る。
のセル606−1,1〜606−S,Tを有する。ここで、Ｓはプロ
グラマブル連結チップ605に於けるセルの列の番号を表
し、かつＴは該チップ605に於けるセルの行の番号を表
す。各セルは導電性パッド607−1,1〜607−M,Nのある位
置すなわち配列を有する。ここで、Ｍは前記セルに於け
るパッドの列の番号を表し、Ｎは該セルに於けるパッド
の行の番号を表す。各セルの構成が同一であるので、セ
ル606−1,1に関連する導電性パッド607についてのみ詳
細に記載し、チップ605に於ける他の各セル606−s,p
（ここで、ｓは１≦ｓ≦Ｓによって与えられる整数であ
り、かつｐは１≦ｐ≦Ｐによって与えられる整数であ
る）に関連する導電性パッドが同一機能を有すると考え
る。
第6B図は、セル606−1,1の構成及び他の各セル606−
s,tの構成を示している。体6B図に於て、横方向の導電
性リード608−１〜608−Ｊ（ここでＪは、プログラマブ
ル連結チップ605上に形成される横導電性リードの最大
数を表す整数である）が示されている。更に、縦方向の
導電性リード609−１〜609−Ｋが示されている。ここで
Ｋは、プログラマブル連結チップ605上に形成される導
電性リードの行の最大数を表す整数である。横導電性リ
ード608−１〜608−Ｊがプログラマブル連結チップ605
上の或るレベルの連結部に形成されているのに対して、
縦導電性リード609−１〜609−Ｋは前記チップ605の第
２レベルの連結部上に形成されている。一般に、これら
の連結部は半導体処理技術に於て周知の方法で形成され
るので、これら連結部の形成方法については詳細な説明
を省略する。
s,tの構成を示している。体6B図に於て、横方向の導電
性リード608−１〜608−Ｊ（ここでＪは、プログラマブ
ル連結チップ605上に形成される横導電性リードの最大
数を表す整数である）が示されている。更に、縦方向の
導電性リード609−１〜609−Ｋが示されている。ここで
Ｋは、プログラマブル連結チップ605上に形成される導
電性リードの行の最大数を表す整数である。横導電性リ
ード608−１〜608−Ｊがプログラマブル連結チップ605
上の或るレベルの連結部に形成されているのに対して、
縦導電性リード609−１〜609−Ｋは前記チップ605の第
２レベルの連結部上に形成されている。一般に、これら
の連結部は半導体処理技術に於て周知の方法で形成され
るので、これら連結部の形成方法については詳細な説明
を省略する。
横導電性リード608−１〜608−Ｊはプログラマブル連
結チップ605を横切る向きに異なる長さを有する。第6A
図及び第6B図の双方の左上隅部に示されるセル606−1,1
は、該セル606−1,1を基点としてそこから同じ列の他の
セル606−1,2〜606−1,Tのそれぞれに延長する複数の横
方向の導電性リード608を有する。同様に、セル606−1,
1が、同じ縦方向の行の或る他の各セル606−2,1〜606−
S,1に延長する複数の縦方向の導電性リード609を有す
る。
結チップ605を横切る向きに異なる長さを有する。第6A
図及び第6B図の双方の左上隅部に示されるセル606−1,1
は、該セル606−1,1を基点としてそこから同じ列の他の
セル606−1,2〜606−1,Tのそれぞれに延長する複数の横
方向の導電性リード608を有する。同様に、セル606−1,
1が、同じ縦方向の行の或る他の各セル606−2,1〜606−
S,1に延長する複数の縦方向の導電性リード609を有す
る。
横方向及び縦方向のリード608,609は、それらの各交
差部分に例えばアンチヒューズ（antifuse）のようなプ
ログラマブル接続構造を有する。一般に、アンチヒュー
ズは、コンデンサの２個プレート間の導電路を設けるべ
く選択電圧を印加することによって破壊され得る誘電体
を有する容量構造からなる。アンチヒューズは当該分野
に於て周知であるので、詳細な説明は省略する。
差部分に例えばアンチヒューズ（antifuse）のようなプ
ログラマブル接続構造を有する。一般に、アンチヒュー
ズは、コンデンサの２個プレート間の導電路を設けるべ
く選択電圧を印加することによって破壊され得る誘電体
を有する容量構造からなる。アンチヒューズは当該分野
に於て周知であるので、詳細な説明は省略する。
設計上の理由から他の種類のプログラマブル素子を使
用することができる。プログラマブル連結チップ605の
基板には、設計上の条件に従って選択された交差部分に
於けるアンチヒューズ素子のプログラムを可能にするべ
く選択されたトランジスタが形成されている。
用することができる。プログラマブル連結チップ605の
基板には、設計上の条件に従って選択された交差部分に
於けるアンチヒューズ素子のプログラムを可能にするべ
く選択されたトランジスタが形成されている。
第6B図に示されるように、縦方向のリード609−１〜6
09−Ｋが最低１個のセルを横切りかつ最大すべてのセル
を横切って延長するようにプログラマブル連結チップ60
5上に形成されている。このように、複数の縦リード609
が、そのセルのみを横切って延長するような長さから行
の全セルを横切って延長するような長さまで変化する様
々な長さで各セルと交差している。
09−Ｋが最低１個のセルを横切りかつ最大すべてのセル
を横切って延長するようにプログラマブル連結チップ60
5上に形成されている。このように、複数の縦リード609
が、そのセルのみを横切って延長するような長さから行
の全セルを横切って延長するような長さまで変化する様
々な長さで各セルと交差している。
横方向の導電性リード608−１〜608−Ｊが同様にプロ
グラマブル連結チップ605を横切って延長している。同
様に、或るセルを横切って延長する横リード608は、そ
の長さが前記セルのみを横切るような長さから全セルを
横切るような長さまで様々に異なる。第6B図には、半導
体チップ605の説明を容易にするためにその内部を削除
して部分的に示すために破断線が含まれている。しかし
ながら、いくつかの導電性リードは、半導体材料の省略
を破断線のためではなく、所定の位置で導電性リードが
停止することを示すために中断している。短線618−１
〜618−３がそれに直交する導電性リードの末端に表示
されて、前記導電性リードがそれらの点で終了すること
を示している。
グラマブル連結チップ605を横切って延長している。同
様に、或るセルを横切って延長する横リード608は、そ
の長さが前記セルのみを横切るような長さから全セルを
横切るような長さまで様々に異なる。第6B図には、半導
体チップ605の説明を容易にするためにその内部を削除
して部分的に示すために破断線が含まれている。しかし
ながら、いくつかの導電性リードは、半導体材料の省略
を破断線のためではなく、所定の位置で導電性リードが
停止することを示すために中断している。短線618−１
〜618−３がそれに直交する導電性リードの末端に表示
されて、前記導電性リードがそれらの点で終了すること
を示している。
横導電性リードは、このようにプログラマブル導電チ
ップ605全体を横切って延長する１個の導電性セグメン
ト、または前記チップの部分を横切って延長する複数の
導電性セグメントで構成することができる。同様に、縦
導電性リードは、プログラマブル連結チップ605をその
縦方向の全長に亘って横切るように延長する１個の導電
性リードから、前記チップの選択された部分を横切るよ
うにそれぞれ延長する２個またはそれ以上の導電性セグ
メントまで様々に異なる。
ップ605全体を横切って延長する１個の導電性セグメン
ト、または前記チップの部分を横切って延長する複数の
導電性セグメントで構成することができる。同様に、縦
導電性リードは、プログラマブル連結チップ605をその
縦方向の全長に亘って横切るように延長する１個の導電
性リードから、前記チップの選択された部分を横切るよ
うにそれぞれ延長する２個またはそれ以上の導電性セグ
メントまで様々に異なる。
或るセルを横切ってかつ該セルから隣接するセルまで
延長する導電性リードの特定の機器構成は、プログラマ
ブルプリント回路基板によって実行されるべき電気的機
能の分析に依存し、かつプログラマブル連結チップ605
に課される最も高い可能性がある型式のシステムの条件
を用いて選択される。この選択は、本発明の前記プログ
ラマブルプリント回路基板によって実行されるべき回路
機能の分析に依存し、従ってプログラマブル連結チップ
の実際の構成は、提案されている前記プログラマブルプ
リント回路基板の用途に照らして決定される。
延長する導電性リードの特定の機器構成は、プログラマ
ブルプリント回路基板によって実行されるべき電気的機
能の分析に依存し、かつプログラマブル連結チップ605
に課される最も高い可能性がある型式のシステムの条件
を用いて選択される。この選択は、本発明の前記プログ
ラマブルプリント回路基板によって実行されるべき回路
機能の分析に依存し、従ってプログラマブル連結チップ
の実際の構成は、提案されている前記プログラマブルプ
リント回路基板の用途に照らして決定される。
第6B図に示される構造を用いて、例えばセル606−1,1
内のパッドＡに接続されているリード609−１に対応す
る所定のリードをセル606−1,1または或る異なるセル内
の異なるパッドに対応する所定のリードに連結するため
に、適当な縦リード609と適当な横リード608との間に連
結部が形成される。例えば、共にセル606−1,1内にある
パッドＡをパッドＢに接続するために、縦リード609−
１と横リード608−１との交点を、これら２点間の誘電
体を破壊しかつそれらの間に導電路を形成するように前
記回路内のこの交点に高電圧を印加することによってプ
ログラムする。更に、縦リード609−４と横リード608−
１との交点に同様に高電圧を作用させてこれら２個のリ
ード間の絶縁を破壊して前記２リード間に追加の導電路
を形成する。このようにして、パッドＡがリード609−
1,608−1,609−４によってパッドＢに接続される。パッ
ドＡを他のいずれかのリードまたはパッドに接続しよう
とする場合には、パッドＢがその別のリードまたはパッ
ドに接続されることになる。しかしながら、このような
接続がなされるためには、前記回路と互換性を有しなけ
ればならない。
内のパッドＡに接続されているリード609−１に対応す
る所定のリードをセル606−1,1または或る異なるセル内
の異なるパッドに対応する所定のリードに連結するため
に、適当な縦リード609と適当な横リード608との間に連
結部が形成される。例えば、共にセル606−1,1内にある
パッドＡをパッドＢに接続するために、縦リード609−
１と横リード608−１との交点を、これら２点間の誘電
体を破壊しかつそれらの間に導電路を形成するように前
記回路内のこの交点に高電圧を印加することによってプ
ログラムする。更に、縦リード609−４と横リード608−
１との交点に同様に高電圧を作用させてこれら２個のリ
ード間の絶縁を破壊して前記２リード間に追加の導電路
を形成する。このようにして、パッドＡがリード609−
1,608−1,609−４によってパッドＢに接続される。パッ
ドＡを他のいずれかのリードまたはパッドに接続しよう
とする場合には、パッドＢがその別のリードまたはパッ
ドに接続されることになる。しかしながら、このような
接続がなされるためには、前記回路と互換性を有しなけ
ればならない。
また、第6B図は、パッドＡをパッドＢに、パッドＡを
パッドＣに、またはパッドＡをパッドＥに接続するため
に形成しなければならない特定の接続を示している。こ
れらのすべての接続がなされるためには、パッドＢ、
Ｄ、Ｃ、ＥがパッドＡを介して互いに接続されることに
なる。
パッドＣに、またはパッドＡをパッドＥに接続するため
に形成しなければならない特定の接続を示している。こ
れらのすべての接続がなされるためには、パッドＢ、
Ｄ、Ｃ、ＥがパッドＡを介して互いに接続されることに
なる。
第6C図は、単一クロスポイント・スイッチ・マトリッ
クスアレイを用いたプログラマブル連結チップ605を示
している。連結されるべきパッドの数が相当小さい（例
えば、100乃至300程度）場合には、第6C図の構造が簡単
かつ製造容易という利点を有する。第6C図に示される構
造は、各パッド（例えばパッドＡ）が導電性リード（例
えば導電性リード625−Ａ）によって永久的に縦導電性
リード（例えばリード629−１）に接続されているとい
う点に於て、第6B図に示される構造より簡単である。更
に、縦導電性リードが黒丸点によって示される交点624
−１によって横リード628−１に永久的に接続されてい
る。
クスアレイを用いたプログラマブル連結チップ605を示
している。連結されるべきパッドの数が相当小さい（例
えば、100乃至300程度）場合には、第6C図の構造が簡単
かつ製造容易という利点を有する。第6C図に示される構
造は、各パッド（例えばパッドＡ）が導電性リード（例
えば導電性リード625−Ａ）によって永久的に縦導電性
リード（例えばリード629−１）に接続されているとい
う点に於て、第6B図に示される構造より簡単である。更
に、縦導電性リードが黒丸点によって示される交点624
−１によって横リード628−１に永久的に接続されてい
る。
横リード628−１の上側または下側を通過する縦リー
ド629によってアクセス可能な他のいずれかのパッドに
パッドＡを接続しようとする場合には、前記回路を例え
ばノード623−１のような正しいノードに電圧を印加す
ることによってプラグラムして、例えば横リード628−
１及び横リード629−４のような工夫された縦リード及
び横リードとの間に導電路を形成することによってパッ
ドＡをパッドＢに接続する。パッドＢは導電性リード62
5−Ｂによって縦リード629−４に接続されている。
ド629によってアクセス可能な他のいずれかのパッドに
パッドＡを接続しようとする場合には、前記回路を例え
ばノード623−１のような正しいノードに電圧を印加す
ることによってプラグラムして、例えば横リード628−
１及び横リード629−４のような工夫された縦リード及
び横リードとの間に導電路を形成することによってパッ
ドＡをパッドＢに接続する。パッドＢは導電性リード62
5−Ｂによって縦リード629−４に接続されている。
各縦リードが交点（例えば交点624−１）によって１
個の横リード628に永久的に接続されている点に注意す
べきである。これによって、１個のパッドを唯１個のプ
ログラム素子によって別のパッドに接続できるので、本
発明のプリント回路基板をプログラムするために必要な
連結が大幅に簡単化される。しかしながら、パッドの数
が多くなるにつれて、この特定の構造は、プログラマブ
ル連結チップ605に於けるスペースの利用という点に於
て比較的非効率的になる。必要なプログラム素子の総数
は、パッドの個数の２乗に等しい。
個の横リード628に永久的に接続されている点に注意す
べきである。これによって、１個のパッドを唯１個のプ
ログラム素子によって別のパッドに接続できるので、本
発明のプリント回路基板をプログラムするために必要な
連結が大幅に簡単化される。しかしながら、パッドの数
が多くなるにつれて、この特定の構造は、プログラマブ
ル連結チップ605に於けるスペースの利用という点に於
て比較的非効率的になる。必要なプログラム素子の総数
は、パッドの個数の２乗に等しい。
第6D図は、第6C図の構造の変形例を示している。第6D
図の構造を用いて（第1B図に示される孔104−1,1のよう
なPIC孔に接続する）連結パッドＡを（同様のPIC孔104
に接続する）パッドＤに連結する場合には、２個のプロ
グラム素子をプログラムしなければならない。すなわ
ち、縦リード639−１と横リード638−１との交点に於け
る素子は、縦リード639−（Ｋ−１）と横リード638−１
との交点に於ける素子の場合と同様にプログラムしなけ
ればならない。しかしながら、第6D図の構造に示される
ように、パッドＡまたはパッドＤのような各導電性パッ
ドが、リード635−Ａのような導電性リードによって縦
リード639に接続されている。
図の構造を用いて（第1B図に示される孔104−1,1のよう
なPIC孔に接続する）連結パッドＡを（同様のPIC孔104
に接続する）パッドＤに連結する場合には、２個のプロ
グラム素子をプログラムしなければならない。すなわ
ち、縦リード639−１と横リード638−１との交点に於け
る素子は、縦リード639−（Ｋ−１）と横リード638−１
との交点に於ける素子の場合と同様にプログラムしなけ
ればならない。しかしながら、第6D図の構造に示される
ように、パッドＡまたはパッドＤのような各導電性パッ
ドが、リード635−Ａのような導電性リードによって縦
リード639に接続されている。
本実施例に於て横リードの数が縦リードの数の1/2以
下であるが、これは、各縦リードが直接には１個のパッ
ドにのみ接続されるのに対して、各横リードが２個のパ
ッドに接続されるからである。従って、第6D図に示され
る構造は、接続毎に１個のプログラム素子ではなく２個
のプログラム素子を犠牲にする代わりに第6C図に示され
る構造よりもより大きな柔軟性を有する。プロクラム素
子の数はパッドの数の２乗の1/2である。パッドの数が
より大きく（例えば、200以上500パッドまで）なるにつ
れて、この構造は、比較的非効率的になる。
下であるが、これは、各縦リードが直接には１個のパッ
ドにのみ接続されるのに対して、各横リードが２個のパ
ッドに接続されるからである。従って、第6D図に示され
る構造は、接続毎に１個のプログラム素子ではなく２個
のプログラム素子を犠牲にする代わりに第6C図に示され
る構造よりもより大きな柔軟性を有する。プロクラム素
子の数はパッドの数の２乗の1/2である。パッドの数が
より大きく（例えば、200以上500パッドまで）なるにつ
れて、この構造は、比較的非効率的になる。
第6E図は、パッド1,1をパッド4,1に接続するべく形成
された連結部を有する第6C図の単一クロスポイント・ス
イッチ・マトリックスアレイを示している。このように
するためには、横リードV1,1と横リードH1との交点を縦
リードV4,1と横リードH1との交点と同様にプログラムす
る。即ち、２個の素子がパッド1,1をパッド4,1に接続す
るようにプログラムされる。パッド1,2をパッド4,4に接
続するために、縦リードV1,2と横リードH3との交点及び
横リードH3と縦リードV4,4との交点に於けるプログラム
素子がプログラムされる。縦リードと横リードとの交点
が黒丸点によって電気的に接続されているように示され
ていない第6E図では習慣的に、プログラマブル素子（し
ばしば小円で示される）が、例えそのような交点に小円
が示されていない場合でも存在することになっている。
された連結部を有する第6C図の単一クロスポイント・ス
イッチ・マトリックスアレイを示している。このように
するためには、横リードV1,1と横リードH1との交点を縦
リードV4,1と横リードH1との交点と同様にプログラムす
る。即ち、２個の素子がパッド1,1をパッド4,1に接続す
るようにプログラムされる。パッド1,2をパッド4,4に接
続するために、縦リードV1,2と横リードH3との交点及び
横リードH3と縦リードV4,4との交点に於けるプログラム
素子がプログラムされる。縦リードと横リードとの交点
が黒丸点によって電気的に接続されているように示され
ていない第6E図では習慣的に、プログラマブル素子（し
ばしば小円で示される）が、例えそのような交点に小円
が示されていない場合でも存在することになっている。
第7A図は、ブロック図を用いてプログラマブル連結チ
ップ605のアーキテクチュアを示している。プログラマ
ブル連結チップ605の内部605aは、第6A図乃至第6E図に
関して記載されるようなセル606と横リード608及び縦リ
ード609とを有する。内部605Aを取り巻く環状方形部分
を形成する周辺領域605B内に、プログラムされるべき交
点を形成する特定の横リード及び縦リードを選択するた
めのシフトレジスタを有する制御・プログラム回路が配
置されている。更に、このプログラマブル連結チップ60
5の領域内には、試験ポートバス及び制御ポートバスの
ためのバッファ回路が設けられている。環状領域605Cが
環状領域605Bを囲繞し、かつ前記プログラマブル連結チ
ップが試験モード、動作モードまたはプログラムモード
にあるかどうかを決定するモード選択回路のような前記
チップの動作に重要な別の回路を有する。また、必要に
応じて別の特別な回路が周辺領域605C内に配置される。
ップ605のアーキテクチュアを示している。プログラマ
ブル連結チップ605の内部605aは、第6A図乃至第6E図に
関して記載されるようなセル606と横リード608及び縦リ
ード609とを有する。内部605Aを取り巻く環状方形部分
を形成する周辺領域605B内に、プログラムされるべき交
点を形成する特定の横リード及び縦リードを選択するた
めのシフトレジスタを有する制御・プログラム回路が配
置されている。更に、このプログラマブル連結チップ60
5の領域内には、試験ポートバス及び制御ポートバスの
ためのバッファ回路が設けられている。環状領域605Cが
環状領域605Bを囲繞し、かつ前記プログラマブル連結チ
ップが試験モード、動作モードまたはプログラムモード
にあるかどうかを決定するモード選択回路のような前記
チップの動作に重要な別の回路を有する。また、必要に
応じて別の特別な回路が周辺領域605C内に配置される。
第7B図は、プログラム構造、及び特に２個のトランジ
スタのみをプログラム回路の経路に用いてプログラム連
結チップ上の横導電性リードと縦導電性リードとのプロ
グラムするべき交点を選択するためのプログラムトラン
ジスタ及び回路を示している。第7B図に示される構造を
用いることによって、縦導電性リードと横導電性リード
との間の誘電体を破壊してそれらの間に十分に低い抵抗
を有する連結部を形成するために必要な数百ミリアンペ
ア乃至数アンペアの範囲にプログラム電流を到達させる
ことができる。例えば、縦導電性リードV1と横導電性リ
ードH1の交点をプログラムするために、トランジスタQ
1,Q2が設けられている。トランジスタQ1は、そのゲート
が電圧供給源VGP1に接続され、かつトランジスタQ2はそ
のゲートが電圧供給源HGP1に接続されている。トランジ
スタQ1はそのソースが縦導電性リードV1に接続されてい
るのに対して、ドレインが誘電性リードVDP1に接続され
ている。トランジスタQ2はそのソースが横リードH1に接
続され、かつドレインが導電性リードHDP1に接続されて
いる。
スタのみをプログラム回路の経路に用いてプログラム連
結チップ上の横導電性リードと縦導電性リードとのプロ
グラムするべき交点を選択するためのプログラムトラン
ジスタ及び回路を示している。第7B図に示される構造を
用いることによって、縦導電性リードと横導電性リード
との間の誘電体を破壊してそれらの間に十分に低い抵抗
を有する連結部を形成するために必要な数百ミリアンペ
ア乃至数アンペアの範囲にプログラム電流を到達させる
ことができる。例えば、縦導電性リードV1と横導電性リ
ードH1の交点をプログラムするために、トランジスタQ
1,Q2が設けられている。トランジスタQ1は、そのゲート
が電圧供給源VGP1に接続され、かつトランジスタQ2はそ
のゲートが電圧供給源HGP1に接続されている。トランジ
スタQ1はそのソースが縦導電性リードV1に接続されてい
るのに対して、ドレインが誘電性リードVDP1に接続され
ている。トランジスタQ2はそのソースが横リードH1に接
続され、かつドレインが導電性リードHDP1に接続されて
いる。
縦リードV1と横リードH1の交点をプログラムするため
に、VGP1を用いてトランジスタQ1のゲートを高電圧ＶGH
にし、トランジスタQ3のような他のトランジスタのゲー
トを０ボルトに維持し、かつトランジスタQ1上のドレイ
ン電圧VDP1をＶPPにする。しかしながら、トランジスタ
Q4のゲート電圧は、HGP1が高電圧となってトランジスタ
Q2をオン状態にするので、高くなる。しかしながら、ト
ランジスタQ2のドレインは、HDP1を０に駆動することに
よって０ボルトになり、かつトランジスタQ4のドレイン
に印加されるHDP2は０またはＶPP/2（この電圧はV2とH2
との交点のプログラム素子をプログラムしないように選
択される）になる。
に、VGP1を用いてトランジスタQ1のゲートを高電圧ＶGH
にし、トランジスタQ3のような他のトランジスタのゲー
トを０ボルトに維持し、かつトランジスタQ1上のドレイ
ン電圧VDP1をＶPPにする。しかしながら、トランジスタ
Q4のゲート電圧は、HGP1が高電圧となってトランジスタ
Q2をオン状態にするので、高くなる。しかしながら、ト
ランジスタQ2のドレインは、HDP1を０に駆動することに
よって０ボルトになり、かつトランジスタQ4のドレイン
に印加されるHDP2は０またはＶPP/2（この電圧はV2とH2
との交点のプログラム素子をプログラムしないように選
択される）になる。
プログラム電圧ＶPPは一般に15乃至50ボルトである。
リードVGP1に印加される電圧ＶGHは、ＶPPよりトランジ
スタの閾値電圧だけ大きく、約18乃至53ボルトである。
各トランジスタQ1〜Q4が高電圧下で動作するので、これ
らのトランジスタの閾値電圧は約３ボルトにされてい
る。上述した電圧の結果、導電性リードセグメントH1,V
1の交点に於ける前記プログラム素子のみが完全なプロ
グラム電圧ＶPPを受けて破壊することになる。
リードVGP1に印加される電圧ＶGHは、ＶPPよりトランジ
スタの閾値電圧だけ大きく、約18乃至53ボルトである。
各トランジスタQ1〜Q4が高電圧下で動作するので、これ
らのトランジスタの閾値電圧は約３ボルトにされてい
る。上述した電圧の結果、導電性リードセグメントH1,V
1の交点に於ける前記プログラム素子のみが完全なプロ
グラム電圧ＶPPを受けて破壊することになる。
第7C図は、その内部に含まれる入力バッファ及び出力
バッファに印加される制御信号に従っていずれかの方向
に到来する信号を増幅し得る双方向性増幅回路を示して
いる。即ち、第7A図に示されるように、PIC705上の各パ
ッドが第7C図に示される特別の機能試験線に接続され、
かつ符号Ｅを付した端子に印加される高レベル許可信号
と共に前記出力バッファ上の符号Ｓを付したリードに印
加される高レベル信号を介して前記出力バッファをON状
態にすることによって、前記特別機能試験線を前記試験
ポートに接続することができる。符号Ｓを付した前記リ
ード上の高レベル信号を前記出力バッファに印加すると
同時に、低レベル信号が符号Ｓを付した前記入力バッフ
ァｎを前記リードに印加され、それによって該入力バッ
ファをオフ状態にする。端子Ｓ、Ｓに印加された逆極性
信号によって、前記入力バッファがオン状態にされかつ
前記出力バッファがオフ状態にされて、前記試験ポート
からの信号を前記パッドに印加できるようになる。Ｓ信
号及びＥ信号は、第7A図の環状領域605B内の周辺回路に
転送されて、前記PIC上の前記パッド及び前記FPPCB上の
電子部品の前記リードを選択して前記試験ポートに接続
する。
バッファに印加される制御信号に従っていずれかの方向
に到来する信号を増幅し得る双方向性増幅回路を示して
いる。即ち、第7A図に示されるように、PIC705上の各パ
ッドが第7C図に示される特別の機能試験線に接続され、
かつ符号Ｅを付した端子に印加される高レベル許可信号
と共に前記出力バッファ上の符号Ｓを付したリードに印
加される高レベル信号を介して前記出力バッファをON状
態にすることによって、前記特別機能試験線を前記試験
ポートに接続することができる。符号Ｓを付した前記リ
ード上の高レベル信号を前記出力バッファに印加すると
同時に、低レベル信号が符号Ｓを付した前記入力バッフ
ァｎを前記リードに印加され、それによって該入力バッ
ファをオフ状態にする。端子Ｓ、Ｓに印加された逆極性
信号によって、前記入力バッファがオン状態にされかつ
前記出力バッファがオフ状態にされて、前記試験ポート
からの信号を前記パッドに印加できるようになる。Ｓ信
号及びＥ信号は、第7A図の環状領域605B内の周辺回路に
転送されて、前記PIC上の前記パッド及び前記FPPCB上の
電子部品の前記リードを選択して前記試験ポートに接続
する。
第8A図及び第8B図は、第1A図のチップ105のようなプ
ログラム連結チップをプリント回路基板100に取り付け
るための構造を示している。第8A図には、前記PIC孔
（第1B図に示される孔104−1,1〜104−R,Cに対応する）
の上方に分解図示される金属バンプ接点を有するパッド
を含むプログラム連結チップが示されている。加圧され
ると水平方向ではなく垂直方向に伝動する弾性材料から
なる緩衝媒体が、図示されるようにプログラム連結チッ
プと前記PIC孔との間に配置されている。また、前記緩
衝媒体は当該分野に於て周知の型式のボタンスプリング
（button spring）を用いた支持体とすることができ
る。この媒体は、その表面の平面度及び温度係数が異な
る前記PICの表面とFFPPCBとの間に於ける良好な緩衝体
である。プログラマブル連結チップをプログラマブルプ
リント回路基板に取り付けるために使用される特定の構
造は、プログラマブルプリント回路基板及びプログラマ
ブル連結チップの組合わせを用いた特定のシステムに関
する設計条件及びコストに従属する。
ログラム連結チップをプリント回路基板100に取り付け
るための構造を示している。第8A図には、前記PIC孔
（第1B図に示される孔104−1,1〜104−R,Cに対応する）
の上方に分解図示される金属バンプ接点を有するパッド
を含むプログラム連結チップが示されている。加圧され
ると水平方向ではなく垂直方向に伝動する弾性材料から
なる緩衝媒体が、図示されるようにプログラム連結チッ
プと前記PIC孔との間に配置されている。また、前記緩
衝媒体は当該分野に於て周知の型式のボタンスプリング
（button spring）を用いた支持体とすることができ
る。この媒体は、その表面の平面度及び温度係数が異な
る前記PICの表面とFFPPCBとの間に於ける良好な緩衝体
である。プログラマブル連結チップをプログラマブルプ
リント回路基板に取り付けるために使用される特定の構
造は、プログラマブルプリント回路基板及びプログラマ
ブル連結チップの組合わせを用いた特定のシステムに関
する設計条件及びコストに従属する。
第8B図は、第1A図に於けるチップ105のようなプログ
ラマブル連結チップを直接に第1A図に於ける基板100の
ようなプログラマブルプリント回路基板に取り付けるた
めの別の構造を示している。第8B図に於て、前記プログ
ラマブル連結チップはその一方の表面上に導電性パッド
が形成されて、前記チップ上の導電性素子とニッケル基
層の上にメッキされた鉛、錫のようなはんだからなる金
属バンプ接点との間のインタフェースとして機能する。
別の実施例では、バンブ接点全体がインジウムで形成さ
れている。バンプ接点に強度を与えるようにニッケルが
使用される。前記プログラマブルプリント回路基板は、
その前記プログラマブル連結チップが取り付けられるべ
き表面にバンプ接点が形成されるように、はんだが前記
PIC孔に形成されている。第1B図に於ける孔104−r,cの
ような前記PIC孔は、一般に銅が25.4ミクロン（１ミ
ル）のような選択された厚さでメッキされている。
ラマブル連結チップを直接に第1A図に於ける基板100の
ようなプログラマブルプリント回路基板に取り付けるた
めの別の構造を示している。第8B図に於て、前記プログ
ラマブル連結チップはその一方の表面上に導電性パッド
が形成されて、前記チップ上の導電性素子とニッケル基
層の上にメッキされた鉛、錫のようなはんだからなる金
属バンプ接点との間のインタフェースとして機能する。
別の実施例では、バンブ接点全体がインジウムで形成さ
れている。バンプ接点に強度を与えるようにニッケルが
使用される。前記プログラマブルプリント回路基板は、
その前記プログラマブル連結チップが取り付けられるべ
き表面にバンプ接点が形成されるように、はんだが前記
PIC孔に形成されている。第1B図に於ける孔104−r,cの
ような前記PIC孔は、一般に銅が25.4ミクロン（１ミ
ル）のような選択された厚さでメッキされている。
前記はんだバンプ接点は、前記プログラマブル連結チ
ップが前記はんだに圧接されかつその結合状態で加熱さ
れると、前記金属バンプ接点との固定接点を形成する。
２つの材料が湿潤しかつ１個となって前記プログラマブ
ル連結チップをプログラマブルプリント回路基板に強固
に固定しかつ電気的に接続する。前記はんだバンプ接点
については当該分野に於て周知であるので、この構造に
ついて詳細な説明は省略する。
ップが前記はんだに圧接されかつその結合状態で加熱さ
れると、前記金属バンプ接点との固定接点を形成する。
２つの材料が湿潤しかつ１個となって前記プログラマブ
ル連結チップをプログラマブルプリント回路基板に強固
に固定しかつ電気的に接続する。前記はんだバンプ接点
については当該分野に於て周知であるので、この構造に
ついて詳細な説明は省略する。
第1A図に於けるチップ105のようなプログラマブル連
結チップを第1A図に於ける基板100のようなプログラマ
ブルプリント回路基板に直接取り付けるために別の構造
を使用することができる。そのような構造には、前記PI
Cの前記プログラマブルプリント回路基板への取付け及
びPIC上の前記パッドの前記PIC孔へのワイヤボンディン
グが含まれる。電子部品をプリント回路基板に取り付け
るための当該分野で公知のあらゆる他の構造を本発明に
使用できるが、上述の説明ではそのような目的を有する
構造を実施例を用いて例示したにすぎない。
結チップを第1A図に於ける基板100のようなプログラマ
ブルプリント回路基板に直接取り付けるために別の構造
を使用することができる。そのような構造には、前記PI
Cの前記プログラマブルプリント回路基板への取付け及
びPIC上の前記パッドの前記PIC孔へのワイヤボンディン
グが含まれる。電子部品をプリント回路基板に取り付け
るための当該分野で公知のあらゆる他の構造を本発明に
使用できるが、上述の説明ではそのような目的を有する
構造を実施例を用いて例示したにすぎない。
本発明の別の実施例に於ては、プリント回路基板がプ
ログラマブル集積回路を使用することなくその上に形成
された電子部品を連結するための導電性トレースを含む
第１部分と、少くともその上に形成された電子部品を連
結するための少くとも１個のプログラマブル集積回路を
含む第２部分とからなる。前記プリント回路基板の前記
第２部分上に形成された電子部品は、或る場合には、導
電性トレースによって前記プリント回路基板の前記第１
部分上に形成された電子回路に連結される。これらの導
電性トレースは、一般に前記プリント回路基板の前記第
２部分上に形成された電子部品を連結するために前記プ
リント回路基板の前記第１部分から少なくとも１個のプ
ログラマブル集積回路まで続き、それによって前記プリ
ント回路基板の前記第２部分を該プリント回路基板の前
記第１部分と電気的に接続することができる。
ログラマブル集積回路を使用することなくその上に形成
された電子部品を連結するための導電性トレースを含む
第１部分と、少くともその上に形成された電子部品を連
結するための少くとも１個のプログラマブル集積回路を
含む第２部分とからなる。前記プリント回路基板の前記
第２部分上に形成された電子部品は、或る場合には、導
電性トレースによって前記プリント回路基板の前記第１
部分上に形成された電子回路に連結される。これらの導
電性トレースは、一般に前記プリント回路基板の前記第
２部分上に形成された電子部品を連結するために前記プ
リント回路基板の前記第１部分から少なくとも１個のプ
ログラマブル集積回路まで続き、それによって前記プリ
ント回路基板の前記第２部分を該プリント回路基板の前
記第１部分と電気的に接続することができる。
〈発明の効果〉 上述したように、本発明のフィールド・プログラマブ
ル・プリント回路基板（FPPCB）によって、容易にかつ
経済的に製造される標準的なプリント回路基板の機器構
成を提供することによって、複雑な電子システムの開発
に関連するコストが低減される。本発明によれば、本発
明の標準プログラマブルプリント回路基板を使用する電
子システムを設計する場合に、コンピュータ援助設計ソ
フトウェアを用いて、プログラマブルプリント回路基板
上に於ける電子部品の最適配置を決定し、かつ本発明の
プログラマブル連結チップの機器構成を決定して、所望
の電子システムが得られるように電子部品を適当に連結
することができる。
ル・プリント回路基板（FPPCB）によって、容易にかつ
経済的に製造される標準的なプリント回路基板の機器構
成を提供することによって、複雑な電子システムの開発
に関連するコストが低減される。本発明によれば、本発
明の標準プログラマブルプリント回路基板を使用する電
子システムを設計する場合に、コンピュータ援助設計ソ
フトウェアを用いて、プログラマブルプリント回路基板
上に於ける電子部品の最適配置を決定し、かつ本発明の
プログラマブル連結チップの機器構成を決定して、所望
の電子システムが得られるように電子部品を適当に連結
することができる。
第1A図は、それぞれに１個の部品孔102−r,cを対応する
PIC孔104−r,c（第1B図に示す）に接続するトレース103
−r,cのようなトレースからなる複数の層を含む本発明
のプログラマブルプリント回路基板を示す部分破断斜視
図である。 第1B図は、本発明をプログラマブル連結チップ105上の
ピンまたは電気的接点にトレース103−r,cのようなトレ
ースを接続するための孔104−r,cのようなPIC孔を含む
プログラマブル連結チップ105の下側にある第1A図のプ
ログラマブルプリント回路基板100の部分を示す部分破
断斜視図である。 第2A図乃至第2D図は、それぞれプログラマブル連結チッ
プ105の下側の各部品孔102を対応するPIC孔104に連結す
るためにトレース103−1,1〜103−1,3のような複数の導
電性トレースをそれぞれに有する導電性バス103を概略
的に示すと共に、前記プリント回路基板上に配列された
多数の部品孔102−1,1〜102−R,C（図示せず）と共に本
発明のプログラマブル連結チップ105を用いたプリント
回路基板105を概略的に示す平面図である。 第3A図乃至第3D図は、それぞれ本発明に使用するのに適
した異なる数の全体的な連結アーキテクチュアを示す平
面図である。 第4A図乃至第4C図は、それぞれ所望の電子的機能が得ら
れるように選択された方法で前記プリント回路基板400
上に配置されるべき電子部品を連結するべく前記プログ
ラマブルプリント回路基板上に配置されたプログラマブ
ル連結チップ405と共に本発明に従って構成されたプロ
グラマブルプリント回路基板400を示す平面図及び側面
図である。 第５図は、プログラマブルプリント回路基板500上の各
トレースの状態を試験するための試験ポートと、プリン
ト回路基板500上に配置された電子部品506−１〜506−
４を所望の方法で連結するべくプログラマブル連結チッ
プ505を構成するために制御ポートとを有する本発明の
プログラマブルプリント回路基板500を示す平面図であ
る。 第6A図は、本発明のプログラマブルプリント回路基板を
実行する際に使用するのに適したプログラマブル連結チ
ップ605を実行するための構造を示す斜視図である。 第6B図乃至第6E図は、それぞれ第6A図の構造と同様の構
造を示す平面図である。 第7A図は、プログラマブル連結チップ605のアーキテク
チュアを示す平面図である。 第7B図は、プログラマブル連結チップ605上に形成され
た２個の導電性リードの交点をプログラムするための構
造を示す平面図である。 第7C図は、本発明のプログラマブル連結チップ605に関
連して使用される試験ポートとの信号の受渡しを制御す
るための双方向性回路を示す回路図である。 第8A図は、本発明のプログラマブルプリント回路基板に
電子部品パッケージ及び／またはプログラマブル連結チ
ップを含むパッケージを接続するための構造を示す概略
斜視図である。 第8B図は、第8A図と異なる構造を示す断面図である。 100……プログラマブルプリント回路基板、101−１〜10
1−４……絶縁材料層、102−1,1〜102−R,C……部品
孔、103、103−1,1〜103−r,c……トレース、104、104
−1,1〜104−R,C……PIC孔、105……プログラマブル連
結チップ、300……PPCB、301−１〜301−７……プログ
ラマブル連結チップ、303−１〜303−８……バス、311
−１〜311−４……プログラマブル連結チップ、313−１
〜313−６……導電性バス、321−１〜321−６……プロ
グラマブル連結チップ、323−１〜323−６……バス、32
3−10……中央バス、331−１〜331−７……プログラマ
ブル連結チップ、333−１〜333−７……プログラマブル
連結チップ、400……プログラマブルプリント回路基
板、402、402−1,1〜402−R,C……部品孔、402P−R,C…
…パッド、405……プログラマブル連結チップ、407……
適応型ソケット、407−R,C……リード、500……プログ
ラマブルプリント回路基板、503、503−１〜503−４…
…トレース、505……プログラマブル連結チップ、506−
１〜506−４……電子部品、508……試験ポート、509…
…制御ポート、605……プログラマブル連結チップ、606
−1,1〜606−s,t……セル、607−1,1〜607−M,N……パ
ッド、608−１〜608−Ｊ……トラック、609−１〜609−
Ｋ……縦トラック、618−１〜618−３……短線、623−
１……ノード、624−１……交点、625A,625−Ｂ……リ
ード、628−１〜628−６……横線、629−１〜629−Ｋ…
…縦リード、635−Ａ……リード、638−１〜638−Ｊ…
…横リード、639−１〜639−Ｋ……縦リード、605A……
内部、605B……周辺領域、605C……環状領域。
PIC孔104−r,c（第1B図に示す）に接続するトレース103
−r,cのようなトレースからなる複数の層を含む本発明
のプログラマブルプリント回路基板を示す部分破断斜視
図である。 第1B図は、本発明をプログラマブル連結チップ105上の
ピンまたは電気的接点にトレース103−r,cのようなトレ
ースを接続するための孔104−r,cのようなPIC孔を含む
プログラマブル連結チップ105の下側にある第1A図のプ
ログラマブルプリント回路基板100の部分を示す部分破
断斜視図である。 第2A図乃至第2D図は、それぞれプログラマブル連結チッ
プ105の下側の各部品孔102を対応するPIC孔104に連結す
るためにトレース103−1,1〜103−1,3のような複数の導
電性トレースをそれぞれに有する導電性バス103を概略
的に示すと共に、前記プリント回路基板上に配列された
多数の部品孔102−1,1〜102−R,C（図示せず）と共に本
発明のプログラマブル連結チップ105を用いたプリント
回路基板105を概略的に示す平面図である。 第3A図乃至第3D図は、それぞれ本発明に使用するのに適
した異なる数の全体的な連結アーキテクチュアを示す平
面図である。 第4A図乃至第4C図は、それぞれ所望の電子的機能が得ら
れるように選択された方法で前記プリント回路基板400
上に配置されるべき電子部品を連結するべく前記プログ
ラマブルプリント回路基板上に配置されたプログラマブ
ル連結チップ405と共に本発明に従って構成されたプロ
グラマブルプリント回路基板400を示す平面図及び側面
図である。 第５図は、プログラマブルプリント回路基板500上の各
トレースの状態を試験するための試験ポートと、プリン
ト回路基板500上に配置された電子部品506−１〜506−
４を所望の方法で連結するべくプログラマブル連結チッ
プ505を構成するために制御ポートとを有する本発明の
プログラマブルプリント回路基板500を示す平面図であ
る。 第6A図は、本発明のプログラマブルプリント回路基板を
実行する際に使用するのに適したプログラマブル連結チ
ップ605を実行するための構造を示す斜視図である。 第6B図乃至第6E図は、それぞれ第6A図の構造と同様の構
造を示す平面図である。 第7A図は、プログラマブル連結チップ605のアーキテク
チュアを示す平面図である。 第7B図は、プログラマブル連結チップ605上に形成され
た２個の導電性リードの交点をプログラムするための構
造を示す平面図である。 第7C図は、本発明のプログラマブル連結チップ605に関
連して使用される試験ポートとの信号の受渡しを制御す
るための双方向性回路を示す回路図である。 第8A図は、本発明のプログラマブルプリント回路基板に
電子部品パッケージ及び／またはプログラマブル連結チ
ップを含むパッケージを接続するための構造を示す概略
斜視図である。 第8B図は、第8A図と異なる構造を示す断面図である。 100……プログラマブルプリント回路基板、101−１〜10
1−４……絶縁材料層、102−1,1〜102−R,C……部品
孔、103、103−1,1〜103−r,c……トレース、104、104
−1,1〜104−R,C……PIC孔、105……プログラマブル連
結チップ、300……PPCB、301−１〜301−７……プログ
ラマブル連結チップ、303−１〜303−８……バス、311
−１〜311−４……プログラマブル連結チップ、313−１
〜313−６……導電性バス、321−１〜321−６……プロ
グラマブル連結チップ、323−１〜323−６……バス、32
3−10……中央バス、331−１〜331−７……プログラマ
ブル連結チップ、333−１〜333−７……プログラマブル
連結チップ、400……プログラマブルプリント回路基
板、402、402−1,1〜402−R,C……部品孔、402P−R,C…
…パッド、405……プログラマブル連結チップ、407……
適応型ソケット、407−R,C……リード、500……プログ
ラマブルプリント回路基板、503、503−１〜503−４…
…トレース、505……プログラマブル連結チップ、506−
１〜506−４……電子部品、508……試験ポート、509…
…制御ポート、605……プログラマブル連結チップ、606
−1,1〜606−s,t……セル、607−1,1〜607−M,N……パ
ッド、608−１〜608−Ｊ……トラック、609−１〜609−
Ｋ……縦トラック、618−１〜618−３……短線、623−
１……ノード、624−１……交点、625A,625−Ｂ……リ
ード、628−１〜628−６……横線、629−１〜629−Ｋ…
…縦リード、635−Ａ……リード、638−１〜638−Ｊ…
…横リード、639−１〜639−Ｋ……縦リード、605A……
内部、605B……周辺領域、605C……環状領域。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−50372（ＪＰ，Ａ) 特開 昭58−117469（ＪＰ，Ａ) 特開 昭62−159060（ＪＰ，Ａ) 実開 昭53−141353（ＪＰ，Ｕ) 実開 昭62−91469（ＪＰ，Ｕ) 実開 昭59−182877（ＪＰ，Ｕ) 米国特許3867759（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01R 11/01 H05K 1/14
Claims (22)
- 【請求項１】回路構造であって、 電子部品を受けるための複数の部品接点を有する基板
と、 各々が、前記基板に亘って形成された複数の導電性トレ
ースからなる１つ若しくは複数の層であって、前記複数
の導電性トレースの各々が第１の端部と第２の端部とを
有し、前記複数の導電性トレースの各々の前記第１の端
部が対応する１個の前記部品接点に電気的に接続されて
いる、前記１つ若しくは複数の層と、 前記基板に亘って取り付けられた少なくとも１個のプロ
グラマブル集積回路であって、前記プログラマブル集積
回路が複数の導電性リードを有し、前記各導電性リード
が前記基板に亘って形成されている対応する１個の前記
導電性トレースの前記第２の端部に電気的に接続される
ことによって、前記各部品接点と前記対応する１個の導
電性リードとの間に導電路を形成しており、前記プログ
ラマブル集積回路が、前記基板に接続されるべき前記電
子部品によって所望の電気的機能を達成するように前記
基板に亘って形成された前記導電性トレースのうちの選
択された前記導電性トレースを連結するようにプログラ
ム可能である、前記少なくとも１個のプログラマブル集
積回路とを有することを特徴とする回路構造。 - 【請求項２】前記部品接点の少なくとも１部分が、それ
ぞれ前記電子部品の導電性リードを受けるために適当な
前記基板上の孔からなることを特徴とする第１請求項に
記載の回路構造。 - 【請求項３】前記孔の各々の内面が導電性材料でメッキ
されていることを特徴とする第２請求項に記載の回路構
造。 - 【請求項４】前記孔の各々の前記内面の前記導電性材料
が、対応する１個の前記導電性トレースに電気的に接続
されていることを特徴とする第３請求項に記載の回路構
造。 - 【請求項５】前記基板に取り付けられた複数の電子部品
を更に有し、 前記複数の電子部品の各々が、前記部品接点から選択さ
れた対応する前記部品接点と接触する少なくとも２個の
電気的リードを有することを特徴とする第１請求項に記
載の回路構造。 - 【請求項６】前記少なくとも１つのプログラマブル集積
回路が、１個の集積回路チップからなることを特徴とす
る第５請求項に記載の回路構造。 - 【請求項７】前記部品接点の少なくともいくつかが、前
記基板に亘って形成された対応する１個の前記導電性ト
レースにそれぞれ接続されているパッドからなることを
特徴とする第１請求項に記載の回路構造。 - 【請求項８】前記パッドの各々が、導電性リードを介し
て前記基板に貫設された孔に接続され、 前記孔が、その内面を導電性材料でメッキされ、かつ前
記基板に亘って形成された対応する１個の前記導電性ト
レースに電気的に接触していることを特徴とする第７請
求項に記載の回路構造。 - 【請求項９】前記基板が、 前記プログラマブル集積回路を用いることなく、前記基
板に亘って取り付けられた電子部品を連結するための導
電性トレースを有する第１部分と、 第２部分であって、少なくとも前記第２部分に取り付け
られた電子部品を連結するための少なくとも１個のプロ
グラマブル集積回路を受容する、前記第２部分とを備え
ることを特徴とする第１請求項に記載の回路構造。 - 【請求項１０】回路構造であって、 基板であって、（ａ）前記基板に亘って取り付けられる
電子部分を受けるための複数の第１電気的接点と、
（ｂ）対応する複数の第２電気的接点とを有する、前記
基板と、 各々が、前記基板に亘って形成された複数の導電性トレ
ースからなる１つ若しくは複数の層であって、前記導電
性トレースの各々が、１個の前記第１電気的接点を対応
する前記第２電気的接点に一意的に連結する、前記１つ
若しくは複数の層と、 前記導電性トレースのうちの選択されたものを連結する
ように前記第２電気的接点と電気的に接続され、前記基
板に亘って取り付けられた前記電子部品を選択された電
気回路として構成する、前記基板に亘って取り付けられ
た少なくとも１つのプログラマブル集積回路とを備える
ことを特徴とする回路構造。 - 【請求項１１】前記基板に装着された前記電子部品を更
に有することを特徴とする第10請求項に記載の回路構
造。 - 【請求項１２】前記導電性トレース上の信号の状態を決
定するために前記プログラマブル集積回路の状態を試験
するための手段を更に備えることを特徴とする第10請求
項に記載の回路構造。 - 【請求項１３】前記少なくとも１つのプログラマブル集
積回路の機器構成を制御するべく、前記基板に亘って形
成された前記導電性トレースの連結を制御するための制
御信号を前記少なくとも１つのプログラマブル集積回路
に送るための手段を更に備えることを特徴とする第10請
求項に記載の回路構造。 - 【請求項１４】前記基板が、 プログラマブル集積回路を用いることなく前記基板に亘
って取り付けられた電子部品を連結するための導電性ト
レースを有する第１部分と、 第２部分であって、前記基板うちの少なくとも前記第２
部分に亘って取り付けられた電子部品を連結するための
少なくとも１個のプログラマブル集積回路を受容する、
前記第２部分とを備えることを特徴とする第10請求項に
記載の回路構造。 - 【請求項１５】回路構造であって、 （ａ）電子部品のリードを受けるための複数の部品孔
と、（ｂ）対応する複数の孔とを有する基板と、 前記基板に亘って形成された複数の導電性トレースから
なる１つ若しくは複数の層であって、前記導電性トレー
スの各々が、前記複数の部品孔の１つを前記複数の孔の
１つに一意的に接続する、前記１つ若しくは複数の層
と、 前記基板に亘って取り付けられ、前記複数の孔と電気的
に接続された少なくとも１つのプログラマブル集積回路
とを備えることを特徴とする回路構造。 - 【請求項１６】前記基板が、 プログラマブル集積回路を用いることなく前記基板に亘
って取り付けられた電子部品を連結するための導電性ト
レースを有する第１部分と、 第２部分であって、前記基板の少なくとも前記第２の部
分に亘って取り付けられた電子部品を連結するための少
なくとも１個のプログラマブル集積回路を受容する、前
記第２部分とを備えることを特徴とする第15請求項に記
載の回路構造。 - 【請求項１７】電子システムを機器構成するための回路
構造の使用方法であって、 前記回路構造が、 （ａ）電子部品を受けるための複数の部品接点を有する
基板と、 （ｂ）各々が、前記基板に亘って形成された複数の導電
性トレースからなる１つ若しくは複数の層であって、前
記複数の導電性トレースの各々が、対応する１個の前記
部品接点に電気的に接続されている、前記１つ若しくは
複数の層と、 （ｃ）少なくとも１個のプログラマブル集積回路であっ
て、前記プログラマブル集積回路が前記基板の選択され
た部分に装着され、前記プログラマブル集積回路が複数
の導電性リードを有し、前記各導電性リードが前記基板
に亘って形成されている対応する１個の前記導電性トレ
ースに電気的に接続されることによって、前記各部品接
点と前記対応する１個の導電性リードとの間に導電路が
形成される、前記少なくとも１個のプログラマブル集積
回路とを有し、 前記方法が、 前記回路構造のコンピュータモデルを形成する過程と、 前記部品接点上の選択された前記電子部品の配置及び配
線をシミュレートする過程と、 前記少なくとも１つのプログラマブル集積回路の構成を
シミュレートすることにより、前記選択された前記電子
部品の所望の形態の連結をシミュレートして、前記連結
を得る過程と、 前記少なくとも１つのプログラマブル集積回路によって
連結された前記選択された前記電子部品からなる前記電
子システムの電気的性能をシミュレートする過程と、 前記電子部品を前記連結のように連結して、前記電子シ
ステムの性能及び特性を求める過程と、 前記電子システムの所望の特性及び機能が得られるま
で、上記の過程を繰り返して、シミュレーションの結果
によって示唆されるように前記電子部品の配置を変化さ
せる過程とからなることを特徴とする方法。 - 【請求項１８】前記部品接点の少なくとも１部分が、そ
れぞれ前記電子部品の導電性リードを受けるために適当
な前記基板上の孔からなることを特徴とする第17請求項
に記載の方法。 - 【請求項１９】前記複数の導電性トレースからなる前記
複数の層が、積層されたｍ個の前記層からなり、 ここでｍは２以上の整数であり、 前記複数の部品接点の各々が、前記ｍ個に等しい数の集
合のうちの対応する１つの前記集合に属し、 前記集合のうちの第ｉ番目の前記集合に属する前記部品
接点の各々は、前記複数の層のうちの第ｉ番目の前記層
の前記導電性トレースのうちの対応する前記導電性トレ
ースと電気的に接続されており、 ここで、ｉは２以上前記ｍ以下の整数であり、 前記層の各々の前記導電性トレースは、互いに他の層の
前記導電性トレースと電気的に絶縁されていることを特
徴とする請求項１乃至９の何れかに記載の回路構造。 - 【請求項２０】前記複数の導電性トレースからなる前記
複数の層が、積層されたｍ個の前記層からなり、 ここでｍは２以上の整数であり、 前記複数の第１電気的接点の各々が、前記ｍ個に等しい
数の集合のうちの対応する１つの前記集合に属し、 前記集合のうちの第ｉ番目の前記集合に属する前記第１
電気的接点の各々は、前記複数の層のうちの第ｉ番目の
前記層の前記導電性トレースのうちの対応する前記導電
性トレースと電気的に接続されており、 ここで、ｉは２以上前記ｍ以下の整数であり、 前記層の各々の前記導電性トレースは、互いに他の層の
前記導電性トレースと電気的に絶縁されていることを特
徴とする請求項10乃至14の何れかに記載の回路構造。 - 【請求項２１】前記複数の導電性トレースからなる前記
複数の層が、積層されたｍ個の前記層からなり、 ここでｍは２以上の整数であり、 前記複数の部品孔の各々が、前記ｍ個に等しい数の集合
のうちの対応する１つの前記集合に属し、 前記集合のうちの第ｉ番目の前記集合に属する前記部品
孔の各々は、前記複数の層のうちの第ｉ番目の前記層の
前記導電性トレースのうちの対応する前記導電性トレー
スと電気的に接続されており、 ここで、ｉは２以上前記ｍ以下の整数であり、 前記層の各々の前記導電性トレースは、互いに他の層の
前記導電性トレースと電気的に絶縁されていることを特
徴とする請求項15若しくは16に記載の回路構造。 - 【請求項２２】前記複数の導電性トレースからなる前記
複数の層が、積層されたｍ個の前記層からなり、 ここでｍは２以上の整数であり、 前記複数の部品接点の各々が、前記ｍ個に等しい数の集
合のうちの対応する１つの前記集合に属し、 前記集合のうちの第ｉ番目の前記集合に属する前記部品
接点の各々は、前記複数の層のうちの第ｉ番目の前記層
の前記導電性トレースのうちの対応する前記導電性トレ
ースと電気的に接続されており、 ここで、ｉは２以上前記ｍ以下の整数であり、 前記層の各々の前記導電性トレースは、互いに他の層の
前記導電性トレースと電気的に絶縁されていることを特
徴とする請求項17若しくは18に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US410,194 | 1982-08-23 | ||
| US07/410,194 US5377124A (en) | 1989-09-20 | 1989-09-20 | Field programmable printed circuit board |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03171573A JPH03171573A (ja) | 1991-07-25 |
| JP3118455B2 true JP3118455B2 (ja) | 2000-12-18 |
Family
ID=23623660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02249920A Expired - Lifetime JP3118455B2 (ja) | 1989-09-20 | 1990-09-19 | プリント回路基板とプリント回路基板上の電子システムの機器構成方法とプログラマブル連結チップ |
Country Status (4)
| Country | Link |
|---|---|
| US (6) | US5377124A (ja) |
| EP (2) | EP0973108A3 (ja) |
| JP (1) | JP3118455B2 (ja) |
| DE (2) | DE69033582D1 (ja) |
Families Citing this family (85)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5367208A (en) | 1986-09-19 | 1994-11-22 | Actel Corporation | Reconfigurable programmable interconnect architecture |
| US5452231A (en) * | 1988-10-05 | 1995-09-19 | Quickturn Design Systems, Inc. | Hierarchically connected reconfigurable logic assembly |
| US5377124A (en) * | 1989-09-20 | 1994-12-27 | Aptix Corporation | Field programmable printed circuit board |
| US5621650A (en) * | 1989-10-30 | 1997-04-15 | Advanced Micro Devices, Inc. | Programmable logic device with internal time-constant multiplexing of signals from external interconnect buses |
| EP0518701A3 (en) * | 1991-06-14 | 1993-04-21 | Aptix Corporation | Field programmable circuit module |
| US5508938A (en) * | 1992-08-13 | 1996-04-16 | Fujitsu Limited | Special interconnect layer employing offset trace layout for advanced multi-chip module packages |
| US5432708A (en) * | 1992-10-08 | 1995-07-11 | Aptix Corporation | Multichip module integrated circuit device having maximum input/output capability |
| US5566080A (en) * | 1993-09-07 | 1996-10-15 | Fujitsu Limited | Method and apparatus for designing semiconductor device |
| US5559997A (en) * | 1993-10-04 | 1996-09-24 | Matsushita Electric Industrial Co., Ltd. | System and method for designing a printed-circuit board |
| US5537108A (en) | 1994-02-08 | 1996-07-16 | Prolinx Labs Corporation | Method and structure for programming fuses |
| US5917229A (en) | 1994-02-08 | 1999-06-29 | Prolinx Labs Corporation | Programmable/reprogrammable printed circuit board using fuse and/or antifuse as interconnect |
| US5834824A (en) | 1994-02-08 | 1998-11-10 | Prolinx Labs Corporation | Use of conductive particles in a nonconductive body as an integrated circuit antifuse |
| US5726482A (en) | 1994-02-08 | 1998-03-10 | Prolinx Labs Corporation | Device-under-test card for a burn-in board |
| US5808351A (en) | 1994-02-08 | 1998-09-15 | Prolinx Labs Corporation | Programmable/reprogramable structure using fuses and antifuses |
| US5680583A (en) | 1994-02-16 | 1997-10-21 | Arkos Design, Inc. | Method and apparatus for a trace buffer in an emulation system |
| US5424655A (en) | 1994-05-20 | 1995-06-13 | Quicklogic Corporation | Programmable application specific integrated circuit employing antifuses and methods therefor |
| US5962815A (en) | 1995-01-18 | 1999-10-05 | Prolinx Labs Corporation | Antifuse interconnect between two conducting layers of a printed circuit board |
| US5905383A (en) * | 1995-08-29 | 1999-05-18 | Tektronix, Inc. | Multi-chip module development substrate |
| US5906042A (en) | 1995-10-04 | 1999-05-25 | Prolinx Labs Corporation | Method and structure to interconnect traces of two conductive layers in a printed circuit board |
| US5767575A (en) | 1995-10-17 | 1998-06-16 | Prolinx Labs Corporation | Ball grid array structure and method for packaging an integrated circuit chip |
| US6570404B1 (en) | 1996-03-29 | 2003-05-27 | Altera Corporation | High-performance programmable logic architecture |
| US5872338A (en) | 1996-04-10 | 1999-02-16 | Prolinx Labs Corporation | Multilayer board having insulating isolation rings |
| US5841967A (en) | 1996-10-17 | 1998-11-24 | Quickturn Design Systems, Inc. | Method and apparatus for design verification using emulation and simulation |
| JPH10126014A (ja) * | 1996-10-23 | 1998-05-15 | Sony Corp | 回路基板 |
| KR19980039110A (ko) * | 1996-11-27 | 1998-08-17 | 배순훈 | 다중배열 프린트기판의 자삽경로 작성장치와 그 작성방법 |
| US6286093B1 (en) | 1996-12-10 | 2001-09-04 | Logic Express Systems, Inc. | Multi-bus programmable interconnect architecture |
| US5959466A (en) * | 1997-01-31 | 1999-09-28 | Actel Corporation | Field programmable gate array with mask programmed input and output buffers |
| US5821776A (en) * | 1997-01-31 | 1998-10-13 | Actel Corporation | Field programmable gate array with mask programmed analog function circuits |
| US6150837A (en) * | 1997-02-28 | 2000-11-21 | Actel Corporation | Enhanced field programmable gate array |
| US5952833A (en) * | 1997-03-07 | 1999-09-14 | Micron Technology, Inc. | Programmable voltage divider and method for testing the impedance of a programmable element |
| US6026230A (en) * | 1997-05-02 | 2000-02-15 | Axis Systems, Inc. | Memory simulation system and method |
| US6009256A (en) * | 1997-05-02 | 1999-12-28 | Axis Systems, Inc. | Simulation/emulation system and method |
| US6421251B1 (en) | 1997-05-02 | 2002-07-16 | Axis Systems Inc | Array board interconnect system and method |
| US6134516A (en) * | 1997-05-02 | 2000-10-17 | Axis Systems, Inc. | Simulation server system and method |
| US6321366B1 (en) | 1997-05-02 | 2001-11-20 | Axis Systems, Inc. | Timing-insensitive glitch-free logic system and method |
| US6389379B1 (en) | 1997-05-02 | 2002-05-14 | Axis Systems, Inc. | Converification system and method |
| US5903744A (en) * | 1997-05-15 | 1999-05-11 | Logic Express System, Inc. | Logic emulator using a disposable wire-wrap interconnect board with an FPGA emulation board |
| US5960191A (en) | 1997-05-30 | 1999-09-28 | Quickturn Design Systems, Inc. | Emulation system with time-multiplexed interconnect |
| US5943490A (en) * | 1997-05-30 | 1999-08-24 | Quickturn Design Systems, Inc. | Distributed logic analyzer for use in a hardware logic emulation system |
| US5970240A (en) | 1997-06-25 | 1999-10-19 | Quickturn Design Systems, Inc. | Method and apparatus for configurable memory emulation |
| US6289494B1 (en) | 1997-11-12 | 2001-09-11 | Quickturn Design Systems, Inc. | Optimized emulation and prototyping architecture |
| US6038336A (en) * | 1997-12-04 | 2000-03-14 | Daewoo Electronics Co., Ltd. | PCB testing circuit for an automatic inserting apparatus and a testing method therefor |
| JP2001511954A (ja) * | 1997-12-05 | 2001-08-14 | ダエウー エレクトロニクス カンパニー リミテッド | 自動挿入経路訂正方法及びその装置 |
| US6034427A (en) | 1998-01-28 | 2000-03-07 | Prolinx Labs Corporation | Ball grid array structure and method for packaging an integrated circuit chip |
| CN1192241C (zh) * | 1998-02-18 | 2005-03-09 | 卢瑟·梅尔泽有限公司 | 测试印刷电路板的方法和装置 |
| GB2337346B (en) * | 1998-05-15 | 2001-04-11 | Lsi Logic Corp | Integrated circuit routing |
| US6754485B1 (en) * | 1998-12-23 | 2004-06-22 | American Calcar Inc. | Technique for effectively providing maintenance and information to vehicles |
| US6229227B1 (en) * | 1998-12-28 | 2001-05-08 | Kawasaki Steel Corporation | Programmable-value on-chip passive components for integrated circuit (IC) chips, and systems utilizing same |
| US6820046B1 (en) * | 1999-01-19 | 2004-11-16 | Texas Instruments Incorporated | System for electrically modeling an electronic structure and method of operation |
| US6604230B1 (en) | 1999-02-09 | 2003-08-05 | The Governing Counsel Of The University Of Toronto | Multi-logic device systems having partial crossbar and direct interconnection architectures |
| US6380729B1 (en) * | 1999-02-16 | 2002-04-30 | Alien Technology Corporation | Testing integrated circuit dice |
| US6272451B1 (en) * | 1999-07-16 | 2001-08-07 | Atmel Corporation | Software tool to allow field programmable system level devices |
| DE19945405C2 (de) * | 1999-09-22 | 2001-09-27 | Texas Instruments Deutschland | Verfahren zum Herstellen einer integrierten Schaltung mit Schaltungsmodulen und Bus-Leitungssystem |
| US6697957B1 (en) | 2000-05-11 | 2004-02-24 | Quickturn Design Systems, Inc. | Emulation circuit with a hold time algorithm, logic analyzer and shadow memory |
| US7725860B1 (en) * | 2000-06-19 | 2010-05-25 | Herman Kwong | Contact mapping using channel routing |
| JP4022040B2 (ja) * | 2000-10-05 | 2007-12-12 | 松下電器産業株式会社 | 半導体デバイス |
| DE10116406A1 (de) * | 2001-04-02 | 2002-10-17 | Power One Ag Uster | Vorrichtung zum Herstellen und Testen von Elektronik-Baugruppen |
| US6528735B1 (en) | 2001-09-07 | 2003-03-04 | International Business Machines Corporation | Substrate design of a chip using a generic substrate design |
| US20030058604A1 (en) * | 2001-09-13 | 2003-03-27 | Canagasaby Karthisha S. | Method and apparatus to emulate external IO interconnection |
| US6762489B2 (en) * | 2001-11-20 | 2004-07-13 | International Business Machines Corporation | Jogging structure for wiring translation between grids with non-integral pitch ratios in chip carrier modules |
| US6740821B1 (en) | 2002-03-01 | 2004-05-25 | Micron Technology, Inc. | Selectively configurable circuit board |
| US6753482B1 (en) * | 2002-05-06 | 2004-06-22 | Micron Technology, Inc. | Semiconductor component with adjustment circuitry |
| US7112994B2 (en) | 2002-07-08 | 2006-09-26 | Viciciv Technology | Three dimensional integrated circuits |
| US6992503B2 (en) | 2002-07-08 | 2006-01-31 | Viciciv Technology | Programmable devices with convertibility to customizable devices |
| US8643162B2 (en) | 2007-11-19 | 2014-02-04 | Raminda Udaya Madurawe | Pads and pin-outs in three dimensional integrated circuits |
| US6922049B2 (en) * | 2003-02-04 | 2005-07-26 | Mitac International Corp. | Testing method for a printed circuit board formed with conductive traces for high-frequency differential signal transmission |
| GB0304440D0 (en) * | 2003-02-27 | 2003-04-02 | Pace Micro Tech Plc | Printed circuit board and method of use thereof |
| US6911730B1 (en) | 2003-03-03 | 2005-06-28 | Xilinx, Inc. | Multi-chip module including embedded transistors within the substrate |
| US7271581B2 (en) * | 2003-04-02 | 2007-09-18 | Micron Technology, Inc. | Integrated circuit characterization printed circuit board, test equipment including same, method of fabrication thereof and method of characterizing an integrated circuit device |
| US6908314B2 (en) * | 2003-07-15 | 2005-06-21 | Alcatel | Tailored interconnect module |
| US7095253B1 (en) | 2003-07-21 | 2006-08-22 | Xilinx, Inc. | Programmable multi-chip module |
| US7030651B2 (en) | 2003-12-04 | 2006-04-18 | Viciciv Technology | Programmable structured arrays |
| US7353491B2 (en) * | 2004-05-28 | 2008-04-01 | Peter Pius Gutberlet | Optimization of memory accesses in a circuit design |
| US7606697B2 (en) * | 2004-06-01 | 2009-10-20 | Quickturn Design Systems, Inc. | System and method for resolving artifacts in differential signals |
| US7640155B2 (en) * | 2004-06-01 | 2009-12-29 | Quickturn Design Systems, Inc. | Extensible memory architecture and communication protocol for supporting multiple devices in low-bandwidth, asynchronous applications |
| US7440866B2 (en) * | 2004-06-01 | 2008-10-21 | Quickturn Design Systems Inc. | System and method for validating an input/output voltage of a target system |
| US7721036B2 (en) * | 2004-06-01 | 2010-05-18 | Quickturn Design Systems Inc. | System and method for providing flexible signal routing and timing |
| US7721238B2 (en) * | 2004-09-22 | 2010-05-18 | Digi International Inc. | Method and apparatus for configurable printed circuit board circuit layout pattern |
| US7689960B2 (en) * | 2006-01-25 | 2010-03-30 | Easic Corporation | Programmable via modeling |
| US8124429B2 (en) * | 2006-12-15 | 2012-02-28 | Richard Norman | Reprogrammable circuit board with alignment-insensitive support for multiple component contact types |
| US7982468B2 (en) * | 2008-03-13 | 2011-07-19 | Oracle America, Inc. | Apparatus and method for testing electrical interconnects with switches |
| JP5758584B2 (ja) * | 2010-03-18 | 2015-08-05 | 本田技研工業株式会社 | ジャンクションボックス |
| US8959010B1 (en) | 2011-12-08 | 2015-02-17 | Cadence Design Systems, Inc. | Emulation system with improved reliability of interconnect and a method for programming such interconnect |
| US8743735B1 (en) | 2012-01-18 | 2014-06-03 | Cadence Design Systems, Inc. | Emulation system for verifying a network device |
| US8595683B1 (en) | 2012-04-12 | 2013-11-26 | Cadence Design Systems, Inc. | Generating user clocks for a prototyping environment |
Family Cites Families (82)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3849872A (en) * | 1972-10-24 | 1974-11-26 | Ibm | Contacting integrated circuit chip terminal through the wafer kerf |
| US3867759A (en) * | 1973-06-13 | 1975-02-25 | Us Air Force | Method of manufacturing a multi-layered strip transmission line printed circuit board integrated package |
| JPS5267532A (en) * | 1975-12-03 | 1977-06-04 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory unit |
| US4107146A (en) * | 1977-02-14 | 1978-08-15 | Armstrong Cork Company | Curable aryloxyphosphazene polymers |
| US4124899A (en) * | 1977-05-23 | 1978-11-07 | Monolithic Memories, Inc. | Programmable array logic circuit |
| US4183460A (en) * | 1977-12-23 | 1980-01-15 | Burroughs Corporation | In-situ test and diagnostic circuitry and method for CML chips |
| US4241307A (en) * | 1978-08-18 | 1980-12-23 | International Business Machines Corporation | Module interconnection testing scheme |
| US4245273A (en) * | 1979-06-29 | 1981-01-13 | International Business Machines Corporation | Package for mounting and interconnecting a plurality of large scale integrated semiconductor devices |
| DE3036869C2 (de) * | 1979-10-01 | 1985-09-05 | Hitachi, Ltd., Tokio/Tokyo | Integrierte Halbleiterschaltung und Schaltkreisaktivierverfahren |
| US4354228A (en) * | 1979-12-20 | 1982-10-12 | International Business Machines Corporation | Flexible processor on a single semiconductor substrate using a plurality of arrays |
| US4327355A (en) * | 1980-06-23 | 1982-04-27 | Burroughs Corporation | Digital device with interconnect matrix |
| US4357703A (en) * | 1980-10-09 | 1982-11-02 | Control Data Corporation | Test system for LSI circuits resident on LSI chips |
| US4467400A (en) * | 1981-01-16 | 1984-08-21 | Burroughs Corporation | Wafer scale integrated circuit |
| US4486705A (en) * | 1981-01-16 | 1984-12-04 | Burroughs Corporation | Method of testing networks on a wafer having grounding points on its periphery |
| US4479088A (en) * | 1981-01-16 | 1984-10-23 | Burroughs Corporation | Wafer including test lead connected to ground for testing networks thereon |
| US4458297A (en) * | 1981-01-16 | 1984-07-03 | Mosaic Systems, Inc. | Universal interconnection substrate |
| US4441075A (en) * | 1981-07-02 | 1984-04-03 | International Business Machines Corporation | Circuit arrangement which permits the testing of each individual chip and interchip connection in a high density packaging structure having a plurality of interconnected chips, without any physical disconnection |
| US4458197A (en) * | 1981-09-08 | 1984-07-03 | The Boeing Company | Apparatus and method for automatically testing a multiple node electrical circuit |
| US4433331A (en) * | 1981-12-14 | 1984-02-21 | Bell Telephone Laboratories, Incorporated | Programmable logic array interconnection matrix |
| US4509008A (en) * | 1982-04-20 | 1985-04-02 | International Business Machines Corporation | Method of concurrently testing each of a plurality of interconnected integrated circuit chips |
| JPS59161839A (ja) * | 1983-03-07 | 1984-09-12 | Ricoh Co Ltd | 配線アレイチツプ |
| US4649413A (en) * | 1983-08-29 | 1987-03-10 | Texas Instruments Incorporated | MOS integrated circuit having a metal programmable matrix |
| JPS6050940A (ja) * | 1983-08-31 | 1985-03-22 | Toshiba Corp | 半導体集積回路 |
| US4847732A (en) * | 1983-09-15 | 1989-07-11 | Mosaic Systems, Inc. | Wafer and method of making same |
| US4578773A (en) * | 1983-09-27 | 1986-03-25 | Four-Phase Systems, Inc. | Circuit board status detection system |
| US4703436A (en) * | 1984-02-01 | 1987-10-27 | Inova Microelectronics Corporation | Wafer level integration technique |
| EP0174950A4 (en) * | 1984-02-21 | 1988-02-05 | Mosaic Systems Inc | PACKING SYSTEM ON SEMICONDUCTOR DISC SCALE AND LADDER AND METHOD FOR PRODUCING THE SAME. |
| US4870302A (en) * | 1984-03-12 | 1989-09-26 | Xilinx, Inc. | Configurable electrical circuit having configurable logic elements and configurable interconnects |
| US4779340A (en) * | 1984-03-26 | 1988-10-25 | Axonix Corporation | Programmable electronic interconnect system and method of making |
| DK291184D0 (da) * | 1984-06-13 | 1984-06-13 | Boeegh Petersen Allan | Fremgangsmaade og indretning til test af kredsloebsplader |
| FR2567709B1 (fr) * | 1984-07-11 | 1990-11-09 | Nec Corp | Ensemble a paillette comprenant un substrat de cablage multi-couche |
| US4638246A (en) * | 1984-09-21 | 1987-01-20 | Gte Laboratories Incorporated | Integrated circuit input-output diagnostic system |
| US4642487A (en) * | 1984-09-26 | 1987-02-10 | Xilinx, Inc. | Special interconnect for configurable logic array |
| US4706216A (en) * | 1985-02-27 | 1987-11-10 | Xilinx, Inc. | Configurable logic element |
| JPH073838B2 (ja) * | 1985-02-28 | 1995-01-18 | 株式会社東芝 | 半導体集積回路 |
| US4697241A (en) * | 1985-03-01 | 1987-09-29 | Simulog, Inc. | Hardware logic simulator |
| US4963768A (en) * | 1985-03-29 | 1990-10-16 | Advanced Micro Devices, Inc. | Flexible, programmable cell array interconnected by a programmable switch matrix |
| EP0204034B1 (en) * | 1985-04-17 | 1994-11-09 | Xilinx, Inc. | Configurable logic array |
| DE3526485A1 (de) * | 1985-07-24 | 1987-02-05 | Heinz Krug | Schaltungsanordnung zum pruefen integrierter schaltungseinheiten |
| US4807183A (en) * | 1985-09-27 | 1989-02-21 | Carnegie-Mellon University | Programmable interconnection chip for computer system functional modules |
| US4813017A (en) * | 1985-10-28 | 1989-03-14 | International Business Machines Corportion | Semiconductor memory device and array |
| US4906987A (en) * | 1985-10-29 | 1990-03-06 | Ohio Associated Enterprises, Inc. | Printed circuit board system and method |
| US4949084A (en) * | 1985-10-29 | 1990-08-14 | Ohio Associated Enterprises, Inc. | Programmable integrated crosspoint switch |
| US4729124A (en) * | 1985-12-19 | 1988-03-01 | Concurrent Computer Corporation | Diagnostic system |
| US4744084A (en) * | 1986-02-27 | 1988-05-10 | Mentor Graphics Corporation | Hardware modeling system and method for simulating portions of electrical circuits |
| US4749947A (en) * | 1986-03-10 | 1988-06-07 | Cross-Check Systems, Inc. | Grid-based, "cross-check" test structure for testing integrated circuits |
| GB2188175B (en) * | 1986-03-18 | 1990-02-07 | Stc Plc | Data processing arrangement |
| US4866432A (en) * | 1986-04-25 | 1989-09-12 | Exel Microelectronics, Inc. | Field programmable matrix circuit for EEPROM logic cells |
| US4717988A (en) * | 1986-05-05 | 1988-01-05 | Itt Defense Communications Division Of Itt Corporation | Universal wafer scale assembly |
| US5015885A (en) * | 1986-09-19 | 1991-05-14 | Actel Corporation | Reconfigurable programmable interconnect architecture |
| US4758745B1 (en) * | 1986-09-19 | 1994-11-15 | Actel Corp | User programmable integrated circuit interconnect architecture and test method |
| US4884122A (en) * | 1988-08-05 | 1989-11-28 | General Electric Company | Method and configuration for testing electronic circuits and integrated circuit chips using a removable overlay layer |
| US4979138A (en) * | 1986-09-26 | 1990-12-18 | Raymond Arrathoon | High fan factor modified crossbar architecture and method for optical digital computing |
| US4877599A (en) * | 1986-11-10 | 1989-10-31 | New England Deaconess Hospital Corporation | Detection of vascular disease with labelled antibodies |
| SE8605270D0 (sv) * | 1986-12-08 | 1986-12-08 | Pharmacia Ab | Hyaluronsyrabestemningsmetod och reagenssats for anvendning vid metoden |
| US4786904A (en) * | 1986-12-15 | 1988-11-22 | Zoran Corporation | Electronically programmable gate array having programmable interconnect lines |
| US4829404A (en) * | 1987-04-27 | 1989-05-09 | Flexmark, Inc. | Method of producing a flexible circuit and master grid therefor |
| US4817093A (en) * | 1987-06-18 | 1989-03-28 | International Business Machines Corporation | Method of partitioning, testing and diagnosing a VLSI multichip package and associated structure |
| AU610249B2 (en) * | 1987-09-29 | 1991-05-16 | Microelectronics And Computer Technology Corporation | Customizable circuitry |
| US4855253A (en) * | 1988-01-29 | 1989-08-08 | Hewlett-Packard | Test method for random defects in electronic microstructures |
| US4888665A (en) * | 1988-02-19 | 1989-12-19 | Microelectronics And Computer Technology Corporation | Customizable circuitry |
| US4894605A (en) * | 1988-02-24 | 1990-01-16 | Digital Equipment Corporation | Method and on-chip apparatus for continuity testing |
| US4860165A (en) * | 1988-04-27 | 1989-08-22 | Prime Computer, Inc. | Semiconductor chip carrier package |
| US5144548A (en) * | 1988-07-15 | 1992-09-01 | Iris Technologies, Inc. | Routing switcher |
| AU4347189A (en) * | 1988-10-05 | 1990-05-01 | Mentor Graphics Corporation | Method of using electronically reconfigurable gate array logic and apparatus formed thereby |
| US5452231A (en) * | 1988-10-05 | 1995-09-19 | Quickturn Design Systems, Inc. | Hierarchically connected reconfigurable logic assembly |
| US5109353A (en) * | 1988-12-02 | 1992-04-28 | Quickturn Systems, Incorporated | Apparatus for emulation of electronic hardware system |
| US4956602A (en) * | 1989-02-14 | 1990-09-11 | Amber Engineering, Inc. | Wafer scale testing of redundant integrated circuit dies |
| US5295082A (en) * | 1989-02-22 | 1994-03-15 | The Boeing Company | Efficient method for multichip module interconnect |
| US5082900A (en) * | 1989-03-29 | 1992-01-21 | Chisso Corporation | Opacified molded product |
| US5253181A (en) * | 1989-04-27 | 1993-10-12 | Kawasaki Steel Corporation | Programmable one-board computer, and methods of verification of logic circuit and alteration to actual circuit using the programmable one-board computer |
| US5255203A (en) * | 1989-08-15 | 1993-10-19 | Advanced Micro Devices, Inc. | Interconnect structure for programmable logic device |
| US5231588A (en) * | 1989-08-15 | 1993-07-27 | Advanced Micro Devices, Inc. | Programmable gate array with logic cells having symmetrical input/output structures |
| US5377124A (en) * | 1989-09-20 | 1994-12-27 | Aptix Corporation | Field programmable printed circuit board |
| US5400262A (en) * | 1989-09-20 | 1995-03-21 | Aptix Corporation | Universal interconnect matrix array |
| EP0481703B1 (en) * | 1990-10-15 | 2003-09-17 | Aptix Corporation | Interconnect substrate having integrated circuit for programmable interconnection and sample testing |
| US5107146A (en) * | 1991-02-13 | 1992-04-21 | Actel Corporation | Mixed mode analog/digital programmable interconnect architecture |
| WO1993002510A1 (en) * | 1991-07-17 | 1993-02-04 | Tutankhamon Electronics | Network monitor and test apparatus |
| US5259082A (en) * | 1992-02-28 | 1993-11-09 | Pavel Sebor | Mechanism for dislodging a submersible cleaning device from a surface |
| US5414638A (en) * | 1992-12-18 | 1995-05-09 | Aptix Corporation | Programmable interconnect architecture |
| AU6958694A (en) * | 1993-05-28 | 1994-12-20 | Regents Of The University Of California, The | Field programmable logic device with dynamic interconnections to a dynamic logic core |
| US5457410A (en) * | 1993-08-03 | 1995-10-10 | Btr, Inc. | Architecture and interconnect scheme for programmable logic circuits |
-
1989
- 1989-09-20 US US07/410,194 patent/US5377124A/en not_active Expired - Fee Related
-
1990
- 1990-09-19 EP EP99119839A patent/EP0973108A3/en not_active Withdrawn
- 1990-09-19 DE DE69033582A patent/DE69033582D1/de not_active Expired - Fee Related
- 1990-09-19 DE DE69033582T patent/DE69033582T4/de not_active Expired - Lifetime
- 1990-09-19 EP EP90310252A patent/EP0419232B1/en not_active Expired - Lifetime
- 1990-09-19 JP JP02249920A patent/JP3118455B2/ja not_active Expired - Lifetime
-
1993
- 1993-12-22 US US08/171,992 patent/US5544069A/en not_active Expired - Lifetime
-
1995
- 1995-08-28 US US08/520,326 patent/US5661409A/en not_active Expired - Lifetime
-
1998
- 1998-02-20 US US09/027,521 patent/US20010039646A1/en not_active Abandoned
-
2001
- 2001-02-28 US US09/797,159 patent/US20010009032A1/en not_active Abandoned
-
2002
- 2002-01-17 US US10/052,671 patent/US20020100010A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20010009032A1 (en) | 2001-07-19 |
| DE69033582T4 (de) | 2002-08-01 |
| EP0973108A3 (en) | 2006-03-08 |
| EP0419232A3 (en) | 1993-05-26 |
| US20020100010A1 (en) | 2002-07-25 |
| EP0419232A2 (en) | 1991-03-27 |
| US20010039646A1 (en) | 2001-11-08 |
| DE69033582D1 (de) | 2000-08-17 |
| US5377124A (en) | 1994-12-27 |
| JPH03171573A (ja) | 1991-07-25 |
| EP0419232B1 (en) | 2000-07-12 |
| DE69033582T2 (de) | 2001-03-08 |
| US5544069A (en) | 1996-08-06 |
| US5661409A (en) | 1997-08-26 |
| EP0973108A2 (en) | 2000-01-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071006 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081006 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091006 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091006 Year of fee payment: 9 |
|
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