JP3107382B2 - 合成画像の表示装置およびハッチング回路 - Google Patents
合成画像の表示装置およびハッチング回路Info
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- JP3107382B2 JP3107382B2 JP01289055A JP28905589A JP3107382B2 JP 3107382 B2 JP3107382 B2 JP 3107382B2 JP 01289055 A JP01289055 A JP 01289055A JP 28905589 A JP28905589 A JP 28905589A JP 3107382 B2 JP3107382 B2 JP 3107382B2
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Description
【０００１】
本発明は、複数の独立した画像を一つの表示画面上で
重畳して表示する合成画像の表示装置および前記合成画
像の表示装置に適したハッチング回路に係り、特にある
画像を他の画像と区別して表示する合成画像の表示装置
および前記合成画像の表示装置に適したハッチング回路
に関する。
重畳して表示する合成画像の表示装置および前記合成画
像の表示装置に適したハッチング回路に係り、特にある
画像を他の画像と区別して表示する合成画像の表示装置
および前記合成画像の表示装置に適したハッチング回路
に関する。
【０００２】
最近、原画像を走査して、読み取った画像情報を表示
画面に表示させながら、画面上で画像編集を行う画像編
集装置が開発されている。
画面に表示させながら、画面上で画像編集を行う画像編
集装置が開発されている。
【０００３】 このような装置において、複数の画像を重畳して表示
させる場合、従来の装置は、特開昭57−161887号公報あ
るいは特開昭57−146288号公報に記載のように、それぞ
れの画像を区別するために、各画像の輝度に差を付けて
表示している。
させる場合、従来の装置は、特開昭57−161887号公報あ
るいは特開昭57−146288号公報に記載のように、それぞ
れの画像を区別するために、各画像の輝度に差を付けて
表示している。
【０００４】 すなわち、特開昭57−161887号公報記載の装置におい
ては、第９図に示すように、各画像をそれぞれ個別のメ
モリに格納し、それぞれのメモリから対応する画像情報
を読み出してCRTディスプレイ装置の表示画面に表示す
る際、それぞれの画像情報の画像の間に輝度差があるよ
うな重畳を行う。
ては、第９図に示すように、各画像をそれぞれ個別のメ
モリに格納し、それぞれのメモリから対応する画像情報
を読み出してCRTディスプレイ装置の表示画面に表示す
る際、それぞれの画像情報の画像の間に輝度差があるよ
うな重畳を行う。
【０００５】 また、特開昭57−146288号公報記載の装置において
は、第10図に示すように各画素に対して、画像情報を蓄
えるプレーンと輝度情報を蓄えるプレーンを持ってい
る。そして、合成画像を作成する際に、画素の輝度を変
えて合成することによって、それぞれの画像の間で輝度
差があるような重畳を行わせる。
は、第10図に示すように各画素に対して、画像情報を蓄
えるプレーンと輝度情報を蓄えるプレーンを持ってい
る。そして、合成画像を作成する際に、画素の輝度を変
えて合成することによって、それぞれの画像の間で輝度
差があるような重畳を行わせる。
【０００６】
一般的に表示画面の画素に１対１に対応する表示要素
を有する表示メモリは、１画素に１ビットを対応させる
だけでも大容量必要である。特に、高精細ディスプレイ
では、その影響は顕著である。
を有する表示メモリは、１画素に１ビットを対応させる
だけでも大容量必要である。特に、高精細ディスプレイ
では、その影響は顕著である。
【０００７】 上記従来技術においては、画像を合成する際に輝度を
変えて表示するために、さらに表示メモリが大容量化す
る。つまり、特開昭57−161887号公報においては、合成
する画像数分の表示メモリが必要である。また、特開昭
57−146288号公報においては、表示メモリの輝度情報を
蓄えるプレーン数が増加する。
変えて表示するために、さらに表示メモリが大容量化す
る。つまり、特開昭57−161887号公報においては、合成
する画像数分の表示メモリが必要である。また、特開昭
57−146288号公報においては、表示メモリの輝度情報を
蓄えるプレーン数が増加する。
【０００８】 このように、上記従来技術においては輝度を変えて表
示するために、表示用メモリが大容量化するという問題
があった。
示するために、表示用メモリが大容量化するという問題
があった。
【０００９】 本発明の目的は、複数の画像を合成して表示する際
に、大容量の表示メモリを必要とせずに、各画像を区別
して表示する合成画像の表示装置を提供することにあ
る。
に、大容量の表示メモリを必要とせずに、各画像を区別
して表示する合成画像の表示装置を提供することにあ
る。
【００１０】 本発明の他の目的は、前記合成画像の表示装置に適し
たハッチング回路を提供することにある。
たハッチング回路を提供することにある。
【００１１】 なお、本発明において、「ハッチング」とは、対象画
像に平行斜線を施す場合に限定するものではなく、いわ
ゆる網かけ等の任意のハッチングパターンによる修飾も
含むものとする。また、この「修飾」には、対象画像に
ハッチングパターンを加算する場合だけでなく、画素単
位の各種論理演算によって可能な減算、反転等を施す場
合も含むものとする。
像に平行斜線を施す場合に限定するものではなく、いわ
ゆる網かけ等の任意のハッチングパターンによる修飾も
含むものとする。また、この「修飾」には、対象画像に
ハッチングパターンを加算する場合だけでなく、画素単
位の各種論理演算によって可能な減算、反転等を施す場
合も含むものとする。
【００１２】
上記課題を解決するために、本発明の合成画像の表示
装置は、画素に１対１に対応した記憶要素を有する表示
メモリと、画像データをそのまま前記表示メモリに書込
み、あるいは、前記表示メモリの内容を読みだして該内
容と他の画像データとを合成して当該表示メモリに書き
込む書込み手段と、画像データに予め定めたハッチング
を施すハッチング手段と、画像データを前記書込み手段
に対して、直接与えるか、あるいは前記ハッチング手段
を介して与えるかを切り換える切換手段と、前記表示メ
モリの内容を読みだして表示信号を出力する表示制御手
段と、を備え、 前記ハッチング手段は、画像を複数に分割した部分領
域の画像データを格納するバッファメモリと、画像デー
タに基づいて各部分領域がハッチングを施すべき部分領
域であるか否かを判定する判定手段と、ハッチングのた
めのハッチングパターンを格納するパターンメモリと、
前記バッファメモリに格納された部分領域が前記判定手
段によりハッチングを施すべきと判定された場合、前記
バッファメモリの内容を前記パターンメモリのハッチン
グパターンにより修飾して出力する合成回路と、により
構成される。
装置は、画素に１対１に対応した記憶要素を有する表示
メモリと、画像データをそのまま前記表示メモリに書込
み、あるいは、前記表示メモリの内容を読みだして該内
容と他の画像データとを合成して当該表示メモリに書き
込む書込み手段と、画像データに予め定めたハッチング
を施すハッチング手段と、画像データを前記書込み手段
に対して、直接与えるか、あるいは前記ハッチング手段
を介して与えるかを切り換える切換手段と、前記表示メ
モリの内容を読みだして表示信号を出力する表示制御手
段と、を備え、 前記ハッチング手段は、画像を複数に分割した部分領
域の画像データを格納するバッファメモリと、画像デー
タに基づいて各部分領域がハッチングを施すべき部分領
域であるか否かを判定する判定手段と、ハッチングのた
めのハッチングパターンを格納するパターンメモリと、
前記バッファメモリに格納された部分領域が前記判定手
段によりハッチングを施すべきと判定された場合、前記
バッファメモリの内容を前記パターンメモリのハッチン
グパターンにより修飾して出力する合成回路と、により
構成される。
【００１３】 あるいは、本発明の合成画像の表示装置は、画素に１
対１に対応した記憶要素を有する表示メモリと、画像デ
ータをそのまま前記表示メモリに書込み、あるいは、前
記表示メモリの内容を読みだして該内容と外部の画像デ
ータとを合成して当該表示メモリに書き込む書込み手段
と、画像を複数に分割した部分領域について、該部分領
域がハッチングを施すべき部分領域であるか否かを判定
する判定手段と、該判定手段の判定結果を各部分領域ご
とに格納する判定結果格納手段と、ハッチングのための
ハッチングパターンを格納するパターン格納手段と、表
示用データと前記ハッチングパターンとを合成する合成
手段と、前記表示用データを前記メモリから読みだして
前記合成手段の一方の入力端に供給すると共に、前記判
定結果格納手段の内容を参照して、前記表示メモリから
読みだされた表示用データが修飾すべき部分領域に属す
る場合にのみ前記合成手段の他方の入力端に前記パター
ン格納手段のハッチングパターンを供給する表示制御手
段と、を備えて構成される。
対１に対応した記憶要素を有する表示メモリと、画像デ
ータをそのまま前記表示メモリに書込み、あるいは、前
記表示メモリの内容を読みだして該内容と外部の画像デ
ータとを合成して当該表示メモリに書き込む書込み手段
と、画像を複数に分割した部分領域について、該部分領
域がハッチングを施すべき部分領域であるか否かを判定
する判定手段と、該判定手段の判定結果を各部分領域ご
とに格納する判定結果格納手段と、ハッチングのための
ハッチングパターンを格納するパターン格納手段と、表
示用データと前記ハッチングパターンとを合成する合成
手段と、前記表示用データを前記メモリから読みだして
前記合成手段の一方の入力端に供給すると共に、前記判
定結果格納手段の内容を参照して、前記表示メモリから
読みだされた表示用データが修飾すべき部分領域に属す
る場合にのみ前記合成手段の他方の入力端に前記パター
ン格納手段のハッチングパターンを供給する表示制御手
段と、を備えて構成される。
【００１４】 また、本発明のハッチング回路は、画像を複数に分割
した部分領域の画像データを格納するバッファメモリ
と、画像データに基づいて各部分領域がハッチングを施
すべき部分領域であるか否かを判定する判定手段と、ハ
ッチングのためのハッチングパターンを格納するパター
ンメモリと、前記バッファメモリに格納された部分領域
が前記判定手段によりハッチングを施すべきと判定され
た場合、前記バッファメモリの内容と前記パターンメモ
リのハッチングパターンとの間で対応する画素単位に論
理演算を行う合成回路と、を備えて構成される。
した部分領域の画像データを格納するバッファメモリ
と、画像データに基づいて各部分領域がハッチングを施
すべき部分領域であるか否かを判定する判定手段と、ハ
ッチングのためのハッチングパターンを格納するパター
ンメモリと、前記バッファメモリに格納された部分領域
が前記判定手段によりハッチングを施すべきと判定され
た場合、前記バッファメモリの内容と前記パターンメモ
リのハッチングパターンとの間で対応する画素単位に論
理演算を行う合成回路と、を備えて構成される。
【００１５】
以上のように、本発明によれば、複数の画像を合成し
て表示する際に、ある画像を他の画像と区別するために
ハッチングを施す手段を設けることによって、大容量の
表示メモリを必要とせずに複数の画像を合成して表示す
る合成画像の表示装置および前記合成画像の表示装置に
適したハッチング回路を提供することができる。
て表示する際に、ある画像を他の画像と区別するために
ハッチングを施す手段を設けることによって、大容量の
表示メモリを必要とせずに複数の画像を合成して表示す
る合成画像の表示装置および前記合成画像の表示装置に
適したハッチング回路を提供することができる。
【００１６】 なお、本発明において、３種類以上の画像を合成する
場合には、ハッチングのパターンを変更することによっ
て可能となる。
場合には、ハッチングのパターンを変更することによっ
て可能となる。
【００１７】
以下、本発明の実施例について図面により説明する。
【００１８】 第１図は本発明による一実施例のブロック図である。
10は画像に対してハッチングを施すハッチング回路、11
はハッチングを施された画像と、施されていない画像と
を選択するセレクタ、12は書き込み先の画像データと書
き込み画像データを合成する画素合成回路、13は後述す
る表示メモリや、ハッチング回路10へのデータの書き込
み、読み出しを制御するメモリコントローラ、14は各処
理を統括的に制御する制御部、15はCRTの同期信号に従
って、表示メモリからデータを読み出すCRTコントロー
ラ、16は表示画面の画素と１対１に対応している表示要
素を有する表示メモリ、17は画像を表示するCRT、18は
画像データが入力される入力端子である。
10は画像に対してハッチングを施すハッチング回路、11
はハッチングを施された画像と、施されていない画像と
を選択するセレクタ、12は書き込み先の画像データと書
き込み画像データを合成する画素合成回路、13は後述す
る表示メモリや、ハッチング回路10へのデータの書き込
み、読み出しを制御するメモリコントローラ、14は各処
理を統括的に制御する制御部、15はCRTの同期信号に従
って、表示メモリからデータを読み出すCRTコントロー
ラ、16は表示画面の画素と１対１に対応している表示要
素を有する表示メモリ、17は画像を表示するCRT、18は
画像データが入力される入力端子である。
【００１９】 次に、第１図の表示装置の動作を説明する。
【００２０】 まず、入力端子18より第１の画像の画像データが入力
される。制御部14は、セレクタ11や画素合成回路12やメ
モリコントローラ13を制御して、第１の画像の画像デー
タをそのまま表示メモリ16へ書き込む。次に、第２の画
像の画像データを読み込む前に、制御部14がハッチング
回路10へ、ハッチングの手法を設定する。具体的には、
後述するような部分領域の分割単位の大きさを設定し、
あるいはOR,AND,EOR等の論理演算を指定することにな
る。例えば、あるハッチングパターンについて、OR演算
を指定すれば画像に加算のハッチングがなされ、AND演
算を指定すればハッチングパターンに重なる部分以外の
画素の間引きが行われる。網かけパターン等、他のハッ
チングパターンも選択できる場合には、そのパターンの
指定も行う。制御部14は、ハッチングの手法に適するよ
うな形で、第２の画像データを入力端子18より読み込
み、ハッチング回路10へ入力してハッチングを施す。次
に、制御部14も、メモリコントローラ13を制御して、書
き込み先の画像を読み出して画素合成回路12へ入力する
と同時にセレクタ11やハッチング回路10を制御して、ハ
ッチングを施した画像データを画素合成回路12へ入力す
る。画素合成回路12では、第１の画像と第２の画像を加
算して合成画像の画像データをメモリコントローラ13の
指示に従って表示メモリ16へ書き込む。
される。制御部14は、セレクタ11や画素合成回路12やメ
モリコントローラ13を制御して、第１の画像の画像デー
タをそのまま表示メモリ16へ書き込む。次に、第２の画
像の画像データを読み込む前に、制御部14がハッチング
回路10へ、ハッチングの手法を設定する。具体的には、
後述するような部分領域の分割単位の大きさを設定し、
あるいはOR,AND,EOR等の論理演算を指定することにな
る。例えば、あるハッチングパターンについて、OR演算
を指定すれば画像に加算のハッチングがなされ、AND演
算を指定すればハッチングパターンに重なる部分以外の
画素の間引きが行われる。網かけパターン等、他のハッ
チングパターンも選択できる場合には、そのパターンの
指定も行う。制御部14は、ハッチングの手法に適するよ
うな形で、第２の画像データを入力端子18より読み込
み、ハッチング回路10へ入力してハッチングを施す。次
に、制御部14も、メモリコントローラ13を制御して、書
き込み先の画像を読み出して画素合成回路12へ入力する
と同時にセレクタ11やハッチング回路10を制御して、ハ
ッチングを施した画像データを画素合成回路12へ入力す
る。画素合成回路12では、第１の画像と第２の画像を加
算して合成画像の画像データをメモリコントローラ13の
指示に従って表示メモリ16へ書き込む。
【００２１】 以上により、第１の画像と第２の画像にハッチングを
施して、表示メモリ16上に合成することができる。
施して、表示メモリ16上に合成することができる。
【００２２】 次に、CRTコントローラ15がCRT17の同期信号に従っ
て、表示メモリ16上の合成画像の画像データを読み出し
て、CRT17上に表示する。
て、表示メモリ16上の合成画像の画像データを読み出し
て、CRT17上に表示する。
【００２３】 本実施例によれば、複数の画像を重畳して表示する際
に、ある画像に他の画像と区別するために、ハッチング
を施して合成することによって、大容量の表示メモリを
必要とせずに画像合成を行う合成画像の表示装置を実現
できる。
に、ある画像に他の画像と区別するために、ハッチング
を施して合成することによって、大容量の表示メモリを
必要とせずに画像合成を行う合成画像の表示装置を実現
できる。
【００２４】 次に、原画像を部分領域ごとに分割して、部分領域あ
るいは部分領域の周辺の画像の状態によって部分領域に
対してハッチングを施すハッチング回路の実施例を図面
により説明する。
るいは部分領域の周辺の画像の状態によって部分領域に
対してハッチングを施すハッチング回路の実施例を図面
により説明する。
【００２５】 第２図は第１図のハッチング回路10の一構成例のブロ
ック図である。図中、20は、分割された部分領域や部分
領域の周辺の画像の状態によって部分領域に対してハッ
チングを施すかどうかを決定する領域判定回路、21は、
ハッチングパターンが格納されているパターンメモリ、
22は、部分画像を一時的に蓄えるバッファメモリ、23は
各処理を統括的に制御する制御部、24はパターンメモリ
21から出力される修飾信号とバッファメモリ22から出力
される画像信号を合成することによって、画像にハッチ
ングを施す合成回路、25は入力端子、26は出力端子であ
る。
ック図である。図中、20は、分割された部分領域や部分
領域の周辺の画像の状態によって部分領域に対してハッ
チングを施すかどうかを決定する領域判定回路、21は、
ハッチングパターンが格納されているパターンメモリ、
22は、部分画像を一時的に蓄えるバッファメモリ、23は
各処理を統括的に制御する制御部、24はパターンメモリ
21から出力される修飾信号とバッファメモリ22から出力
される画像信号を合成することによって、画像にハッチ
ングを施す合成回路、25は入力端子、26は出力端子であ
る。
【００２６】 第３図は、ハッチング回路10の動作を示した模式図で
ある。30はハッチングを施す前の原画像、31はハッチン
グ回路10に入力される部分画像、32はハッチングを施さ
れた後の画像を示している。各領域内の丸付き数字は、
分割された部分領域を示している。
ある。30はハッチングを施す前の原画像、31はハッチン
グ回路10に入力される部分画像、32はハッチングを施さ
れた後の画像を示している。各領域内の丸付き数字は、
分割された部分領域を示している。
【００２７】 仮に、原画像を第３図の30に示すような16個の部分領
域に分割して、31に示されるように、各部分領域の画像
データを切り出してハッチング回路10へ入力し、画像が
存在する部分領域には、32に示されるようなハッチング
を施すとする。
域に分割して、31に示されるように、各部分領域の画像
データを切り出してハッチング回路10へ入力し、画像が
存在する部分領域には、32に示されるようなハッチング
を施すとする。
【００２８】 そのために、入力端子25より各部分領域の画像データ
あるいはその周辺の画像データを加えて領域判定回路20
に入力する。領域判定回路20は、部分領域やその周辺の
画像の状態によって部分領域に対してハッチングを施す
かどうかを決定してその結果を制御部23へ伝える。ここ
では、画像が存在する部分領域に対してハッチングを施
すとする。具体的に言えば、第３図に示される、領域4,
5,6,7,13,14の部分領域に対してハッチングを施すとす
る。
あるいはその周辺の画像データを加えて領域判定回路20
に入力する。領域判定回路20は、部分領域やその周辺の
画像の状態によって部分領域に対してハッチングを施す
かどうかを決定してその結果を制御部23へ伝える。ここ
では、画像が存在する部分領域に対してハッチングを施
すとする。具体的に言えば、第３図に示される、領域4,
5,6,7,13,14の部分領域に対してハッチングを施すとす
る。
【００２９】 なお、部分領域の大きさが小さい場合に、隣接する上
下左右の部分領域内に画像が存在しないことを条件に、
あるいはこの条件に加えて更に斜めに隣接する部分領域
内に画像が存在することを条件に、その部分領域に画像
が存在しても存在しないとみなすような判定を行うこと
も可能である。
下左右の部分領域内に画像が存在しないことを条件に、
あるいはこの条件に加えて更に斜めに隣接する部分領域
内に画像が存在することを条件に、その部分領域に画像
が存在しても存在しないとみなすような判定を行うこと
も可能である。
【００３０】 次に、領域判定回路20に入力された部分領域の画像デ
ータを制御部23の指示に従って、バッファメモリ22に書
き込む。そして、バッファメモリ22から画像データを読
み出す際に、その部分領域がハッチングを施す部分領域
であれば、制御部23があらかじめ設定したハッチングパ
ターンが格納されているパターンメモリ21から出される
修飾信号と、バッファメモリ22から出力される画像デー
タとを合成回路24で合成することによってハッチングを
施す。このようにしてハッチングを施された画像データ
を出力端子26により出力する。
ータを制御部23の指示に従って、バッファメモリ22に書
き込む。そして、バッファメモリ22から画像データを読
み出す際に、その部分領域がハッチングを施す部分領域
であれば、制御部23があらかじめ設定したハッチングパ
ターンが格納されているパターンメモリ21から出される
修飾信号と、バッファメモリ22から出力される画像デー
タとを合成回路24で合成することによってハッチングを
施す。このようにしてハッチングを施された画像データ
を出力端子26により出力する。
【００３１】 以上のような構成により、原画像を適当な部分領域に
分割して、部分領域あるいはその周囲の画像の状態によ
り、部分領域に対してハッチングを施すハッチング回路
が実現できる。
分割して、部分領域あるいはその周囲の画像の状態によ
り、部分領域に対してハッチングを施すハッチング回路
が実現できる。
【００３２】 第４図は、本発明の他の実施例のブロック図である。
図中、40はハッチングを施す単位である部分領域に対し
てハッチングを施すかどうかを判定する領域判定回路、
41は書き込み先の画像データと書き込む画像データを合
成する画素合成回路、42は表示回路に対応している表示
メモリ、43は表示メモリの読み込み書き込みを制御する
メモリコントローラ、44は各部分領域にハッチングを掛
けるかどうかを記録しておくフラグ格納部、45はハッチ
ングパターンが格納されているパターンメモリ、46はAN
D回路、47はCRTの同期信号に従って、修飾信号や画像信
号を読み出すCRTコントローラ、48は表示メモリ42から
の信号とAND回路46からの修飾信号を合成する合成回
路、49は合成された画像信号を表示するCRTである。
図中、40はハッチングを施す単位である部分領域に対し
てハッチングを施すかどうかを判定する領域判定回路、
41は書き込み先の画像データと書き込む画像データを合
成する画素合成回路、42は表示回路に対応している表示
メモリ、43は表示メモリの読み込み書き込みを制御する
メモリコントローラ、44は各部分領域にハッチングを掛
けるかどうかを記録しておくフラグ格納部、45はハッチ
ングパターンが格納されているパターンメモリ、46はAN
D回路、47はCRTの同期信号に従って、修飾信号や画像信
号を読み出すCRTコントローラ、48は表示メモリ42から
の信号とAND回路46からの修飾信号を合成する合成回
路、49は合成された画像信号を表示するCRTである。
【００３３】 第５図は、第４図におけるフラグ格納部44の模式図で
ある。
ある。
【００３４】 本実施例においては、第１の画像と第２の画像を表示
メモリ42上で合成して、表示メモリ42からCRT49の画面
に表示する際に、第２の画像が存在していた領域にハッ
チングを施してから表示することを特徴とする。
メモリ42上で合成して、表示メモリ42からCRT49の画面
に表示する際に、第２の画像が存在していた領域にハッ
チングを施してから表示することを特徴とする。
【００３５】 ここで、説明の簡略のため第１図による第１の実施例
と同様な手法によって、第１の画像の画像データは表示
メモリ42に書き込まれているとする。
と同様な手法によって、第１の画像の画像データは表示
メモリ42に書き込まれているとする。
【００３６】 まず、第２の画像をハッチングを施す単位である部分
領域の数だけフラグ格納部44に領域を確保する。例え
ば、第３図に示される様に16個の部分領域に分割する際
には、16個の領域をフラグ格納部44に確保する。そし
て、各部分領域に対して施すハッチングパターンをパタ
ーンメモリ45に格納する。
領域の数だけフラグ格納部44に領域を確保する。例え
ば、第３図に示される様に16個の部分領域に分割する際
には、16個の領域をフラグ格納部44に確保する。そし
て、各部分領域に対して施すハッチングパターンをパタ
ーンメモリ45に格納する。
【００３７】 次に、第２の画像の画像データを領域判定回路40を通
して、画素合成回路41へ入力する。同時に、メモリコン
トローラ43の制御に従って、表示メモリ42上の第１の画
像の画像データを読み出し、画素合成回路41へ入力す
る。画素合成回路41において、第１と第２の画像を合成
してメモリコントローラ43の制御に従って、表示メモリ
42へ書き込む。
して、画素合成回路41へ入力する。同時に、メモリコン
トローラ43の制御に従って、表示メモリ42上の第１の画
像の画像データを読み出し、画素合成回路41へ入力す
る。画素合成回路41において、第１と第２の画像を合成
してメモリコントローラ43の制御に従って、表示メモリ
42へ書き込む。
【００３８】 また、領域判定回路40は入力された画像データの状態
よりハッチングを施す部分領域を判定してフラグ格納部
44にフラグを立てる。例えば、第３図に示される画像の
場合、第５図に示されるように、領域4,5,6,7,13,14の
領域部分にフラグを立てる。従ってハッチングを施す画
像を部分領域ごとに入力する必要は無く、順次ラスタ単
位で入力しても構わない。
よりハッチングを施す部分領域を判定してフラグ格納部
44にフラグを立てる。例えば、第３図に示される画像の
場合、第５図に示されるように、領域4,5,6,7,13,14の
領域部分にフラグを立てる。従ってハッチングを施す画
像を部分領域ごとに入力する必要は無く、順次ラスタ単
位で入力しても構わない。
【００３９】 次に、表示する際には、CRTコントローラ47がCRT49の
同期信号に従って、表示メモリ42より画像データを読み
出し、同時に各部分領域に対してハッチングを施すかど
うかのフラグをフラグ格納部44より読み出し、ハッチン
グのための修飾信号をパターンメモリ45から読み出す。
AND回路46により、フラグが立っている場合のみ、修飾
信号を合成回路48へ入力する。合成回路48において、表
示メモリ42より読み出された画像信号とAND回路46から
の修飾信号を合成して、CRT表示画面49において表示す
る。
同期信号に従って、表示メモリ42より画像データを読み
出し、同時に各部分領域に対してハッチングを施すかど
うかのフラグをフラグ格納部44より読み出し、ハッチン
グのための修飾信号をパターンメモリ45から読み出す。
AND回路46により、フラグが立っている場合のみ、修飾
信号を合成回路48へ入力する。合成回路48において、表
示メモリ42より読み出された画像信号とAND回路46から
の修飾信号を合成して、CRT表示画面49において表示す
る。
【００４０】 本実施例によっても、複数の画像を重畳して表示する
際に、ある画像に他の画像と区別するために、ハッチン
グを施して合成するので、大容量の表示メモリを必要と
しない、合成画像の表示装置を実現できる。また、本実
施例特有の効果として、第１図のハッチング回路10内の
バッファメモリに相当する構成要素は不要となる。ま
た、表示メモリ上で画像を合成しないので、ハッチング
パターンのみを変更するような場合に、表示メモリの書
換が不要となり、迅速な変更が行える。
際に、ある画像に他の画像と区別するために、ハッチン
グを施して合成するので、大容量の表示メモリを必要と
しない、合成画像の表示装置を実現できる。また、本実
施例特有の効果として、第１図のハッチング回路10内の
バッファメモリに相当する構成要素は不要となる。ま
た、表示メモリ上で画像を合成しないので、ハッチング
パターンのみを変更するような場合に、表示メモリの書
換が不要となり、迅速な変更が行える。
【００４１】 次に、図形のベクトルデータとして入力する装置にお
いて、スキャナ等から画像を読み取って、ハッチング等
を施して表示画面に表示して、この上をなぞるように、
表示画面の任意の位置座標を指示することによってベク
トルデータを入力する図形入力装置の一実施例を説明す
る。
いて、スキャナ等から画像を読み取って、ハッチング等
を施して表示画面に表示して、この上をなぞるように、
表示画面の任意の位置座標を指示することによってベク
トルデータを入力する図形入力装置の一実施例を説明す
る。
【００４２】 第６図は、上記実施例の構成を示すブロック図であ
る。60は画像を走査することによって画像データに変換
するスキャナ、61は読み込まれた画像に対してハッチン
グ等を施すハッチング回路、62は表示メモリ上の画像デ
ータと入力された画像データを合成する画素合成回路、
63は表示メモリ、64は画像を表示するCRT、65はメモリ
コントローラ、66はCRTコントローラ、67は表示画面上
に図形の端点等を指定して、図形をベクトルデータとし
て入力する座標入力デバイス、68は座標入力デバイスか
らの信号によりベクトルデータを発生するベクトル図形
発生部、69はベクトルデータを蓄えるベクトルデータメ
モリ、610はベクトルデータを画像データに変換する画
像変換部である。
る。60は画像を走査することによって画像データに変換
するスキャナ、61は読み込まれた画像に対してハッチン
グ等を施すハッチング回路、62は表示メモリ上の画像デ
ータと入力された画像データを合成する画素合成回路、
63は表示メモリ、64は画像を表示するCRT、65はメモリ
コントローラ、66はCRTコントローラ、67は表示画面上
に図形の端点等を指定して、図形をベクトルデータとし
て入力する座標入力デバイス、68は座標入力デバイスか
らの信号によりベクトルデータを発生するベクトル図形
発生部、69はベクトルデータを蓄えるベクトルデータメ
モリ、610はベクトルデータを画像データに変換する画
像変換部である。
【００４３】 第７図は、上記実施例の動作を示す模式図である。70
は紙などに書かれた原画像、71は原画像を白ハッチング
して表示した表示画像である。また、72は図形を入力中
の表示画像、73は図形入力完了後の表示画像である。
は紙などに書かれた原画像、71は原画像を白ハッチング
して表示した表示画像である。また、72は図形を入力中
の表示画像、73は図形入力完了後の表示画像である。
【００４４】 まず、スキャナ60より、紙に書かれた原画像70を走査
することによって読み込み電気的な画像データに変換す
る。原画像70上の線図はフリーハンドで描かれたもので
あってもよい。入力された画像データは、ハッチング回
路61においてハッチングを施す。例えば、画像を間引く
ことによって白ハッチングを施す。修飾された画像信号
は、画素合成回路62を通って、メモリコントローラ65の
制御に従って表示メモリ63に書き込む。ここで、表示メ
モリ63上の画像は、CRT64の同期信号に従って読み出さ
れ、CRT64で表示画像71を表示する。
することによって読み込み電気的な画像データに変換す
る。原画像70上の線図はフリーハンドで描かれたもので
あってもよい。入力された画像データは、ハッチング回
路61においてハッチングを施す。例えば、画像を間引く
ことによって白ハッチングを施す。修飾された画像信号
は、画素合成回路62を通って、メモリコントローラ65の
制御に従って表示メモリ63に書き込む。ここで、表示メ
モリ63上の画像は、CRT64の同期信号に従って読み出さ
れ、CRT64で表示画像71を表示する。
【００４５】 次に、操作者は表示画像72に示されるように、座標入
力デバイス67によって、表示画面上の端点を指定するこ
とによって、図形をベクトルデータとして入力する。ベ
クトル図形発生部68は、座標入力デバイス67から入力さ
れた信号より、ベクトル図形を発生して、ベクトルデー
タメモリ69に蓄積する。同時に、ベクトルデータを画像
変換部610において画像データに変換する。変換された
画像データはメモリコントローラ65によって読み出され
た転送先の画像データと画素合成回路62によって合成さ
れ表示メモリ63に書き込まれて、表示画像73で示される
ようになる。
力デバイス67によって、表示画面上の端点を指定するこ
とによって、図形をベクトルデータとして入力する。ベ
クトル図形発生部68は、座標入力デバイス67から入力さ
れた信号より、ベクトル図形を発生して、ベクトルデー
タメモリ69に蓄積する。同時に、ベクトルデータを画像
変換部610において画像データに変換する。変換された
画像データはメモリコントローラ65によって読み出され
た転送先の画像データと画素合成回路62によって合成さ
れ表示メモリ63に書き込まれて、表示画像73で示される
ようになる。
【００４６】 以上により、上記実施例によれば、図形を一旦スキャ
ナ等で画像データとして読み込み、作成する画像と区別
するためにハッチングを施してから表示し、その表示画
面を見ながら座標入力デバイスで会話形式に入力できる
ので、効率の良い図形入力装置を実現できる。
ナ等で画像データとして読み込み、作成する画像と区別
するためにハッチングを施してから表示し、その表示画
面を見ながら座標入力デバイスで会話形式に入力できる
ので、効率の良い図形入力装置を実現できる。
【００４７】 次に、多色で印刷された文書をモノクロディスプレイ
で表示する際に、それぞれの色別にスキャナで読み込
み、別々に蓄積して、表示する際には黒以外の部分には
ハッチングを施してから合成して表示する文書ファイリ
ングシステムの一実施例を説明する。
で表示する際に、それぞれの色別にスキャナで読み込
み、別々に蓄積して、表示する際には黒以外の部分には
ハッチングを施してから合成して表示する文書ファイリ
ングシステムの一実施例を説明する。
【００４８】 第８図は、上記実施例の動作を示す模式図である。80
は多色で紙に印刷された文書、ここでは点線で囲まれた
部分は赤文字で書かれており、他の部分は黒文字で書か
れているとする。81はスキャナで別々に読み込まれた赤
文字の部分の画像データ、82は黒文字の部分の画像デー
タ、83は赤文字部分にハッチングを施してから合成され
て表示されている表示画面である。
は多色で紙に印刷された文書、ここでは点線で囲まれた
部分は赤文字で書かれており、他の部分は黒文字で書か
れているとする。81はスキャナで別々に読み込まれた赤
文字の部分の画像データ、82は黒文字の部分の画像デー
タ、83は赤文字部分にハッチングを施してから合成され
て表示されている表示画面である。
【００４９】 まず、赤と黒で印刷されている文書80をスキャナ等よ
り読み込み光ディスク等に蓄積する際に、赤文字部分81
と黒文字部分82を別々の画像として光ディスクに蓄積す
る。この画像をモノクロディスプレイに表示する際に
は、各画像を読み出して、赤文字の部分にハッチングを
施してから、合成してディスプレイに表示する。
り読み込み光ディスク等に蓄積する際に、赤文字部分81
と黒文字部分82を別々の画像として光ディスクに蓄積す
る。この画像をモノクロディスプレイに表示する際に
は、各画像を読み出して、赤文字の部分にハッチングを
施してから、合成してディスプレイに表示する。
【００５０】 以上により、上記実施例によれば、多色で印刷された
文字を安価なモノクロディスプレイ上で赤文字の部分を
区別して表示することができる電子ファイリング装置を
実現できる。
文字を安価なモノクロディスプレイ上で赤文字の部分を
区別して表示することができる電子ファイリング装置を
実現できる。
【００５１】 また、上記第１図から第５図による各実施例におい
て、ハッチングを施す代わりに画像の特定の矩形領域を
白黒反転することによって他の画像と区別する装置でも
構わない。
て、ハッチングを施す代わりに画像の特定の矩形領域を
白黒反転することによって他の画像と区別する装置でも
構わない。
【００５２】 さらに、上記第１図および第６図の実施例におけるハ
ッチング回路は、第２図と第３図による実施例における
ハッチング回路に限定するものではなく、例えば、画像
を適当な間隔で間引くことによって白ハッチングを施す
ような簡単な回路でも構わない。
ッチング回路は、第２図と第３図による実施例における
ハッチング回路に限定するものではなく、例えば、画像
を適当な間隔で間引くことによって白ハッチングを施す
ような簡単な回路でも構わない。
【００５３】
本発明によれば、複数の画像を合成して表示する場
合、ある画像に対して他の画像と区別するために、ハッ
チングを施す手段を設けることによって、大容量の表示
メモリを必要とせずに複数の画像を合成して表示する合
成画像の表示装置および前記合成画像の表示装置に適し
たハッチング回路を提供することができる。
合、ある画像に対して他の画像と区別するために、ハッ
チングを施す手段を設けることによって、大容量の表示
メモリを必要とせずに複数の画像を合成して表示する合
成画像の表示装置および前記合成画像の表示装置に適し
たハッチング回路を提供することができる。
【図１】本発明に係る一実施例を示すブロック図であ
る。
る。
【図２】本発明に係る他の一実施例を示すブロック図で
ある。
ある。
【図３】図２における動作を示す模式図である。
【図４】本発明の他の一実施例を示すブロック図であ
る。
る。
【図５】図４におけるフラグ格納部の模式図である。
【図６】本発明における他の一実施例を示すブロック図
である。
である。
【図７】図６における動作を示す模式図である。
【図８】本発明の他の一実施例の動作を示す模式図であ
る。
る。
【図９】従来技術の模式図である。
【図１０】従来技術の模式図である。
10……ハッチング回路、11……セレクタ、12……画素合
成回路、13……メモリコントローラ、14……制御部、15
……CRTコントローラ、16……表示メモリ、17……CRT、
18……入力端子、20……領域判定回路、21……パターン
メモリ、22……バッファメモリ、23……制御部、24……
合成回路、25……入力端子、26……出力端子、30……原
画像、31……部分画像、32……ハッチングを施された後
の画像、40……領域判定回路、41……画素合成回路、42
……表示メモリ、43……メモリコントローラ、44……フ
ラグ格納部、45……パターンメモリ、46……AND回路、4
7……CRTコントローラ、48……合成回路、49……CRT、6
0……スキャナ、61……ハッチング回路、62……画素合
成回路、63……表示メモリ、64……CRT、65……メモリ
コントローラ、66……CRTコントローラ、67……座標入
力デバイス、68……ベクトル図形発生部、69……ベクト
ルデータメモリ、70……原画像、71……表示画面、72…
…表示画面、73……表示画面、80……文書、81……赤文
字部分の画像データ、82……黒文字部分の画像データ、
83……表示画面
成回路、13……メモリコントローラ、14……制御部、15
……CRTコントローラ、16……表示メモリ、17……CRT、
18……入力端子、20……領域判定回路、21……パターン
メモリ、22……バッファメモリ、23……制御部、24……
合成回路、25……入力端子、26……出力端子、30……原
画像、31……部分画像、32……ハッチングを施された後
の画像、40……領域判定回路、41……画素合成回路、42
……表示メモリ、43……メモリコントローラ、44……フ
ラグ格納部、45……パターンメモリ、46……AND回路、4
7……CRTコントローラ、48……合成回路、49……CRT、6
0……スキャナ、61……ハッチング回路、62……画素合
成回路、63……表示メモリ、64……CRT、65……メモリ
コントローラ、66……CRTコントローラ、67……座標入
力デバイス、68……ベクトル図形発生部、69……ベクト
ルデータメモリ、70……原画像、71……表示画面、72…
…表示画面、73……表示画面、80……文書、81……赤文
字部分の画像データ、82……黒文字部分の画像データ、
83……表示画面
───────────────────────────────────────────────────── フロントページの続き (72)発明者 横山 佳弘 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所マイクロエレクトロ ニクス機器開発研究所内 (72)発明者 伊豆野 信明 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所マイクロエレクトロ ニクス機器開発研究所内 (72)発明者 増崎 秀文 神奈川県小田原市国府津2880番地 株式 会社日立製作所小田原工場内 (56)参考文献 特開 昭63−173460（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 1/38 - 1/393 G06T 3/00 G09G 5/36 - 5/399
Claims (3)
- 【請求項１】複数の独立した画像を表示画面上で合成し
て表示する合成画像の表示装置であって、 画素に１対１に対応した記憶要素を有する表示メモリ
と、 画像データをそのまま前記表示メモリに書込み、あるい
は、前記表示メモリの内容を読みだして該内容と他の画
像データとを合成して当該表示メモリに書き込む書き込
み手段と、 画像データに予め定めたハッチングを施すハッチング手
段と、 画像データを前記書込み手段に対して、直接与えるか、
あるいは前記ハッチング手段を介して与えるかを切り換
える切換手段と、 前記表示メモリの内容を読みだして表示信号を出力する
表示制御手段と、を備え、 前記ハッチング手段は、画像を複数に分割した部分領域
の画像データを格納するバッファメモリと、画像データ
に基づいて各部分領域がハッチングを施すべき部分領域
であるか否かを判定する判定手段と、ハッチングのため
のハッチングパターンを格納するパターンメモリと、前
記バッファメモリに格納された部分領域が前記判定手段
によりハッチングを施すべきと判定された場合、前記バ
ッファメモリの内容を前記パターンメモリのハッチング
パターンにより修飾して出力する合成回路と、により構
成される ことを特徴とする合成画像の表示装置。 - 【請求項２】複数の独立した画像を表示画面上で合成し
て表示する合成画像の表示装置であって、 画素に１対１に対応した記憶要素を有する表示メモリ
と、 画像データをそのまま前記表示メモリに書込み、あるい
は、前記表示メモリの内容を読みだして該内容と外部の
画像データとを合成して当該表示メモリに書き込む書込
み手段と、 画像を複数に分割した部分領域について、該部分領域が
ハッチングを施すべき部分領域であるか否かを判定する
判定手段と、 該判定手段の判定結果を各部分領域ごとに格納する判定
結果格納手段と、 ハッチングのためのハッチングパターンを格納するパタ
ーン格納手段と、 表示用データと前記ハッチングパターンとを合成する合
成手段と、 前記表示用データを前記表示メモリから読みだして前記
合成手段の一方の入力端に供給すると共に、前記判定結
果格納手段の内容を参照して、前記表示メモリから読み
だされた表示用データが修飾すべき部分領域に属する場
合にのみ前記合成手段の他方の入力端に前記パターン格
納手段のハッチングパターンを供給する表示制御手段
と、 を備えたことを特徴とする合成画像の表示装置。 - 【請求項３】画像データに対してハッチングを施すハッ
チング回路であって、画像を複数に分割した部分領域の
画像データを格納するバッファメモリと、 画像データに基づいて各部分領域がハッチングを施すべ
き部分領域であるか否かを判定する判定手段と、 ハッチングのためのハッチングパターンを格納するパタ
ーンメモリと、 前記バッファメモリに格納された部分領域が前記判定手
段によりハッチングを施すべきと判定された場合、前記
バッファメモリの内容と前記パターンメモリのハッチン
グパターンとの間で対応する画素単位に論理演算を行う
合成回路と、 を備えたことを特徴とするハッチング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01289055A JP3107382B2 (ja) | 1989-11-07 | 1989-11-07 | 合成画像の表示装置およびハッチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01289055A JP3107382B2 (ja) | 1989-11-07 | 1989-11-07 | 合成画像の表示装置およびハッチング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03150971A JPH03150971A (ja) | 1991-06-27 |
| JP3107382B2 true JP3107382B2 (ja) | 2000-11-06 |
Family
ID=17738241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01289055A Expired - Fee Related JP3107382B2 (ja) | 1989-11-07 | 1989-11-07 | 合成画像の表示装置およびハッチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3107382B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2901460B2 (ja) * | 1993-06-22 | 1999-06-07 | 株式会社日立製作所 | 雨量情報表示方法、雨量情報表示端末装置、雨量情報報知システム |
| JP3788977B2 (ja) * | 2003-03-31 | 2006-06-21 | 富士通株式会社 | データ表示装置 |
| JP4731916B2 (ja) * | 2005-01-11 | 2011-07-27 | 京セラミタ株式会社 | 画像表示装置及び表示制御プログラム |
| JP6147020B2 (ja) * | 2013-02-22 | 2017-06-14 | キヤノン株式会社 | 画像処理装置、画像処理方法及びプログラム |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63173460A (ja) * | 1987-01-12 | 1988-07-18 | Toshiba Corp | 画像編集装置 |
-
1989
- 1989-11-07 JP JP01289055A patent/JP3107382B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03150971A (ja) | 1991-06-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |