JP3101816B2 - 不揮発性強誘電体メモリ - Google Patents
不揮発性強誘電体メモリInfo
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリデバイ
スに関し、特に１つのセルが１つのトランジスタ、１つ
のキャパシタ、１つの抵抗からなる、すなわち１Ｔ／１
Ｃ／１Ｒの構造で、高速アクセス動作を可能にし且つ参
照セルの劣化を効率よく防ぐようにした不揮発性強誘電
体メモリに関する。
スに関し、特に１つのセルが１つのトランジスタ、１つ
のキャパシタ、１つの抵抗からなる、すなわち１Ｔ／１
Ｃ／１Ｒの構造で、高速アクセス動作を可能にし且つ参
照セルの劣化を効率よく防ぐようにした不揮発性強誘電
体メモリに関する。
【０００２】
【従来の技術】以下、添付図面に基づいて従来の技術の
不揮発性強誘電体メモリデバイスについて説明する。図
１は一般的な強誘電体のヒステリシスループであり、図
２は従来の技術の強誘電体メモリの回路構成図である。
一般に、半導体記憶デバイスとして多く用いられている
ＤＲＡＭ程度のデータ処理速度を有する共に、電源のオ
フ時にもデータを保存する能力を有する強誘電体メモ
リ、すなわちＦＲＡＭ（Ferroelectric Random Access
Memory）が、次代の記憶デバイスとして注目されてい
る。ＦＲＡＭは、ＤＲＡＭと略同じ構造を有する記憶デ
バイスであり、強誘電体をキャパシタの誘電体の材料と
して用いて、その強誘電体特性である高い残留分極を利
用して、電界を除去してもデータを消失しないようにし
た記憶デバイスである。すなわち、図１のヒステリシス
ループに示すように、強誘電体は、電界によって誘起さ
れた分極が、電界を除去しても自発分極の存在によって
消滅されずに一定量（ｄ、ａ状態）に維持される性質を
利用したものである。このｄ、ａ状態をそれぞれ１、０
に対応させて記憶デバイスとして利用する。
不揮発性強誘電体メモリデバイスについて説明する。図
１は一般的な強誘電体のヒステリシスループであり、図
２は従来の技術の強誘電体メモリの回路構成図である。
一般に、半導体記憶デバイスとして多く用いられている
ＤＲＡＭ程度のデータ処理速度を有する共に、電源のオ
フ時にもデータを保存する能力を有する強誘電体メモ
リ、すなわちＦＲＡＭ（Ferroelectric Random Access
Memory）が、次代の記憶デバイスとして注目されてい
る。ＦＲＡＭは、ＤＲＡＭと略同じ構造を有する記憶デ
バイスであり、強誘電体をキャパシタの誘電体の材料と
して用いて、その強誘電体特性である高い残留分極を利
用して、電界を除去してもデータを消失しないようにし
た記憶デバイスである。すなわち、図１のヒステリシス
ループに示すように、強誘電体は、電界によって誘起さ
れた分極が、電界を除去しても自発分極の存在によって
消滅されずに一定量（ｄ、ａ状態）に維持される性質を
利用したものである。このｄ、ａ状態をそれぞれ１、０
に対応させて記憶デバイスとして利用する。
【０００３】従来の技術の不揮発性強誘電体メモリデバ
イスは、メインメモリセルブロック１と参照セルブロッ
ク２とを備えている。更に、参照セルブロック２を利用
してメインメモリセルブロック１のデータを読み出すた
めのセンスアンプ／ビットライン制御ブロック３をも備
えている。
イスは、メインメモリセルブロック１と参照セルブロッ
ク２とを備えている。更に、参照セルブロック２を利用
してメインメモリセルブロック１のデータを読み出すた
めのセンスアンプ／ビットライン制御ブロック３をも備
えている。
【０００４】上記従来の技術の不揮発性強誘電体メモリ
を以下に説明する。メインメモリセルブロック１は、第
１、第２ワードライン（ＷＬ１、ＷＬ２）と、第１ワー
ドライン（ＷＬ１）にゲートが連結され、ビットライン
（ｂｉｔ−ｌｉｎｅ）に一方の電極が連結される第１セ
ルトランジスタ（ＭＮ１）と、第２ワードライン（ＷＬ
２）にゲートが連結され、ビットバーライン（ｂｉｔｂ
−ｌｉｎｅ）に一方の電極が連結される第２セルトラン
ジスタ（ＭＮ２）と、第１セルトランジスタ（ＭＮ１）
の他方の電極に第１電極が連結され、セルプレートライ
ン（ＰＬ１）に第２電極が連結される第１強誘電体キャ
パシタ（ＦＣ１）と、第２セルトランジスタ（ＭＮ２）
の他方の電極に第１電極が連結され、セルプレートライ
ン（ＰＬ１）に第２電極が連結される第２強誘電体キャ
パシタ（ＦＣ２）とからなる。トランジスタＭＮ１とキ
ャパシタＦＣ１とで一つの記憶セルを構成し、トランジ
スタＭＮ２とキャパシタＦＣ２とで他の一つの記憶セル
を構成している。これらが多数配置されている。なお、
セルプレートラインには常にＶcc／２が加えられてい
る。
を以下に説明する。メインメモリセルブロック１は、第
１、第２ワードライン（ＷＬ１、ＷＬ２）と、第１ワー
ドライン（ＷＬ１）にゲートが連結され、ビットライン
（ｂｉｔ−ｌｉｎｅ）に一方の電極が連結される第１セ
ルトランジスタ（ＭＮ１）と、第２ワードライン（ＷＬ
２）にゲートが連結され、ビットバーライン（ｂｉｔｂ
−ｌｉｎｅ）に一方の電極が連結される第２セルトラン
ジスタ（ＭＮ２）と、第１セルトランジスタ（ＭＮ１）
の他方の電極に第１電極が連結され、セルプレートライ
ン（ＰＬ１）に第２電極が連結される第１強誘電体キャ
パシタ（ＦＣ１）と、第２セルトランジスタ（ＭＮ２）
の他方の電極に第１電極が連結され、セルプレートライ
ン（ＰＬ１）に第２電極が連結される第２強誘電体キャ
パシタ（ＦＣ２）とからなる。トランジスタＭＮ１とキ
ャパシタＦＣ１とで一つの記憶セルを構成し、トランジ
スタＭＮ２とキャパシタＦＣ２とで他の一つの記憶セル
を構成している。これらが多数配置されている。なお、
セルプレートラインには常にＶcc／２が加えられてい
る。
【０００５】参照セルブロック２は、第１、第２ワード
ライン（ＷＬ１、 ＷＬ２）と、第２ワードライン（Ｗ
Ｌ２）にゲートが連結され、ビットライン（ｂｉｔ−ｌ
ｉｎｅ）に一方の電極が連結される第１参照トランジス
タ（ＲＮ１）と、第１ワードライン（ＷＬ１）にゲート
が連結され、ビットバーライン（ｂｉｔｂ−ｌｉｎｅ）
に一方の電極が連結される第２参照トランジスタ（ＲＮ
２）と、第１参照トランジスタ（ＲＮ１）の他方の電極
に第１電極が連結され、プレートライン（ＰＬ）に第２
電極が連結される第１参照強誘電体キャパシタ（ＲＦＣ
１）と、第２参照トランジスタ（ＲＮ２）の他方の電極
に第１電極が連結され、プレートライン（ＰＬ）に第２
電極が連結される第２参照強誘電体キャパシタ（ＲＦＣ
２）とからなる。同様に、参照トランジスタと参照強誘
電体キャパシタとからなる参照セルが多数配置されてい
る。
ライン（ＷＬ１、 ＷＬ２）と、第２ワードライン（Ｗ
Ｌ２）にゲートが連結され、ビットライン（ｂｉｔ−ｌ
ｉｎｅ）に一方の電極が連結される第１参照トランジス
タ（ＲＮ１）と、第１ワードライン（ＷＬ１）にゲート
が連結され、ビットバーライン（ｂｉｔｂ−ｌｉｎｅ）
に一方の電極が連結される第２参照トランジスタ（ＲＮ
２）と、第１参照トランジスタ（ＲＮ１）の他方の電極
に第１電極が連結され、プレートライン（ＰＬ）に第２
電極が連結される第１参照強誘電体キャパシタ（ＲＦＣ
１）と、第２参照トランジスタ（ＲＮ２）の他方の電極
に第１電極が連結され、プレートライン（ＰＬ）に第２
電極が連結される第２参照強誘電体キャパシタ（ＲＦＣ
２）とからなる。同様に、参照トランジスタと参照強誘
電体キャパシタとからなる参照セルが多数配置されてい
る。
【０００６】センスアンプビットライン制御ブロック３
は、ビットラインとビットバーラインに連結されたビッ
トライン制御部と、同じくビットラインとビットバーラ
インに連結されたセンスアンプ部が、それぞれビットラ
インとビットバーラインとに接続されて構成されてい
る。ビットライン制御部は、ゲートがビットライン制御
信号入力端子（ＰＢＬ）に共通連結され、一方の電極が
それぞれビットラインとビットバーラインに連結され、
他方の電極が接地端子（Ｖｓｓ）に共通に連結される第
１、第２ＮＭＯＳトランジスタ（Ｎ１，Ｎ２）と、ゲー
トがビットバーライン制御信号入力端子（ＥＢＬ）に共
通連結された後述の第３、第４、第５ＮＭＯＳトランジ
スタ（Ｎ３、Ｎ４、Ｎ５）とからなる。一方、センスア
ンプ部は、一方の電極がセンスアンプＰＭＯＳイネーブ
ル信号入力端子（ＳＡＰ）に共通連結される第１、第２
ＰＭＯＳトランジスタ（Ｐ１，Ｐ２）と、一方の電極が
センスアンプＮＭＯＳイネーブル信号入力端子（ＳＡ
Ｎ）に共通連結される第６、第７ＮＭＯＳトランジスタ
（Ｎ６，Ｎ７）とからなる。
は、ビットラインとビットバーラインに連結されたビッ
トライン制御部と、同じくビットラインとビットバーラ
インに連結されたセンスアンプ部が、それぞれビットラ
インとビットバーラインとに接続されて構成されてい
る。ビットライン制御部は、ゲートがビットライン制御
信号入力端子（ＰＢＬ）に共通連結され、一方の電極が
それぞれビットラインとビットバーラインに連結され、
他方の電極が接地端子（Ｖｓｓ）に共通に連結される第
１、第２ＮＭＯＳトランジスタ（Ｎ１，Ｎ２）と、ゲー
トがビットバーライン制御信号入力端子（ＥＢＬ）に共
通連結された後述の第３、第４、第５ＮＭＯＳトランジ
スタ（Ｎ３、Ｎ４、Ｎ５）とからなる。一方、センスア
ンプ部は、一方の電極がセンスアンプＰＭＯＳイネーブ
ル信号入力端子（ＳＡＰ）に共通連結される第１、第２
ＰＭＯＳトランジスタ（Ｐ１，Ｐ２）と、一方の電極が
センスアンプＮＭＯＳイネーブル信号入力端子（ＳＡ
Ｎ）に共通連結される第６、第７ＮＭＯＳトランジスタ
（Ｎ６，Ｎ７）とからなる。
【０００７】第５ＮＭＯＳトランジスタ（Ｎ５）のソー
ス／ドレインはそれぞれビットライン、ビットバーライ
ンに連結される。第３、第４ＮＭＯＳトランジスタ（Ｎ
３，Ｎ４）は、一方の電極がプリチャージ信号入力端子
（Ｖｃｃ／２）に共通連結され、他方の電極がそれぞれ
ビットライン、ビットバーラインに連結される。そし
て、第１ＰＭＯＳトランジスタ（Ｐ１）及び第６ＮＭＯ
Ｓトランジスタ（Ｎ６）のゲート、第２ＰＭＯＳトラン
ジスタ（Ｐ２）及び第７ＮＭＯＳトランジスタ（Ｎ７）
の他方の電極がビットバーラインに共通連結される。第
２ＰＭＯＳトランジスタ（Ｐ２）及び第７ＮＭＯＳトラ
ンジスタ（Ｎ７）のゲート、第１ＰＭＯＳトランジスタ
（Ｐ１）及び第６ＮＭＯＳトランジスタ（Ｎ６）の他方
の電極がビットラインに共通連結される。
ス／ドレインはそれぞれビットライン、ビットバーライ
ンに連結される。第３、第４ＮＭＯＳトランジスタ（Ｎ
３，Ｎ４）は、一方の電極がプリチャージ信号入力端子
（Ｖｃｃ／２）に共通連結され、他方の電極がそれぞれ
ビットライン、ビットバーラインに連結される。そし
て、第１ＰＭＯＳトランジスタ（Ｐ１）及び第６ＮＭＯ
Ｓトランジスタ（Ｎ６）のゲート、第２ＰＭＯＳトラン
ジスタ（Ｐ２）及び第７ＮＭＯＳトランジスタ（Ｎ７）
の他方の電極がビットバーラインに共通連結される。第
２ＰＭＯＳトランジスタ（Ｐ２）及び第７ＮＭＯＳトラ
ンジスタ（Ｎ７）のゲート、第１ＰＭＯＳトランジスタ
（Ｐ１）及び第６ＮＭＯＳトランジスタ（Ｎ６）の他方
の電極がビットラインに共通連結される。
【０００８】このような従来の技術の不揮発性強誘電体
メモリデバイスによるデータセンシング動作について以
下に説明する。ビットライン制御信号入力端子（ＰＢ
Ｌ）を介してローレベルの信号が印加されると、第１、
第２ＮＭＯＳトランジスタ（Ｎ１、Ｎ２）がオフとな
り、ビットラインとビットバーラインがＶｓｓの接地電
圧から分離される。そして、ワードライン駆動信号（Ｗ
Ｌ１）にハイレベル信号が加えられると、第１トランジ
スタ（ＭＮ１）がオンとなり、第１強誘電体キャパシタ
（ＦＣ１）から出力されるデータ信号はビットライン
（ｂｉｔ−ｌｉｎｅ）へ伝達される。同時に、第２参照
トランジスタ（ＲＮ２）もオンとなり、参照セルの第２
参照強誘電体キャパシタ（ＲＦＣ２）からデータ信号が
ビットバーライン（ｂｉｔｂ−ｌｉｎｅ）へ出力され
る。センスアンプ部ではビットラインとビットバーライ
ンの電圧差を増幅してデータを読み取る。その後、ビッ
トラインとビットバーラインはＶｃｃ／２により等化さ
れ、プレートラインの電圧がＶｃｃ／２であるので、第
１、第２強誘電体キャパシタ（ＦＣ１，ＦＣ２）の両端
の電圧は０Ｖとなる。ワードラインがＶｓｓレベルに切
り換えられ、かつビットライン制御信号入力端子（ＰＢ
Ｌ）を介してハイレベルの信号が印加され、ビットライ
ン及びビットバーラインはＶｓｓレベルへ戻る。
メモリデバイスによるデータセンシング動作について以
下に説明する。ビットライン制御信号入力端子（ＰＢ
Ｌ）を介してローレベルの信号が印加されると、第１、
第２ＮＭＯＳトランジスタ（Ｎ１、Ｎ２）がオフとな
り、ビットラインとビットバーラインがＶｓｓの接地電
圧から分離される。そして、ワードライン駆動信号（Ｗ
Ｌ１）にハイレベル信号が加えられると、第１トランジ
スタ（ＭＮ１）がオンとなり、第１強誘電体キャパシタ
（ＦＣ１）から出力されるデータ信号はビットライン
（ｂｉｔ−ｌｉｎｅ）へ伝達される。同時に、第２参照
トランジスタ（ＲＮ２）もオンとなり、参照セルの第２
参照強誘電体キャパシタ（ＲＦＣ２）からデータ信号が
ビットバーライン（ｂｉｔｂ−ｌｉｎｅ）へ出力され
る。センスアンプ部ではビットラインとビットバーライ
ンの電圧差を増幅してデータを読み取る。その後、ビッ
トラインとビットバーラインはＶｃｃ／２により等化さ
れ、プレートラインの電圧がＶｃｃ／２であるので、第
１、第２強誘電体キャパシタ（ＦＣ１，ＦＣ２）の両端
の電圧は０Ｖとなる。ワードラインがＶｓｓレベルに切
り換えられ、かつビットライン制御信号入力端子（ＰＢ
Ｌ）を介してハイレベルの信号が印加され、ビットライ
ン及びビットバーラインはＶｓｓレベルへ戻る。
【０００９】
【発明が解決しようとする課題】かかる従来の技術の不
揮発性強誘電体メモリデバイスには次のような問題点が
あった。待機モードでの第１、第２セルトランジスタの
それぞれのドレインであるノード（ＣＮ１，ＣＮ２）は
フローティング状態となっている。これにより、ノード
（ＣＮ１，ＣＮ２）のメモリ電圧が接合漏洩により０Ｖ
に下がる。又プレートライン（ＰＬ１）のＰＬ１電圧が
Ｖｃｃ／２と固定されているため、強誘電体キャパシタ
へ逆バイアスが加えられて格納されたデータを失わせ
る。このようなデータの流失を防ぐためには、メモリセ
ル内部のノードの電圧を補償するための回路、並びに補
償サイクルを構成しなければならない。本発明は上記し
た従来の技術の問題点を解決するためになされたもので
あり、その目的は、メモりセルへの高速アクセス動作を
可能にし、且つ参照セルの劣化を効率よく防止するよう
にした不揮発性強誘電体メモリを提供することにある。
揮発性強誘電体メモリデバイスには次のような問題点が
あった。待機モードでの第１、第２セルトランジスタの
それぞれのドレインであるノード（ＣＮ１，ＣＮ２）は
フローティング状態となっている。これにより、ノード
（ＣＮ１，ＣＮ２）のメモリ電圧が接合漏洩により０Ｖ
に下がる。又プレートライン（ＰＬ１）のＰＬ１電圧が
Ｖｃｃ／２と固定されているため、強誘電体キャパシタ
へ逆バイアスが加えられて格納されたデータを失わせ
る。このようなデータの流失を防ぐためには、メモリセ
ル内部のノードの電圧を補償するための回路、並びに補
償サイクルを構成しなければならない。本発明は上記し
た従来の技術の問題点を解決するためになされたもので
あり、その目的は、メモりセルへの高速アクセス動作を
可能にし、且つ参照セルの劣化を効率よく防止するよう
にした不揮発性強誘電体メモリを提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明の不揮発性強誘電体メモリは、第１、第２ワ
ードライン（ＷＬ１， ＷＬ２）と、第１ワードライン
（ＷＬ１）にゲートが連結され、ビットライン（ｂｉｔ
−ｌｉｎｅ）に一方の電極が連結される第１セルトラン
ジスタ（ＭＮ１）と、第２ワードライン（ＷＬ２）にゲ
ートが連結され、ビットバーライン（ｂｉｔｂ−ｌｉｎ
ｅ）に一方の電極が連結される第２トランジスタ（ＭＮ
２）と、第１トランジスタ（ＭＮ１）の他方の電極に第
１電極が連結され、Ｖｃｃ／２電圧印加ライン（ｈｖｃ
ｃ）に第２電極が連結される第１強誘電体キャパシタ
（ＦＣ１）と、第１トランジスタ（ＭＮ１）の他方の電
極及び第１強誘電体キャパシタ（ＦＣ１）の第１電極が
連結されるノード１（ｎ１）とＶｃｃ／２電圧印加ライ
ン（ｈｖｃｃ）との間に構成される第１抵抗素子（ＲＭ
１）と、第２トランジスタ（ＭＮ２）の他方の電極に第
１電極が連結され、Ｖｃｃ／２電圧印加ライン（ｈｖｃ
ｃ）に第２電極が連結される第２強誘電体キャパシタ
（ＦＣ２）と、第２トランジスタ（ＭＮ２）の他方の電
極及び第２強誘電体キャパシタ（ＦＣ２）の第１電極が
連結されるノード２（ｎ２）とＶｃｃ／２電圧印加ライ
ン（ｈｖｃｃ）との間に構成される第２抵抗素子（ＲＭ
２）とからそれぞれ構成されるメインメモリセルブロッ
クと；前記メインメモリセルブロックに対応構成され、
メインメモリセルブロックのデータを読み出すための参
照セルブロックと；を備えることを特徴とする。
に、本発明の不揮発性強誘電体メモリは、第１、第２ワ
ードライン（ＷＬ１， ＷＬ２）と、第１ワードライン
（ＷＬ１）にゲートが連結され、ビットライン（ｂｉｔ
−ｌｉｎｅ）に一方の電極が連結される第１セルトラン
ジスタ（ＭＮ１）と、第２ワードライン（ＷＬ２）にゲ
ートが連結され、ビットバーライン（ｂｉｔｂ−ｌｉｎ
ｅ）に一方の電極が連結される第２トランジスタ（ＭＮ
２）と、第１トランジスタ（ＭＮ１）の他方の電極に第
１電極が連結され、Ｖｃｃ／２電圧印加ライン（ｈｖｃ
ｃ）に第２電極が連結される第１強誘電体キャパシタ
（ＦＣ１）と、第１トランジスタ（ＭＮ１）の他方の電
極及び第１強誘電体キャパシタ（ＦＣ１）の第１電極が
連結されるノード１（ｎ１）とＶｃｃ／２電圧印加ライ
ン（ｈｖｃｃ）との間に構成される第１抵抗素子（ＲＭ
１）と、第２トランジスタ（ＭＮ２）の他方の電極に第
１電極が連結され、Ｖｃｃ／２電圧印加ライン（ｈｖｃ
ｃ）に第２電極が連結される第２強誘電体キャパシタ
（ＦＣ２）と、第２トランジスタ（ＭＮ２）の他方の電
極及び第２強誘電体キャパシタ（ＦＣ２）の第１電極が
連結されるノード２（ｎ２）とＶｃｃ／２電圧印加ライ
ン（ｈｖｃｃ）との間に構成される第２抵抗素子（ＲＭ
２）とからそれぞれ構成されるメインメモリセルブロッ
クと；前記メインメモリセルブロックに対応構成され、
メインメモリセルブロックのデータを読み出すための参
照セルブロックと；を備えることを特徴とする。
【００１１】
【発明の実施の形態】以下、添付図面を参照して本発明
実施形態の不揮発性強誘電体メモリについて詳細に説明
する。図３は本実施形態による強誘電体メモリの回路構
成図である。この不揮発性強誘電体メモリは、抵抗素子
をキャパシタの両端に並列に接続する構成とすることに
より、メモリセル内部のノードの電圧補償のための回
路、並びに別途の補償サイクルを必要としないようにし
たものである。本不揮発性強誘電体メモリデバイスは、
従来同様メインメモリセルブロック３１と参照セルブロ
ック３２とを有し、かつ、参照セルブロック３２を利用
してメインメモリセルブロック３１のデータを読み出す
ためのセンスアンプ／ビットライン制御ブロック３３を
備えている。センスアンプ／ビットライン制御ブロック
３３の構成は従来のものと格別の差異はない。
実施形態の不揮発性強誘電体メモリについて詳細に説明
する。図３は本実施形態による強誘電体メモリの回路構
成図である。この不揮発性強誘電体メモリは、抵抗素子
をキャパシタの両端に並列に接続する構成とすることに
より、メモリセル内部のノードの電圧補償のための回
路、並びに別途の補償サイクルを必要としないようにし
たものである。本不揮発性強誘電体メモリデバイスは、
従来同様メインメモリセルブロック３１と参照セルブロ
ック３２とを有し、かつ、参照セルブロック３２を利用
してメインメモリセルブロック３１のデータを読み出す
ためのセンスアンプ／ビットライン制御ブロック３３を
備えている。センスアンプ／ビットライン制御ブロック
３３の構成は従来のものと格別の差異はない。
【００１２】次に、この不揮発性強誘電体メモリの詳細
構成について説明する。図３に示すように、メインメモ
リセルブロック３１は、第１、第２ワードライン（ＷＬ
１，ＷＬ２）と、第１ワードライン（ＷＬ１）にゲート
が連結され、ビットライン（ｂｉｔ−ｌｉｎｅ）に一方
の電極が連結される第１セルトランジスタ（ＭＮ１）
と、第２ワードライン（ＷＬ２）にゲートが連結され、
ビットバーライン（ｂｉｔｂ−ｌｉｎｅ）に一方の電極
が連結される第２セルトランジスタ（ＭＮ２）と、第１
セルトランジスタ（ＭＮ１）の他方の電極に第１電極が
連結され、Ｖｃｃ／２電圧印加ライン（ｈｖｃｃ）に第
２電極が連結される第１強誘電体キャパシタ（ＦＣ１）
と、第１セルトランジスタ（ＭＮ１）の他方の電極及び
第１強誘電体キャパシタ（ＦＣ１）の第１電極が連結さ
れるノード１（ｎ１）とＶｃｃ／２電圧印加ライン（ｈ
ｖｃｃ）との間に構成される第１抵抗素子（ＲＭ１）
と、第２セルトランジスタ（ＭＮ２）の他方の電極に第
１電極が連結され、Ｖｃｃ／２電圧印加ライン（ｈｖｃ
ｃ）に第２電極が連結される第２強誘電体キャパシタ
（ＦＣ２）と、第２セルトランジスタ（ＭＮ２）の他方
の電極及び第２強誘電体キャパシタ（ＦＣ２）の第１電
極が連結されるノード２（ｎ２）とＶｃｃ／２電圧印加
ライン（ｈｖｃｃ）との間に構成される第２抵抗素子
（ＲＭ２）とから構成される。セルブロック３１内に記
憶セルが多数配置されるのはいうまでもない。
構成について説明する。図３に示すように、メインメモ
リセルブロック３１は、第１、第２ワードライン（ＷＬ
１，ＷＬ２）と、第１ワードライン（ＷＬ１）にゲート
が連結され、ビットライン（ｂｉｔ−ｌｉｎｅ）に一方
の電極が連結される第１セルトランジスタ（ＭＮ１）
と、第２ワードライン（ＷＬ２）にゲートが連結され、
ビットバーライン（ｂｉｔｂ−ｌｉｎｅ）に一方の電極
が連結される第２セルトランジスタ（ＭＮ２）と、第１
セルトランジスタ（ＭＮ１）の他方の電極に第１電極が
連結され、Ｖｃｃ／２電圧印加ライン（ｈｖｃｃ）に第
２電極が連結される第１強誘電体キャパシタ（ＦＣ１）
と、第１セルトランジスタ（ＭＮ１）の他方の電極及び
第１強誘電体キャパシタ（ＦＣ１）の第１電極が連結さ
れるノード１（ｎ１）とＶｃｃ／２電圧印加ライン（ｈ
ｖｃｃ）との間に構成される第１抵抗素子（ＲＭ１）
と、第２セルトランジスタ（ＭＮ２）の他方の電極に第
１電極が連結され、Ｖｃｃ／２電圧印加ライン（ｈｖｃ
ｃ）に第２電極が連結される第２強誘電体キャパシタ
（ＦＣ２）と、第２セルトランジスタ（ＭＮ２）の他方
の電極及び第２強誘電体キャパシタ（ＦＣ２）の第１電
極が連結されるノード２（ｎ２）とＶｃｃ／２電圧印加
ライン（ｈｖｃｃ）との間に構成される第２抵抗素子
（ＲＭ２）とから構成される。セルブロック３１内に記
憶セルが多数配置されるのはいうまでもない。
【００１３】参照セルブロック３２は、同様に、第１、
第２ワードライン（ＷＬ１，ＷＬ２）と、第２ワードラ
イン（ＷＬ２）にゲートが連結され、ビットライン（ｂ
ｉｔ−ｌｉｎｅ）に一方の電極が連結される第１参照ト
ランジスタ（ＲＮ１）と、第１参照トランジスタ（ＲＮ
１）の他方の電極に第１電極が連結され、Ｖｃｃ／２電
圧印加ライン（ｈｖｃｃ）に第２電極が連結される第１
参照強誘電体キャパシタ（ＲＦＣ１）と、第１参照トラ
ンジスタ（ＲＮ１）の他方の電極及び第１参照強誘電体
キャパシタ（ＲＦＣ１）の第１電極が連結されるノード
１（Ｒｎ１）とＶｃｃ／２電圧印加ライン（ｈｖｃｃ）
との間に構成される第１抵抗素子（ＲＲ１）と、第１ワ
ードライン（ＷＬ１）にゲートが連結され、ビットバー
ライン（ｂｉｔｂ−ｌｉｎｅ）に一方の電極が連結され
る第２参照トランジスタ（ＲＮ２）と、第２参照トラン
ジスタ（ＲＮ２）の他方の電極に第１電極が連結され、
Ｖｃｃ／２電圧印加ライン（ｈｖｃｃ）に第２電極が連
結される第２参照強誘電体キャパシタ（ＲＦＣ２）と、
第２参照トランジスタ（ＲＮ２）の他方の電極及び第２
参照強誘電体キャパシタ（ＲＦＣ２）の第１電極が連結
されるノード２（Ｒｎ２）とＶｃｃ／２電圧印加ライン
（ｈｖｃｃ）との間に構成される第２抵抗素子（ＲＲ
２）とから構成される。同様に、参照セルブロック内に
多数の参照セルが配置されるのはいうまでもない。
第２ワードライン（ＷＬ１，ＷＬ２）と、第２ワードラ
イン（ＷＬ２）にゲートが連結され、ビットライン（ｂ
ｉｔ−ｌｉｎｅ）に一方の電極が連結される第１参照ト
ランジスタ（ＲＮ１）と、第１参照トランジスタ（ＲＮ
１）の他方の電極に第１電極が連結され、Ｖｃｃ／２電
圧印加ライン（ｈｖｃｃ）に第２電極が連結される第１
参照強誘電体キャパシタ（ＲＦＣ１）と、第１参照トラ
ンジスタ（ＲＮ１）の他方の電極及び第１参照強誘電体
キャパシタ（ＲＦＣ１）の第１電極が連結されるノード
１（Ｒｎ１）とＶｃｃ／２電圧印加ライン（ｈｖｃｃ）
との間に構成される第１抵抗素子（ＲＲ１）と、第１ワ
ードライン（ＷＬ１）にゲートが連結され、ビットバー
ライン（ｂｉｔｂ−ｌｉｎｅ）に一方の電極が連結され
る第２参照トランジスタ（ＲＮ２）と、第２参照トラン
ジスタ（ＲＮ２）の他方の電極に第１電極が連結され、
Ｖｃｃ／２電圧印加ライン（ｈｖｃｃ）に第２電極が連
結される第２参照強誘電体キャパシタ（ＲＦＣ２）と、
第２参照トランジスタ（ＲＮ２）の他方の電極及び第２
参照強誘電体キャパシタ（ＲＦＣ２）の第１電極が連結
されるノード２（Ｒｎ２）とＶｃｃ／２電圧印加ライン
（ｈｖｃｃ）との間に構成される第２抵抗素子（ＲＲ
２）とから構成される。同様に、参照セルブロック内に
多数の参照セルが配置されるのはいうまでもない。
【００１４】センスアンプ／ビットライン制御ブロック
３３は、ビットラインとビットバーラインに連結された
ビットライン制御部と、同じくビットラインとビットバ
ーラインに連結されたセンスアンプ部が、それぞれのビ
ットラインとビットバーラインとに接続されて構成され
ている。ビットライン制御部は、ゲートがプルダウン制
御信号入力端子（ＰＤＣ）に共通連結され、一方の電極
がそれぞれビットライン、ビットバーラインに連結さ
れ、他方の電極が接地端子（Ｖｓｓ）に連結される第
１、第２ＮＭＯＳトランジスタ（Ｎ１，Ｎ２）と、ゲー
トがプルアップ制御信号入力端子（ＥＱＣ）に共通に連
結される第３、第４、第５ＮＭＯＳトランジスタ（Ｎ
３，Ｎ４，Ｎ５）とからなる。一方、センスアンプ部
は、電極がセンスアンプＰＭＯＳイネーブル信号入力端
子（ＳＡＰ）に共通連結される第１、第２ＰＭＯＳトラ
ンジスタ（Ｐ１，Ｐ２）と、一方の電極がセンスアンプ
ＮＭＯＳイネーブル信号入力端子（ＳＡＮ）に共通連結
される第６、第７ＮＭＯＳトランジスタ（Ｎ６，Ｎ７）
とからなる。
３３は、ビットラインとビットバーラインに連結された
ビットライン制御部と、同じくビットラインとビットバ
ーラインに連結されたセンスアンプ部が、それぞれのビ
ットラインとビットバーラインとに接続されて構成され
ている。ビットライン制御部は、ゲートがプルダウン制
御信号入力端子（ＰＤＣ）に共通連結され、一方の電極
がそれぞれビットライン、ビットバーラインに連結さ
れ、他方の電極が接地端子（Ｖｓｓ）に連結される第
１、第２ＮＭＯＳトランジスタ（Ｎ１，Ｎ２）と、ゲー
トがプルアップ制御信号入力端子（ＥＱＣ）に共通に連
結される第３、第４、第５ＮＭＯＳトランジスタ（Ｎ
３，Ｎ４，Ｎ５）とからなる。一方、センスアンプ部
は、電極がセンスアンプＰＭＯＳイネーブル信号入力端
子（ＳＡＰ）に共通連結される第１、第２ＰＭＯＳトラ
ンジスタ（Ｐ１，Ｐ２）と、一方の電極がセンスアンプ
ＮＭＯＳイネーブル信号入力端子（ＳＡＮ）に共通連結
される第６、第７ＮＭＯＳトランジスタ（Ｎ６，Ｎ７）
とからなる。
【００１５】第５ＮＭＯＳトランジスタ（Ｎ５）のソー
ス／ドレインはそれぞれビットライン、ビットバーライ
ンに連結される。第３、第４ＮＭＯＳトランジスタ（Ｎ
３，Ｎ４）は、一方の電極がプリチャージ信号入力端子
（Ｖｃｃ／２）に共通連結され、他方の電極がそれぞれ
ビットライン、ビットバーラインに連結される。そし
て、第１ＰＭＯＳトランジスタ（Ｐ１）及び第６ＮＭＯ
Ｓトランジスタ（Ｎ６）のゲート、第２ＰＭＯＳトラン
ジスタ（Ｐ２）及び第７ＮＭＯＳトランジスタ（Ｎ７）
の他方の電極がビットバーラインに共通連結される。第
２ＰＭＯＳトランジスタ（Ｐ２）及び第７ＮＭＯＳトラ
ンジスタ（Ｎ７）のゲート、第１ＰＭＯＳトランジスタ
（Ｐ１）及び第６ＮＭＯＳトランジスタ（Ｎ６）の他方
の電極がビットラインに共通連結される。
ス／ドレインはそれぞれビットライン、ビットバーライ
ンに連結される。第３、第４ＮＭＯＳトランジスタ（Ｎ
３，Ｎ４）は、一方の電極がプリチャージ信号入力端子
（Ｖｃｃ／２）に共通連結され、他方の電極がそれぞれ
ビットライン、ビットバーラインに連結される。そし
て、第１ＰＭＯＳトランジスタ（Ｐ１）及び第６ＮＭＯ
Ｓトランジスタ（Ｎ６）のゲート、第２ＰＭＯＳトラン
ジスタ（Ｐ２）及び第７ＮＭＯＳトランジスタ（Ｎ７）
の他方の電極がビットバーラインに共通連結される。第
２ＰＭＯＳトランジスタ（Ｐ２）及び第７ＮＭＯＳトラ
ンジスタ（Ｎ７）のゲート、第１ＰＭＯＳトランジスタ
（Ｐ１）及び第６ＮＭＯＳトランジスタ（Ｎ６）の他方
の電極がビットラインに共通連結される。
【００１６】次に、かかる構成を有する本実施形態によ
る不揮発性強誘電体メモリの断面構造及び製造工程につ
いて説明する。図４〜図１０は本実施形態による強誘電
体メモリの平面図とＩ−IIで切断した断面構成図であ
る。本不揮発性強誘電体メモリは、素子隔離層４１によ
り定められた活性領域を含む半導体基板４０と、半導体
基板４０の活性領域にゲート、ソース／ドレインを備え
るように形成されるセルトランジスタと、セルトランジ
スタのソース／ドレインのうち一方の側に接触させられ
て形成されるキャパシタの第１電極４７ｂ（図６）と、
キャパシタの第１電極４７ｂ上に一方の側に抵抗領域４
９（図７）を含めて形成される強誘電体層４８と、強誘
電体層４８上に形成されるキャパシタの第２電極５０
と、セルトランジスタのソース／ドレインのうちキャパ
シタが接続されていない側に接触されて形成されるビッ
トライン５１（図１０）とを備えている。
る不揮発性強誘電体メモリの断面構造及び製造工程につ
いて説明する。図４〜図１０は本実施形態による強誘電
体メモリの平面図とＩ−IIで切断した断面構成図であ
る。本不揮発性強誘電体メモリは、素子隔離層４１によ
り定められた活性領域を含む半導体基板４０と、半導体
基板４０の活性領域にゲート、ソース／ドレインを備え
るように形成されるセルトランジスタと、セルトランジ
スタのソース／ドレインのうち一方の側に接触させられ
て形成されるキャパシタの第１電極４７ｂ（図６）と、
キャパシタの第１電極４７ｂ上に一方の側に抵抗領域４
９（図７）を含めて形成される強誘電体層４８と、強誘
電体層４８上に形成されるキャパシタの第２電極５０
と、セルトランジスタのソース／ドレインのうちキャパ
シタが接続されていない側に接触されて形成されるビッ
トライン５１（図１０）とを備えている。
【００１７】このような断面構造を有する強誘電体メモ
リの製造工程を以下に説明する。まず、図４に示すよう
に、半導体基板４０の素子隔離領域にフィールド酸化工
程で素子隔離層４１を形成し、全面にゲート酸化膜４
２、ゲート形成用のポリシリコン層を形成し、選択的に
パターニングして第１、第２ワードライン４３ａ、４３
ｂを形成する。次いで、第１、第２ワードライン４３
ａ、４３ｂをマスクとして用いて活性領域に不純物イオ
ンを注入してソース／ドレイン領域４４ａ、４４ｂを形
成する。図５に示すように、全面に第１層間絶縁層４５
ａを形成し、選択的にパターニングしてソース／ドレイ
ン領域４４ａ、４４ｂのうち何れか一方の領域が露出さ
れるようにストレージノード接触ホール４６を形成す
る。次いで、ストレージノード接触ホール４６を含む全
面にキャパシタの第１電極形成用の物質層４７ａを形成
する。
リの製造工程を以下に説明する。まず、図４に示すよう
に、半導体基板４０の素子隔離領域にフィールド酸化工
程で素子隔離層４１を形成し、全面にゲート酸化膜４
２、ゲート形成用のポリシリコン層を形成し、選択的に
パターニングして第１、第２ワードライン４３ａ、４３
ｂを形成する。次いで、第１、第２ワードライン４３
ａ、４３ｂをマスクとして用いて活性領域に不純物イオ
ンを注入してソース／ドレイン領域４４ａ、４４ｂを形
成する。図５に示すように、全面に第１層間絶縁層４５
ａを形成し、選択的にパターニングしてソース／ドレイ
ン領域４４ａ、４４ｂのうち何れか一方の領域が露出さ
れるようにストレージノード接触ホール４６を形成す
る。次いで、ストレージノード接触ホール４６を含む全
面にキャパシタの第１電極形成用の物質層４７ａを形成
する。
【００１８】図６に示すように、キャパシタの第１電極
形成用の物質層４７ａを選択的にパターニングすること
により、キャパシタの第１電極４７ｂを形成する。図７
に示すように、キャパシタの第１電極４７ｂを含む全面
に第２層間絶縁層４５ｂを形成した後平坦化し、全面に
強誘電体物質層を堆積して選択的にパターニングして強
誘電体層４８を形成する。強誘電体層４８を含む全面に
フォトレジスト層（図示せず）を形成し、強誘電体層４
８の一部が露出されるようにパターニングした後、パタ
ーニングされたフォトレジスト層をマスクとして用いて
選択的に不純物を注入して抵抗領域４９を形成する。
形成用の物質層４７ａを選択的にパターニングすること
により、キャパシタの第１電極４７ｂを形成する。図７
に示すように、キャパシタの第１電極４７ｂを含む全面
に第２層間絶縁層４５ｂを形成した後平坦化し、全面に
強誘電体物質層を堆積して選択的にパターニングして強
誘電体層４８を形成する。強誘電体層４８を含む全面に
フォトレジスト層（図示せず）を形成し、強誘電体層４
８の一部が露出されるようにパターニングした後、パタ
ーニングされたフォトレジスト層をマスクとして用いて
選択的に不純物を注入して抵抗領域４９を形成する。
【００１９】図８に示すように、抵抗領域４９を有する
強誘電体層４８を含む全面に第３層間絶縁層４５ｃを形
成して平坦化した後、全面にキャパシタの第２電極形成
用の物質層を形成して選択的にパターニングしてキャパ
シタの第２電極５０を形成する。図９に示すように、キ
ャパシタの第２電極５０を含む全面に第４層間絶縁層４
５ｄを形成して選択的にパターニングして、ソース／ド
レイン領域４４ａ、４４ｂのうち他方の領域が露出され
るようにビットライン接触ホールを形成する。図１０に
示すように、ビットバーライン接触ホールを含む全面に
ビットバーライン形成用の物質層を形成して選択的にパ
ターニングしてビットバーライン５１を形成する。
強誘電体層４８を含む全面に第３層間絶縁層４５ｃを形
成して平坦化した後、全面にキャパシタの第２電極形成
用の物質層を形成して選択的にパターニングしてキャパ
シタの第２電極５０を形成する。図９に示すように、キ
ャパシタの第２電極５０を含む全面に第４層間絶縁層４
５ｄを形成して選択的にパターニングして、ソース／ド
レイン領域４４ａ、４４ｂのうち他方の領域が露出され
るようにビットライン接触ホールを形成する。図１０に
示すように、ビットバーライン接触ホールを含む全面に
ビットバーライン形成用の物質層を形成して選択的にパ
ターニングしてビットバーライン５１を形成する。
【００２０】上記第１の実施形態は、強誘電体層４８の
一部の領域に高抵抗の抵抗領域４９を形成しているが、
その抵抗の形成方法はそれに限定されるものではない。
強誘電体層４８とＶｃｃ／２電圧の印加されるキャパシ
タの第２電極５０との間にそれら層と連結されるように
別のポリシリコン層を形成させた本発明の他の実施形態
について以下に説明する。図１１は他の実施形態による
強誘電体メモリの断面構成図である。この実施形態によ
る不揮発性強誘電体メモリは、素子隔離層４１により定
められた活性領域を含む半導体基板４０と、半導体基板
４０の活性領域にゲート、ソース／ドレインを含んで形
成されるセルトランジスタと、セルトランジスタのソー
ス／ドレインのうち一方の側に接触されて形成されるキ
ャパシタの第１電極４７ｂと、キャパシタの第１電極４
７ｂ上に形成される強誘電体層４８と、強誘電体層４８
上に形成されるキャパシタの第２電極５０と、強誘電体
層４８から分離され、キャパシタの第１電極４７ｂとキ
ャパシタの第２電極５０との間に連結構成される高抵抗
層４９ａと、セルトランジスタのソース／ドレインのう
ち他側に接触されて形成されるビットバーライン５１と
を備える。
一部の領域に高抵抗の抵抗領域４９を形成しているが、
その抵抗の形成方法はそれに限定されるものではない。
強誘電体層４８とＶｃｃ／２電圧の印加されるキャパシ
タの第２電極５０との間にそれら層と連結されるように
別のポリシリコン層を形成させた本発明の他の実施形態
について以下に説明する。図１１は他の実施形態による
強誘電体メモリの断面構成図である。この実施形態によ
る不揮発性強誘電体メモリは、素子隔離層４１により定
められた活性領域を含む半導体基板４０と、半導体基板
４０の活性領域にゲート、ソース／ドレインを含んで形
成されるセルトランジスタと、セルトランジスタのソー
ス／ドレインのうち一方の側に接触されて形成されるキ
ャパシタの第１電極４７ｂと、キャパシタの第１電極４
７ｂ上に形成される強誘電体層４８と、強誘電体層４８
上に形成されるキャパシタの第２電極５０と、強誘電体
層４８から分離され、キャパシタの第１電極４７ｂとキ
ャパシタの第２電極５０との間に連結構成される高抵抗
層４９ａと、セルトランジスタのソース／ドレインのう
ち他側に接触されて形成されるビットバーライン５１と
を備える。
【００２１】次に、このような本発明の不揮発性強誘電
体メモリのデータセンシング動作について説明する。図
１２は本発明による強誘電体メモリの動作波形図であ
る。図において、一番上の波形はＳＡＰとＳＡＮを示す
もので、２番目のｖ（ｅｂｌ）はビットラインのイネー
ブル電圧、３番目と４番目とは記憶状態がそれぞれ異な
る状態のものを読み出したときのビットラインの電圧と
ビットバーラインの電圧をそれぞれ示している。図にお
いてはいずれも最初状態からそれぞれの最終電圧に移る
前にビットラインとビットバーラインとが分離されたと
きに強誘電キャパシタに並列に接続された抵抗によって
所定期間Ｖｃｃ／２になる。かかる本実施形態の不揮発
性強誘電体メモリにおいて、メインメモリセルブロック
３１のセル及び参照メモリセルブロック３２のセルは同
じワードラインに制御信号を受ける。すなわち、図３の
まるで囲ったセルが対応して動作し、それぞれ第１ワー
ドラインＷＬ１に制御信号が加えられる。参照メモリセ
ルブロック３２のセルに対するワードライン制御信号
は、ＳＡＰ，ＳＡＮがそれぞれ所定の電圧に変化する前
に消える。プルダウン制御信号（ＰＤＣ）はビットライ
ン及びビットバーラインをＶｓｓレベルにプルダウンさ
せる。プルアップ制御信号（ＥＱＣ）はビットライン及
びビットバーラインをＶｃｃ／２にプルアップさせて等
化させる。ＳＡＰ、ＳＡＮはセンスアンプを動作させる
ための信号で、ディスエーブルモード時にはＳＡＰはロ
ー、ＳＡＰはハイとなり、イネーブルモード時にはＳＡ
Ｐはハイ、ＳＡＮはローとなる。読出しモード時に、プ
ルアップ制御信号（ＥＱＣ）はロー、プルダウン制御信
号（ＰＤＣ）はハイのパルスとして印加して、ビットラ
イン及びビットバーラインをローレベルの電位になるよ
うにする。この状態で、ワードラインへハイレベルのパ
ルスを印加してイネーブルさせると、メインセルのデー
タはビットラインへ、参照セルのデータはビットバーラ
インへ伝達される。
体メモリのデータセンシング動作について説明する。図
１２は本発明による強誘電体メモリの動作波形図であ
る。図において、一番上の波形はＳＡＰとＳＡＮを示す
もので、２番目のｖ（ｅｂｌ）はビットラインのイネー
ブル電圧、３番目と４番目とは記憶状態がそれぞれ異な
る状態のものを読み出したときのビットラインの電圧と
ビットバーラインの電圧をそれぞれ示している。図にお
いてはいずれも最初状態からそれぞれの最終電圧に移る
前にビットラインとビットバーラインとが分離されたと
きに強誘電キャパシタに並列に接続された抵抗によって
所定期間Ｖｃｃ／２になる。かかる本実施形態の不揮発
性強誘電体メモリにおいて、メインメモリセルブロック
３１のセル及び参照メモリセルブロック３２のセルは同
じワードラインに制御信号を受ける。すなわち、図３の
まるで囲ったセルが対応して動作し、それぞれ第１ワー
ドラインＷＬ１に制御信号が加えられる。参照メモリセ
ルブロック３２のセルに対するワードライン制御信号
は、ＳＡＰ，ＳＡＮがそれぞれ所定の電圧に変化する前
に消える。プルダウン制御信号（ＰＤＣ）はビットライ
ン及びビットバーラインをＶｓｓレベルにプルダウンさ
せる。プルアップ制御信号（ＥＱＣ）はビットライン及
びビットバーラインをＶｃｃ／２にプルアップさせて等
化させる。ＳＡＰ、ＳＡＮはセンスアンプを動作させる
ための信号で、ディスエーブルモード時にはＳＡＰはロ
ー、ＳＡＰはハイとなり、イネーブルモード時にはＳＡ
Ｐはハイ、ＳＡＮはローとなる。読出しモード時に、プ
ルアップ制御信号（ＥＱＣ）はロー、プルダウン制御信
号（ＰＤＣ）はハイのパルスとして印加して、ビットラ
イン及びビットバーラインをローレベルの電位になるよ
うにする。この状態で、ワードラインへハイレベルのパ
ルスを印加してイネーブルさせると、メインセルのデー
タはビットラインへ、参照セルのデータはビットバーラ
インへ伝達される。
【００２２】すなわち、メインセルに「０」が書き込ま
れている場合、読出しモードにおけるワードラインのイ
ネーブル後、ビットライン及びビットバーラインのレベ
ルがＶｓｓから出発して上昇する際、ビットラインのレ
ベルがビットバーラインに比べて若干低い値を有する。
逆に、メインセルに「１」が書き込まれている場合、読
出しモードの曲線はビットラインのレベルがビットバー
ラインに比べて若干高い値を有する。ビットライン及び
ビットバーラインに充分なデータが乗せられると、セン
スアンプを作動させて出力を出す。
れている場合、読出しモードにおけるワードラインのイ
ネーブル後、ビットライン及びビットバーラインのレベ
ルがＶｓｓから出発して上昇する際、ビットラインのレ
ベルがビットバーラインに比べて若干低い値を有する。
逆に、メインセルに「１」が書き込まれている場合、読
出しモードの曲線はビットラインのレベルがビットバー
ラインに比べて若干高い値を有する。ビットライン及び
ビットバーラインに充分なデータが乗せられると、セン
スアンプを作動させて出力を出す。
【００２３】ディスエーブル時のＳＡＰ、ＳＡＮ信号は
それぞれロー、ハイであり、イネーブル時のＳＡＰ、Ｓ
ＡＮ信号はそれぞれハイ、ローとなる。このときのＳＡ
Ｐ信号のレベルを（Ｖｃｃ−Ｖｍ）とし、センスアンプ
を増幅した後の参照セルのデータが損傷されないように
する。その際、前記のようにビットライン、ビットバー
ラインへのＶｃｃ／２によってＳＡＰはこのＶｃｃ／２
から（Ｖｃｃ−Ｖｍ）へ上昇する。Ｖｍは１．０〜２．
０Ｖのレベルで強誘電物質の極性変化を起こすことので
きる臨界電圧により決定される。誘電体キャパシタのセ
ルプレートの反対側のノードであるセルプレートノード
はＶｃｃ／２レベルを維持している。センスアンプ増幅
後、ワードラインがディスエーブルされる前にセンスア
ンプをディスエーブルさせ、プルアップ制御信号入力端
子ＥＱＣに入力信号を加え、ビットライン及びビットバ
ーラインをＶｃｃ／２とする。これは、セル内部のノー
ドであるｎ１、ｎ２、Ｒｎ１、Ｒｎ２をＶｃｃ／２に固
定させるためである。いうまでもなく、本実施形態では
それぞれの強誘電体キャパシタに抵抗が並列に接続され
ているためである。なお、強誘電体キャパシタはヒシテ
リシス曲線の残留分極を利用しているので、抵抗が並列
に接続されていても格納極性は変わらない。すなわち、
ビットライン及びビットバーラインに印加されるＶｃｃ
／２によってキャパシタの両端の電圧は「０Ｖ」とな
り、電圧がＶｃｃ／２であるプレートラインからの抵抗
素子を介した電流供給によりｎ１、ｎ２、Ｒｎ１、Ｒｎ
２のノードはＶｃｃ／２レベルを維持し続ける。
それぞれロー、ハイであり、イネーブル時のＳＡＰ、Ｓ
ＡＮ信号はそれぞれハイ、ローとなる。このときのＳＡ
Ｐ信号のレベルを（Ｖｃｃ−Ｖｍ）とし、センスアンプ
を増幅した後の参照セルのデータが損傷されないように
する。その際、前記のようにビットライン、ビットバー
ラインへのＶｃｃ／２によってＳＡＰはこのＶｃｃ／２
から（Ｖｃｃ−Ｖｍ）へ上昇する。Ｖｍは１．０〜２．
０Ｖのレベルで強誘電物質の極性変化を起こすことので
きる臨界電圧により決定される。誘電体キャパシタのセ
ルプレートの反対側のノードであるセルプレートノード
はＶｃｃ／２レベルを維持している。センスアンプ増幅
後、ワードラインがディスエーブルされる前にセンスア
ンプをディスエーブルさせ、プルアップ制御信号入力端
子ＥＱＣに入力信号を加え、ビットライン及びビットバ
ーラインをＶｃｃ／２とする。これは、セル内部のノー
ドであるｎ１、ｎ２、Ｒｎ１、Ｒｎ２をＶｃｃ／２に固
定させるためである。いうまでもなく、本実施形態では
それぞれの強誘電体キャパシタに抵抗が並列に接続され
ているためである。なお、強誘電体キャパシタはヒシテ
リシス曲線の残留分極を利用しているので、抵抗が並列
に接続されていても格納極性は変わらない。すなわち、
ビットライン及びビットバーラインに印加されるＶｃｃ
／２によってキャパシタの両端の電圧は「０Ｖ」とな
り、電圧がＶｃｃ／２であるプレートラインからの抵抗
素子を介した電流供給によりｎ１、ｎ２、Ｒｎ１、Ｒｎ
２のノードはＶｃｃ／２レベルを維持し続ける。
【００２４】書込モード時にメインセルに入力するビッ
トバーラインのレベルは全Ｖｃｃ（ｆｕｌｌ Ｖｃｃ）
又はＶｓｓであり、セルプレートのＶｃｃ／２（ｈｖｃ
ｃ）レベルとの間の電圧差によりキャパシタ誘電体とし
ての強誘電物質の極性が切り換えられることになる。読
出しモードと同様に、書き込んだ後、ワードラインがデ
ィスエーブルされる前にビットバーライン及びビットバ
ーラインをＶｃｃ／２とする。これは、セル内部のノー
ドであるｎ１、ｎ２、Ｒｎ１、Ｒｎ２をＶｃｃ／２に固
定させるためである。
トバーラインのレベルは全Ｖｃｃ（ｆｕｌｌ Ｖｃｃ）
又はＶｓｓであり、セルプレートのＶｃｃ／２（ｈｖｃ
ｃ）レベルとの間の電圧差によりキャパシタ誘電体とし
ての強誘電物質の極性が切り換えられることになる。読
出しモードと同様に、書き込んだ後、ワードラインがデ
ィスエーブルされる前にビットバーライン及びビットバ
ーラインをＶｃｃ／２とする。これは、セル内部のノー
ドであるｎ１、ｎ２、Ｒｎ１、Ｒｎ２をＶｃｃ／２に固
定させるためである。
【００２５】ビットバーラインにＶｃｃレベルの信号が
印加されれば「１」のレベルを有する信号が書き込ま
れ、ビットバーラインにＶｓｓレベルが印加されれば
「０」のレベルを有する信号が書き込まれる。そして、
参照セルには常に「０」のレベルを有する信号が書き込
まれる状態を維持する。よって、書込モード時のビット
バーラインのレベル変化は全Ｖｃｃ（ｆｕｌｌ Ｖｃ
ｃ）レベルであり、読出しモード時のビットラインとビ
ットバーラインのレベル変化は（Ｖｃｃ−Ｖｍ）レベル
となる。
印加されれば「１」のレベルを有する信号が書き込ま
れ、ビットバーラインにＶｓｓレベルが印加されれば
「０」のレベルを有する信号が書き込まれる。そして、
参照セルには常に「０」のレベルを有する信号が書き込
まれる状態を維持する。よって、書込モード時のビット
バーラインのレベル変化は全Ｖｃｃ（ｆｕｌｌ Ｖｃ
ｃ）レベルであり、読出しモード時のビットラインとビ
ットバーラインのレベル変化は（Ｖｃｃ−Ｖｍ）レベル
となる。
【００２６】上記の動作でキャパシタの両端間の抵抗素
子が有する抵抗値は次の値を満たすように決定する。す
なわち、ＮＭＯＳトランジスタの接合漏洩電流を補充す
ることができ、ワードラインのディスエーブル時にキャ
パシタの両端間の電圧差が１Ｖ以上にならないようにす
る値と決定する。読出しモード時に、ワードラインがイ
ネーブルされる前に、メインセル及び参照セルにおける
ｎ１、ｎ２、Ｒｎ１、Ｒｎ２のレベルが同じくなるよう
に抵抗素子値を設定しなければならない。さらに、参照
セルにおけるキャパシタンスはメインメモリセルのキャ
パシタンス値に比べて１．５〜３倍になるように決定す
る。
子が有する抵抗値は次の値を満たすように決定する。す
なわち、ＮＭＯＳトランジスタの接合漏洩電流を補充す
ることができ、ワードラインのディスエーブル時にキャ
パシタの両端間の電圧差が１Ｖ以上にならないようにす
る値と決定する。読出しモード時に、ワードラインがイ
ネーブルされる前に、メインセル及び参照セルにおける
ｎ１、ｎ２、Ｒｎ１、Ｒｎ２のレベルが同じくなるよう
に抵抗素子値を設定しなければならない。さらに、参照
セルにおけるキャパシタンスはメインメモリセルのキャ
パシタンス値に比べて１．５〜３倍になるように決定す
る。
【００２７】
【発明の効果】詳述した本発明による不揮発性強誘電体
メモリは下記のような効果を奏する。本発明は、抵抗素
子を強誘電体キャパシタに並列に接続したので、強誘電
体キャパに逆電圧が加えられるのを防止することがで
き、したがって、メモリセル内部のノードの電圧を補償
するための別途の電圧補償回路並びに電圧補償サイクル
を必要としない。その補償サイクルを必要としないた
め、プレートラインにパルスを加えない方式におけるメ
モリセルのアクセスを高速で行うことが可能となるとい
う効果がある。また、参照ビットラインがキャパシタに
接続された抵抗によってＶｃｃ／２にされているため、
ハイが格納されているときに極性反転が起こらないよう
に動作するので、参照メモリセルの疲労が少なくなる。
また、半導体で形成させた本発明の構造は、回路の構造
が単純化され、したがって、速いアクセスタイムを有す
る不揮発性強誘電体メモリを提供することができる効果
がある。
メモリは下記のような効果を奏する。本発明は、抵抗素
子を強誘電体キャパシタに並列に接続したので、強誘電
体キャパに逆電圧が加えられるのを防止することがで
き、したがって、メモリセル内部のノードの電圧を補償
するための別途の電圧補償回路並びに電圧補償サイクル
を必要としない。その補償サイクルを必要としないた
め、プレートラインにパルスを加えない方式におけるメ
モリセルのアクセスを高速で行うことが可能となるとい
う効果がある。また、参照ビットラインがキャパシタに
接続された抵抗によってＶｃｃ／２にされているため、
ハイが格納されているときに極性反転が起こらないよう
に動作するので、参照メモリセルの疲労が少なくなる。
また、半導体で形成させた本発明の構造は、回路の構造
が単純化され、したがって、速いアクセスタイムを有す
る不揮発性強誘電体メモリを提供することができる効果
がある。
【図１】 一般的な強誘電体のヒステリシスループ。
【図２】 従来の技術の強誘電体メモリの回路構成図。
【図３】 本発明による強誘電体メモリの回路構成図。
【図４】 本発明による強誘電体メモリのレイアウト及
び断面構成図。
び断面構成図。
【図５】 本発明による強誘電体メモリのレイアウト及
び断面構成図。
び断面構成図。
【図６】 本発明による強誘電体メモリのレイアウト及
び断面構成図。
び断面構成図。
【図７】 本発明による強誘電体メモリのレイアウト及
び断面構成図。
び断面構成図。
【図８】 本発明による強誘電体メモリのレイアウト及
び断面構成図。
び断面構成図。
【図９】 本発明による強誘電体メモリのレイアウト及
び断面構成図。
び断面構成図。
【図１０】 本発明による強誘電体メモリのレイアウト
及び断面構成図。
及び断面構成図。
【図１１】 本発明による強誘電体メモリの他の断面構
成図。
成図。
【図１２】 本発明による強誘電体メモリの動作波形
図。
図。
３１ メインメモリセルブロック ３２ 参照メモリセルブロック ３３ センスアンプ／ビットライン制御ブロック
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヅ・ヨン・ヤン 大韓民国・チュンチョンブク−ド・チョ ンズ−シ・フンドク−ク・カギョン−ド ン・（番地なし）・シラ アパートメン ト １−906 (56)参考文献 特開 平10−135417（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/10 451 G11C 11/22 G11C 14/00 H01L 21/8242 H01L 27/108
Claims (6)
- 【請求項１】 平行して配置された第１、第２ワードラ
イン（ＷＬ１，ＷＬ２）と、 これらに平行に配置されＶｃｃ／２が加えられているＶ
ｃｃ／２電圧印加ライン（ｈｖｃｃ）と、 第１ワードライン（ＷＬ１）にゲートが接続され、一方
の電極がビットラインに接続された第１セルトランジス
タ（ＭＮ１）と、第２ワードラインにゲートが接続さ
れ、一方の電極がビットバーラインに接続された第２セ
ルトランジスタ（ＭＮ２）と、第１セルトランジスタ
（ＭＮ１）の他方の電極とＶｃｃ／２電圧印加ライン
（ｈｖｃｃ）との間に接続された第１強誘電体キャパシ
タ（ＦＣ１）と、第２セルトランジスタ（ＭＮ２）の他
方の電極とＶｃｃ／２電圧印加ライン（ｈｖｃｃ）との
間に接続された第２強誘電体キャパシタ（ＦＣ２）とを
有するメインメモリブロックと、 第２ワードライン（ＷＬ２）にゲートが接続され、一方
の電極がビットラインに接続された第１参照トランジス
タ（ＲＮ１）と、第１ワードラインにゲートが接続さ
れ、一方の電極がビットバーラインに接続された第２参
照トランジスタ（ＲＮ２）と、第１参照トランジスタ
（ＲＮ１）の他方の電極とＶｃｃ／２電圧印加ライン
（ｈｖｃｃ）との間に接続された第１参照強誘電体キャ
パシタ（ＲＦＣ１）と、第２参照トランジスタ（ＲＮ
２）の他方の電極とＶｃｃ／２電圧印加ライン（ｈｖｃ
ｃ）との間に接続された第２強誘電体キャパシタ（ＲＦ
Ｃ２）とを有する、メインメモリセルブロックのデータ
を読み出すための参照セルブロックと、 を備えた不揮発性強誘電体メモリにおいて、それぞれの
強誘電体キャパシタにそれぞれに並列に抵抗素子を接続
したことを特徴とする不揮発性強誘電体メモリ。 - 【請求項２】 参照セルブロックにおける強誘電体キャ
パシタのキャパシタンスはメインメモリセルブロックの
強誘電体キャパシタのキャパシタンス値に比べて１．５
〜３倍になることを特徴とする請求項１に記載の不揮発
性強誘電体メモリ。 - 【請求項３】 半導体基板の活性領域にゲート、ソース
／ドレインを含んで形成されるセルトランジスタと、 セルトランジスタのソース／ドレインのうち一側に接触
されて形成されるキャパシタの第１電極と、 キャパシタの第１電極上に抵抗領域を一方の側に含めて
形成される強誘電体層と、 強誘電体層上に形成されるキャパシタの第２電極と、 セルトランジスタのソース／ドレインのうち他方の側に
接触されて形成されるビットバーラインとを備えること
を特徴とする不揮発性強誘電体メモリ。 - 【請求項４】 抵抗領域は、強誘電体層の形成後、イオ
ン注入工程で強誘電体層の一部領域に形成することを特
徴とする請求項３に記載の不揮発性強誘電体メモリ。 - 【請求項５】 抵抗領域の代わりに、強誘電体層に分離
され、キャパシタの第１電極とキャパシタの第２電極と
の間に連結される高抵抗ポリ層から構成されることを特
徴とする請求項３に記載の不揮発性強誘電体メモリ。 - 【請求項６】 素子隔離領域と活性領域を含む半導体基
板の全面にゲート酸化膜、ゲート形成用のポリシリコン
層を形成し、選択的にパターニングして第１、第２ワー
ドラインを形成する工程と、 第１、第２ワードラインをマスクとして用いて活性領域
に不純物イオンを注入してソース／ドレイン領域を形成
し、全面に層間絶縁層を形成し、選択的にパターニング
してソース／ドレイン領域のうち何れか一領域が露出す
るようにストレージノード接触ホールを形成する工程
と、 ストレージノード接触ホールを含めて全面にキャパシタ
の第１電極形成用の物質層を形成し、選択的にパターニ
ングしてキャパシタの第１電極を形成する工程と、 キャパシタの第１電極上に強誘電体層を形成し、強誘電
体層の一部に選択的に不純物を注入して抵抗領域を形成
する工程と、 抵抗領域を有する強誘電体層上にキャパシタの第２電極
を形成する工程と、 ソース／ドレイン領域のうち他方の領域に接触されるビ
ットバーラインを形成する工程とを備えることを特徴と
する不揮発性強誘電体メモリの製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| KR1019980025917A KR100298439B1 (ko) | 1998-06-30 | 1998-06-30 | 비휘발성 강유전체 메모리 |
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| Publication Number | Publication Date |
|---|---|
| JP2000031405A JP2000031405A (ja) | 2000-01-28 |
| JP3101816B2 true JP3101816B2 (ja) | 2000-10-23 |
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ID=19542299
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11175068A Expired - Fee Related JP3101816B2 (ja) | 1998-06-30 | 1999-06-22 | 不揮発性強誘電体メモリ |
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| Country | Link |
|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06150732A (ja) * | 1992-11-02 | 1994-05-31 | Sumitomo Wiring Syst Ltd | ワイヤーハーネス |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19832995C1 (de) * | 1998-07-22 | 1999-11-04 | Siemens Ag | Speicheranordnung aus einer Vielzahl von resistiven ferroelektrischen Speicherzellen |
| JP3336985B2 (ja) | 1999-01-29 | 2002-10-21 | 日本電気株式会社 | 半導体記憶装置 |
| US6670938B1 (en) * | 1999-02-16 | 2003-12-30 | Canon Kabushiki Kaisha | Electronic circuit and liquid crystal display apparatus including same |
| KR100320438B1 (ko) * | 1999-12-27 | 2002-01-15 | 박종섭 | 불휘발성 강유전체 메모리 소자 및 그 제조방법 |
| JP2002170935A (ja) * | 2000-11-30 | 2002-06-14 | Matsushita Electric Ind Co Ltd | 強誘電体メモリ |
| JP2003178578A (ja) | 2001-10-01 | 2003-06-27 | Sony Corp | 強誘電体型不揮発性半導体メモリ |
| US6687150B1 (en) * | 2002-09-04 | 2004-02-03 | Infineon Technologies Aktiengesellschaft | Reference voltage generation for memory circuits |
| JP2005142451A (ja) * | 2003-11-07 | 2005-06-02 | Oki Electric Ind Co Ltd | 半導体メモリ装置及び半導体メモリ装置の製造方法 |
| CN102171812B (zh) * | 2008-10-02 | 2014-02-12 | 株式会社半导体能源研究所 | 半导体器件 |
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|---|---|---|---|---|
| US4433390A (en) * | 1981-07-30 | 1984-02-21 | The Bendix Corporation | Power processing reset system for a microprocessor responding to sudden deregulation of a voltage |
| JPS59116685A (ja) * | 1982-12-23 | 1984-07-05 | セイコーインスツルメンツ株式会社 | 画像表示装置 |
| US4873664A (en) * | 1987-02-12 | 1989-10-10 | Ramtron Corporation | Self restoring ferroelectric memory |
| US4809225A (en) * | 1987-07-02 | 1989-02-28 | Ramtron Corporation | Memory cell with volatile and non-volatile portions having ferroelectric capacitors |
| US4888630A (en) * | 1988-03-21 | 1989-12-19 | Texas Instruments Incorporated | Floating-gate transistor with a non-linear intergate dielectric |
| JPH0713877B2 (ja) * | 1988-10-19 | 1995-02-15 | 株式会社東芝 | 半導体メモリ |
| EP0478799B1 (en) * | 1990-04-24 | 1996-12-04 | Ramtron International Corporation | Semiconductor device having ferroelectric material and method of producing the same |
| US5189594A (en) * | 1991-09-20 | 1993-02-23 | Rohm Co., Ltd. | Capacitor in a semiconductor integrated circuit and non-volatile memory using same |
| JP3206975B2 (ja) * | 1992-08-18 | 2001-09-10 | ローム株式会社 | 半導体記憶装置 |
| US5371699A (en) * | 1992-11-17 | 1994-12-06 | Ramtron International Corporation | Non-volatile ferroelectric memory with folded bit lines and method of making the same |
| US5541807A (en) * | 1995-03-17 | 1996-07-30 | Evans, Jr.; Joseph T. | Ferroelectric based capacitor for use in memory systems and method for fabricating the same |
| US5680344A (en) * | 1995-09-11 | 1997-10-21 | Micron Technology, Inc. | Circuit and method of operating a ferrolectric memory in a DRAM mode |
| JPH10135417A (ja) * | 1996-10-31 | 1998-05-22 | Sony Corp | 強誘電体記憶装置 |
| US5898609A (en) * | 1998-05-29 | 1999-04-27 | Samsung Electronics Co., Ltd. | Ferroelectric memory having circuit for discharging pyroelectric charges |
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1998
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