JP3093603B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、リードフレームを用い
て実装される半導体装置に係り、特にリードフレームの
ダイパッドの両面に半導体チップを搭載した半導体装置
およびその製造方法に関するものである。
【０００２】
【従来の技術】従来、半導体装置の実装工程では、４２
アロイ、Ｃｕ等の材料で作られたリードフレームのダイ
パッドの片面に単一の半導体チップを搭載し、この半導
体チップのボンディングパッドとリードフレームのイン
ナーリードとをＡｕ、Ａｌ、Ｃｕ等の金属細線でワイヤ
ボンディングし、さらに半導体チップおよびボンディン
グワイヤを外部環境から保護するために、半導体チッ
プ，ボンディングワイヤ及びリードフレームを絶縁性樹
脂材で樹脂封止するようにしていた。
【０００３】一方、近年の電子機器，特に情報機器，小
型携帯端末機器等は多機能化・高機能化されているの
で、電子機器に搭載される半導体装置の数が増加してき
ている。したがって、上記従来のような単一の半導体チ
ップを１つのリードフレームに搭載して構成される半導
体装置を用いていたのでは、電子機器の小型化・軽量化
および製造コストの低減という要請に応えることは困難
である。
【０００４】そこで、電子機器の機能・性能を阻害する
ことなく電子機器の小型化・軽量化を実現するためのひ
とつの手段として、マルチチップパッケージ技術が提案
されている。これは、１個の半導体装置内に複数個の半
導体チップを搭載し、この半導体装置を用いて電子機器
を構成することにより、電子機器に搭載される半導体装
置の数を低減し、ひいては電子機器内における全体とし
ての半導体装置の実装面積を低減しようとする技術であ
る。すなわち、複数個の半導体チップを１つのパッケー
ジに搭載することにより、電子機器への半導体装置の搭
載数量と半導体装置の実装面積とを低減して、電子機器
に必要な機能・性能を維持しながら、電子機器の小型
化，軽量化をはかるものである。
【０００５】以下、現在提案されているマルチチップパ
ッケージ技術の例について説明する。
【０００６】まず、図１３ａに示す半導体装置は、特開
平５−４７９９９号公報に開示される技術によるもので
あって、２つのリードフレーム３０ａ，３０ｂの各ダイ
パッド３１ａ，３１ｂの片面に各々半導体チップ３２
ａ，３２ｂを搭載し、このリードフレーム３０ａ，３０
ｂ同士を絶縁フィルム３３を介して張り合わせ、それぞ
れ樹脂２９により封止することにより、マルチチップパ
ッケージングを実現している。製造工程では、図１４に
示すように、一方のリードフレーム３０ａのダイパッド
３１ａの片面に一方の半導体チップ（図示せず）を搭載
し、トランスファモールドにより、半導体チップとリー
ドフレーム３０ａの半導体チップが搭載された面のみを
樹脂２９で封止する。以上と同様に、他方のリードフレ
ーム３０ｂのダイパッド３１ｂの片面に半導体チップ
（図示せず）を搭載して、トランスファーモールドによ
り、これを樹脂２９で封止する。その後、片側のみ樹脂
封止された２枚のリードフレーム３０ａ，３０ｂを互い
に絶縁フィルム３３を介して貼合わせている。以下、こ
のような半導体装置を多層リードフレームを有する半導
体装置という。
【０００７】また、図１３ｂに示される半導体装置は、
特開平１−２７２１４４号公報，特開平５−１２１４６
２号公報に開示される技術によるものであって、１枚の
リードフレーム３０のダイパッド３１の両面に２つの半
導体チップ３２ａ，３２ｂをそれぞれ導電性接着剤等の
接着層３４ａ，３４ｂを介して搭載することにより、マ
ルチチップパッケージングを実現している。製造工程で
は、図１５ａに示すように、リードフレーム３０のダイ
パッド３１の片面に一方の半導体チップ３２ａを搭載し
てワイヤボンディングを行ない、図１５ｂに示すよう
に、トランスファモールドにより、一方のトランスファ
モールド金型３９内で樹脂４０ａによる封止を行なう。
その後、図１５ｃ，図１５ｄに示すように、リードフレ
ーム３０の他方の面に半導体チップ３２ｂを設置し、ト
ランスファモールド金型３９により、樹脂４０ｂによる
封止を行なう。以下、このような半導体装置を単層リー
ドフレームを有する半導体装置という。
【０００８】一般に、上記従来の図１３ａに示すような
多層リードフレームを用いた半導体装置と、図１３ｂに
示す単層リードフレームを用いた半導体装置とには、以
下のような長所，短所がある。
【０００９】図１３ａに示す多層リードフレームを備え
た半導体装置では、半導体チップを搭載した２枚のリー
ドフレームを貼合わせた構成であるため、ひとつの半導
体装置に対して２枚のリードフレームを必要とする。し
たがって、リードフレーム，絶縁性フィルムの材料費や
加工費等が余分に必要となる。また、それらのリードフ
レームを貼合わせるための工程や設備も必要となるた
め、製造コストも高くつく。さらに、図１４に示すよう
に、リードフレームの片面のみに樹脂封止した際、樹脂
封止された面と対向する面はリードフレームが露出した
状態となっているが、露出したリードフレーム面はのち
の工程で行なう２枚のリードフレームの貼合わせを歩留
りよく行なうため、封止用樹脂のにじみ出しによる樹脂
ばりの付着が生じないようトランスファーモールド金型
は極めて高精度で設計加工する必要があり、そのためト
ランスファーモールド金型の価格が高くつく。
【００１０】一方、単層リードフレームを備えた半導体
装置では、多層リードフレームを有する半導体装置に比
較して、構成材料や工程が少なくて済み、かつ金型もそ
れほど高精度でなくてもよいので、製造コストはより安
価となる。ただし、図１５に示すように、トランスファ
モールド工程では、トランスファーモールド金型および
封止装置が、パッケージの表裏を区別するために少なく
とも２組必要となるので、設備コストが高くつくととも
に、半導体装置の生産ラインの品種変更の際において
は、トランスファーモールド金型の交換を２回行なわな
ければならず、柔軟な多品種小量生産に対応することが
困難である。
【００１１】
【発明が解決しようとする課題】以上のように、マルチ
チップパッケージングにおける単層リードフレームを有
する半導体装置と多層リードフレームとを有する半導体
装置とは、互いに長所と短所とがあるが、両者に共通す
る問題として下記のような問題があった。
【００１２】上記特開平１−２７２１４４号公報の第７
図及び第７ｘ図には、多層リードフを有する半導体装置
では、各リードフレームの各インナーリードと半導体チ
ップの各ボンディングパッドとの間でワイヤボンディン
グを行なった構造が記載されている。しかし、このよう
な構造では、各半導体チップの動作周波数や電圧が異な
った場合、インナーリード間で電気信号の干渉（クロス
トーク）が発生し、半導体装置の特性を著しく低下させ
る虞れがある。また、２枚張り合わされたリードフレー
ムのアウターリードからどのようにして２つの信号を分
離して取り出すことも容易ではない。
【００１３】そこで、このような場合には、特開平１−
２７２１４４号公報の第５図に示すような接続方法を採
る必要がある。本願に添付した図１６ａ及び図１６ｂ
は、上記公報の第５図に相当する接続方法をダイパッド
の両面に１つずつの半導体チップを搭載した半導体装置
に適用した状態を示す図である。図１６ａは、単層リー
ドフレームを有する半導体装置における半導体チップ３
２ａ、３２ｂのボンディングパッドとリードフレーム３
０のインナーリード３７とのワイヤボンディング状態を
示す斜視図であり、図１６ｂはそのときの樹脂封止され
た半導体装置の外部リードの電極配置を示す平面図であ
る。図１６ａにおいて、インナーリード３７a1〜３７a8
は図中表側の第１半導体チップ３２ａのボンディングパ
ッドとボンディングワイヤを介して接続され、インナー
リード３７b1〜３７b8は図中裏側の第２半導体チップ３
２ｂのボンディングパッドとそれぞれボンディングワイ
ヤ３６を介して接続されている。そして、同図に示すよ
うに、相隣接するインナーリードに対して、第１半導体
チップ３２ａ及び第２半導体チップ３２ｂのボンディン
グパッドと交互に接続されている。したがって、図１６
ｂに示すように、樹脂封止された半導体装置２９におい
て、第１半導体チップ側３２ａに接続された外部リード
端子３８a1〜３８a8と第２半導体チップ側３２ｂに接続
された外部リード端子３８b1〜３８b8とが交互に配置さ
れている。
【００１４】一方、単層リードフレームを有する半導体
装置では、特開平１−２７２１４４号公報の第５図に開
示されるごとく、やはり、相隣接するインナーリードに
対して、表裏の半導体チップのボンディングパッドが交
互に接続されている。このような構造とせざるを得ない
のは、下記理由による。インナーリード数や半導体チッ
プのボンディングパッド数が多い半導体装置では、イン
ナーリードやボンディングパッドが半導体チップの各辺
のほぼ全域に互いに近接した位置に形成する必要があ
る。したがって、同公報中の第５図において、例えば相
隣接する３本のインナーリードをいずれも同じ半導体チ
ップのボンディングパッドに接続すると、ボンディング
ワイヤの長さが過大となり過ぎる。そのため、トランス
ファモールド工程等において、樹脂の流れによる圧力に
よってボンディングワイヤが大きく流れ（いわゆる“ワ
イヤ流れ”）、ボンディングワイヤ同士やボンディング
ワイヤと半導体チップとの接触が生じたり、ボンディン
グワイヤの断線が生じる等の虞れがあるからである。
【００１５】しかしながら、上記従来のような相隣接す
るインナーリードが交互に２つの半導体チップに接続さ
れる構造では、隣接するインナーリードの間隔は１２０
〜２５０μｍと狭い。そして、各半導体チップ３２ａ，
３２ｂの動作周波数や電圧が異なる場合、隣接するイン
ナーリード同士は互いに異なる半導体チップに接続され
ているので、相隣接するインナーリード間で電気信号の
干渉（クロストーク）が発生し、半導体装置の特性を著
しく低下させる虞れがある。また、上記従来のもので
も、ボンディングワイヤの長さが不均一になり、かつど
うしても一部のボンディングワイヤが長くなり過ぎると
いう問題が依然として存在する。特に、リードフレーム
数が多くなると、コーナー部におけるボンディングワイ
ヤ間の間隔が狭くなるため、トランスファモールディン
グ工程において、いわゆる“ワイヤー流れ”が生じる
と、ボンディングワイヤ同士の接触を生じる確率が増大
する。
【００１６】以上のように、多層リードフレームを有す
る半導体装置においても、単層リードフレームを有する
半導体装置においても、各半導体チップの信号の干渉に
より半導体装置の特性の劣化を招く虞れがあった。ま
た、ボンディングワイヤの局部的な間隔の狭小化や、一
部のボンディングワイヤの長さが過大になることによ
り、半導体装置の製造歩留まりや信頼性の低下を招く虞
れがあった。
【００１７】次に、別の問題として、下記の問題があ
る。単層リードフレームを有する半導体装置の製造方法
においては、図１７ａ及び図１７ｂに示すように、ダイ
パッド３１の一方の面に搭載された第１半導体チップ３
２ａについてワイヤボンディング工程を行なった後、リ
ードフレーム３０を裏返しにして、ダイパッド３１の他
方の面に搭載された第２半導体チップ３２ｂについての
ワイヤボンディング工程を行なう。その際、すでに設け
られた裏面のボンディングワイヤ３６が、リードフレー
ム３０を支持して加熱する加熱支持台４２の一部と接
触、干渉するおそれがある。このような干渉が生じる
と、すでに設けられたボンディングワイヤ３６の切断や
変形が生じ、半導体装置の信頼性を損なわせる虞れがあ
った。また、リードフレームのインナーリード間隔は通
常数百μｍの微細な寸法で加工されており、そのために
特定のインナーリードの保持および、すでにボンディン
グされたボンディングワイヤが加熱支持台４２と接触、
干渉しないように空間を設けるような高精度な加熱支持
台４２の作製加工はきわめて困難で設備コストが著しく
増大する。
【００１８】本発明の第１の目的は、リードフレームの
両面に半導体チップを搭載しながら、半導体チップのコ
ーナー部におけるボンディングワイヤ間隔の狭小化やボ
ンディングワイヤの長さが局所的に過大になるのを防止
しうる半導体装置又はその製造方法を提供することにあ
る。
【００１９】本発明の第２の目的は、１つのリードフレ
ームのダイパッドの両面に半導体チップを搭載した半導
体装置の製造工程において、ワイヤボンディング工程で
使用される加熱支持台とボンディングワイヤや半導体チ
ップとの干渉を回避しうる製造方法を提供することにあ
る。
【００２０】
【課題を解決するための手段】上記各目的を達成するた
めに本発明が講じた基本的な手段は、ダイパッドの両面
に搭載される各半導体チップを、相対応する各辺のダイ
パッド上への投影線が互いに交差するように、配置する
ことにより、インナーリードの先端部と各半導体チップ
の各辺部にあるボンディングパッドとが各辺毎に対峙す
る構造とすることにある。
【００２１】そして、上記第１の目的を達成するため
に、本発明では、請求項１〜１５に記載されている手段
を講じている。
【００２２】請求項１の発明が講じた手段は、半導体装
置に、ダイパッドと、上記ダイパッドに向かって延び先
端が上記ダイパッドに近接する複数のインナーリード
と、該各インナーリードから導出されるアウターリード
とを有するリードフレームと、上記リードフレームの上
記ダイパッドの第１面上に搭載され多角形の平面形状を
有する第１半導体チップと、上記リードフレームの上記
ダイパッドの第２面上に搭載され上記第１半導体チップ
とは同じ辺数からなる多角形の平面形状を有する第２半
導体チップと、上記第１及び第２半導体チップの各辺部
に複数個ずつ設けられたボンディングパッドと、上記イ
ンナーリードと上記ボンディングパッドとの間を接続す
るボンディングワイヤとを設ける。そして、上記各半導
体チップを構成する多角形の相対応する辺の上記ダイパ
ッドへの投影線が互いに所定の角度で交差するように配
置する構成としたものである。
【００２３】請求項２の発明が講じた手段は、請求項１
の発明において、上記各インナーリードの先端を、上記
各半導体チップの各頂点を接続して構成される多角形を
外方に拡大してなる仮想多角形の各辺上に位置し、かつ
上記仮想多角形の各辺が上記各半導体チップの各辺に対
峙するように設け、上記仮想多角形の各辺に位置するイ
ンナーリードの数を上記仮想多角形の各辺が対峙する各
半導体チップの各辺部に設けられた上記ボンディングパ
ッドの数と同じとしたものである。
【００２４】請求項３の発明が講じた手段は、請求項２
の発明において、上記仮想多角形の各辺に位置する各イ
ンナーリードを、同じ半導体チップの１つの辺部のボン
ディングパッドに接続し、かつ上記仮想多角形の相隣合
う２つの辺に位置する各インナーリードを、互いに異な
る半導体チップのボンディングパッドに接続する構成と
したものである。
【００２５】請求項４の発明が講じた手段は、請求項１
の発明において、上記各インナーリードの連続する複数
個を上記各半導体チップのうちの１つの半導体チップ上
のボンディングパッドに接続する構成としたものであ
る。
【００２６】請求項５の発明が講じた手段は、請求項１
の発明において、上記各半導体チップが同じ大きさを有
するものである場合、上記ダイパッドを、上記２つの半
導体チップの平面形状を構成する２つの多角形を重ね合
わせて形成される図形の輪郭線にほぼ等しい形状を有す
るように構成したものである。
【００２７】請求項６の発明が講じた手段は、請求項１
の発明において、上記各半導体チップが互いに異なる大
きさを有する場合、上記ダイパッドを、少なくとも上記
各半導体チップのうちいずれか大きい方の半導体チップ
の平面形状を構成する多角形にほぼ等しい形状を有する
ように構成したものである。
【００２８】請求項７の発明が講じた手段は、請求項１
の発明において、上記各半導体チップの平面形状をいず
れも四角形としたものである。
【００２９】請求項８の発明が講じた手段は、請求項７
の発明において、上記リードフレームが、上記各アウタ
ーリードの後端部を支持する４つの部材からなる四角形
の外枠部材を有するものであり、上記各半導体チップが
いずれも四角形の平面形状を有するものである場合、上
記第１半導体チップを、その平面形状を構成する四角形
の各辺が上記外枠部材の各部材に平行となる標準位置に
設置し、上記第２半導体チップを、その平面形状を構成
する四角形の各辺が上記外枠部材の各部材に対して所定
角度で傾いた傾き位置に設置したものである。
【００３０】請求項９の発明が講じた手段は、請求項８
の発明において、上記２つの半導体チップが同じ大きさ
である場合、上記ダイパッドを、上記２つの半導体チッ
プの平面形状を構成する２つの多角形を重ね合わせて形
成される図形の輪郭線にほぼ等しい形状を有するように
構成したものである。
【００３１】請求項１０の発明が講じた手段は、請求項
９の発明において、上記リードフレームに、上記アウタ
ーリードの先端部を接続し、上記外枠部材の各部材と平
行な４つの部材からなる中間枠部材と、上記ダイパッド
を構成する図形の各頂点部のうち上記第２半導体チップ
を構成する四角形の少なくとも２つの相対向する頂点に
該当する頂点部から延びて、上記中間枠部材の２つの部
材の各一部位に接続されるサポート部材とを設ける構成
としたものである。
【００３２】請求項１１の発明が講じた手段は、半導体
装置に、ダイパッドと、上記ダイパッドに向かって延び
先端が上記ダイパッドに近接する複数のインナーリード
と、該各インナーリードから導出されるアウターリード
と、該各アウターリードの後端部を支持する４つの部材
からなる四角形の外枠部材とを有する１つのリードフレ
ームと、上記リードフレームの上記ダイパッドの第１面
上に搭載され上記外枠部材の各部材に平行な４つの辺か
らなる四角形の平面形状を有する第１半導体チップと、
上記リードフレームの上記ダイパッドの第１面上に上記
第１半導体チップに隣接して搭載され上記外枠部材の各
部材から所定角度で傾いた４つの辺からなる四角形の平
面形状を有する第２半導体チップと、上記リードフレー
ムの上記ダイパッドの第２面上に上記ダイパッドを介し
上記第１半導体チップに対向して搭載され上記外枠部材
の各部材から所定角度で傾いた４つの辺からなる四角形
の平面形状を有する第３半導体チップと、上記リードフ
レームの上記ダイパッドの第２面上に上記ダイパッドを
介し上記第２半導体チップに対向して搭載され上記外枠
部材の各部材に平行な４つの辺からなる四角形の平面形
状を有する第４半導体チップと、上記第１〜第４半導体
チップの各辺部に複数個ずつ設けられたボンディングパ
ッドと、上記インナーリードと上記ボンディングパッド
との間を接続するボンディングワイヤとを設ける構成と
したものである。
【００３３】請求項１２の発明が講じた手段は、請求項
１，２，３，４，５，６，７，８，９，１０又は１１の
発明において、上記リードフレームを、互いに同一形状
を有する２つのリードフレームを貼合わせてなる積層構
造を有するように構成したものである。
【００３４】請求項１３の発明が講じた手段は、半導体
装置の製造方法として、リードフレームのダイパッドの
第１面上に多角形の平面形状を有する第１半導体チップ
を載置して、第１半導体チップを接着剤によりダイパッ
ド上に固定する第１工程と、上記ダイパッドの第２面上
に上記第１半導体チップとは同じ辺数からなる多角形の
平面形状を有する第２半導体チップを載置して、第２半
導体チップを接着剤によりダイパッドに固定する第２工
程と、上記第１半導体チップのボンディングパッドとイ
ンナーリードとの間をボンディングワイヤを介して接続
する第３工程と、上記第２半導体チップのボンディング
パッドとインナーリードとの間をボンディングワイヤを
介して接続する第４工程と、上記第１及び第２半導体チ
ップと上記ボンディングワイヤと上記インナーリードと
を樹脂内に埋設するように樹脂で封止する第５工程とを
設け、上記第１及び第２工程では、上記各半導体チップ
を構成する多角形の相対応する辺の上記ダイパッドへの
投影線が互いに所定の角度で交差するように配置する方
法である。
【００３５】請求項１４の発明が講じた手段は、請求項
１３の発明において、上記第１及び第２工程では、上記
各インナーリードの先端が上記各半導体チップの各頂点
を接続して構成される多角形を外方に拡大してなる仮想
多角形の各辺上に位置しかつ上記仮想多角形の各辺に位
置するインナーリードの数が上記仮想多角形の各辺が対
峙する各半導体チップの各辺部に設けられた上記ボンデ
ィングパッドの数と同じであるリードフレームを用い、
上記第３及び第４工程では、上記仮想多角形の各辺に位
置する各インナーリードを同じ半導体チップの１つの辺
部のボンディングパッドに接続し、かつ上記仮想多角形
の相隣合う２つの辺に位置する各インナーリードを互い
に異なる半導体チップのボンディングパッドに接続する
方法である。
【００３６】また、上記第２の目的を達成するために、
本発明では、請求項１５〜１９に記載される手段を講じ
ている。
【００３７】請求項１５の発明が講じた手段は、請求項
１４の発明において、上記第３工程では、上記各インナ
ーリードのうち上記仮想多角形の第１半導体チップの各
辺に対峙する辺に位置するインナーリードと、上記ダイ
パッドの上記第１半導体チップの各コーナー部に対応す
る部位とを第１加熱支持台により支持した状態で加熱し
ながらワイヤボンディングを行ない、上記第４工程で
は、上記各インナーリードのうち上記仮想多角形の第２
半導体チップの各辺に対峙する辺に位置するインナーリ
ードと、上記ダイパッドの上記第２半導体チップの各コ
ーナー部に対応する部位とを第２加熱支持台により支持
した状態で加熱しながらワイヤボンディングを行なう方
法である。
【００３８】請求項１６の発明が講じた手段は、請求項
１４の発明において、上記第３工程では、上記第２半導
体チップの中央部と上記インナーリードのうち上記仮想
多角形の上記第１半導体チップの各辺に対峙する辺に位
置するインナーリードとを加熱支持台により支持しなが
らワイヤボンディングを行ない、上記第４工程では、上
記第３工程における上記加熱支持台の位置を平面上で回
転させて、上記第１半導体チップの中央部と上記インナ
ーリードのうち上記仮想多角形の上記第２半導体チップ
の各辺に対峙する辺に位置するインナーリードとを加熱
支持台により支持しながらワイヤボンディングを行なう
方法である。
【００３９】請求項１７の発明が講じた手段は、請求項
１６の発明において、上記第１及び第２半導体チップと
して第１半導体チップが第２半導体チップよりも大きい
ものを用い、上記第３及び第４工程では、まず、第１半
導体チップに対してワイヤボンディングを行なった後、
第２半導体チップについてワイヤボンディングを行なう
方法である。
【００４０】請求項１８の発明が講じた手段は、請求項
１３の発明において、上記第１及び上記第２工程では、
いずれも硬化の完了に要する規定時間が相等しい硬化性
樹脂を用い、第１工程で使用する硬化性樹脂の硬化を行
なう時間は上記規定時間よりも短くする方法である。
【００４１】請求項１９の発明が講じた手段は、請求項
１３の発明において、上記第５工程では、上記第１半導
体チップの樹脂封止と上記第２半導体チップの樹脂封止
とを同時に行なう方法である。
【００４２】
【作用】以上の各請求項の手段により、下記の作用が奏
される。
【００４３】請求項１の発明では、ダイパッドの表裏に
配設される２つの半導体チップの各辺部の位置が互いに
交差するようにずれているので、インナーリードと各辺
部に設けられたボンディングパッドとを接続するボンデ
ィングワイヤの間隔をほぼ均一化することができる。す
なわち、ダイパッドの表裏の同じ位置に２つの半導体チ
ップが配設された場合のごとく各半導体チップのコーナ
ー部でボンディングワイヤ同士の間隔が狭小化するのが
防止される。
【００４４】請求項２の発明では、各半導体チップの各
辺と仮想多角形の各辺とが相対峙しており、各半導体チ
ップの各辺部のボンディングパッドと仮想多角形の各辺
に位置するインナーリードとを相対応させてボンディン
グワイヤにより接続することが可能となるので、ボンデ
ィングワイヤ同士の間隔がさらに均一化される。
【００４５】請求項３の発明では、仮想多角形の各辺に
位置するインナーリードが交互に表裏の半導体チップ上
のボンディングパッドに接続される。しかも、相対峙す
る各半導体チップの各辺部のボンディングパッドとイン
ナーリードとがボンディングワイヤにより接続されるの
で、各ボンディングワイヤの長さが確実に均一化され
る。したがって、トランスファモールド工程における
“ワイヤ流れ”によるボンディングワイヤ同士の接触，
断線等を有効に防止することが可能となる。また、相隣
合うインナーリードが交互に表裏の半導体チップに接続
される場合の如きボンディングワイヤ間における各半導
体チップの信号同士の干渉が防止されることになる。
【００４６】請求項４の発明では、相隣合うインナーリ
ードが交互に表裏の半導体チップに接続されるような組
み合わせが低減されるので、ボンディングワイヤ間にお
ける各半導体チップの信号同士の干渉が防止される。
【００４７】請求項５又は６の発明では、搭載する半導
体チップの大きさに応じてダイパッドの形状を変更する
ことで、ダイパッドの面積が可及的に低減される。
【００４８】請求項７，８，９の発明では、最も汎用性
のあるいわゆるＱＦＰタイプのパッケージについて、上
記請求項１，２，５の発明の作用がそれぞれ得られるこ
とになる。
【００４９】請求項１０の発明では、サポート部材の長
さが低減されるので、強度が向上することになる。
【００５０】請求項１１の発明では、ダイパッドの各面
上に２つずつの半導体チップを搭載するようにした半導
体装置において、ダイパッドの同じ位置で両面に配置さ
れる半導体チップ同士が互いに傾いて配置されているの
で、請求項１の発明の作用が得られる。一方、ダイパッ
ドの一方の面上に配置される各半導体チップ同士が互い
に傾いて配置されているので、各半導体チップのコーナ
ー同士が相対峙する組み合わせが生じることがない。そ
の結果、ダイパッドの面積が可及的に低減されることに
なる。
【００５１】請求項１２の発明では、リードフレームが
２枚貼合わせタイプのものについても、上記請求項１の
発明の作用が得られることになる。
【００５２】請求項１３の発明では、第３，第４工程に
おいて、各ボンディングワイヤの間隔がほぼ均一化さ
れ、各半導体チップのコーナー部でボンディングワイヤ
同士の間隔が狭小化していないので、樹脂封止を行う第
５工程における樹脂の流れがスムーズとなり、“ワイヤ
流れ”によるボンディングワイヤ同士の接触，断線等が
防止されることになる。
【００５３】請求項１４の発明では、請求項１３の発明
の作用に加え、各ボンディングワイヤの長さも確実に均
一化されるので、樹脂封止工程において特に長いボンデ
ィングワイヤに樹脂の流れによる力が作用して大きな
“ワイヤ流れ”をきたすことがない。したがって、ボン
ディングワイヤ同士の接触，断線等が確実に防止される
ことになる。また、各半導体チップの信号同士の干渉を
生ぜしめることのない半導体装置が容易に製造されるこ
とになる。
【００５４】請求項１５の発明では、２つの半導体チッ
プのボンディングパッドとインナーリードとをボンディ
ングワイヤで接続する第３及び第４工程において、ボン
ディングワイヤが存在しない空白状態となっている各半
導体チップのコーナー部に位置するダイパッドの部位と
インナーリードとが各加熱支持台により支持される。し
たがって、半導体チップと加熱支持台との接触による半
導体チップの損傷を回避しながら、ボンディングワイヤ
と加熱支持台との干渉を回避することが容易となる。
【００５５】請求項１６の発明では、第３工程において
は加熱支持台の一部で第１半導体チップに接続されるイ
ンナーリードを支持している。そして、第３工程の終了
後、第４工程で加熱支持台を平面上で回転させること
で、上記加熱支持台の一部が第２半導体チップに接続さ
れるインナーリードを支持するように回転される。した
がって、１つの加熱支持台を用いて、各半導体チップに
対するワイヤボンディング作業を行うことが可能とな
る。
【００５６】請求項１７の発明では、第３工程では、裏
面にある半導体チップが小さいので加熱支持台のダイパ
ッドを保持する領域の面積が広く，かつ各領域相互間の
間隔が小さくなり、安定に支持される。そして、第４工
程では、ダイパッドの各コーナーで支持されるので、安
定した支持が可能となる、したがって、ワイヤボンディ
ングに生じる衝撃によるダイパッドのたわみや振動を抑
制することができ、ワイヤボンディングの接続信頼性が
向上する。
【００５７】請求項１８の発明では、第１工程において
第１半導体チップとダイパッドとを接着する接着剤の硬
化が完了していなくても、次の第２工程を行う間に硬化
が完了するので、作業時間が短縮されることになる。
【００５８】請求項１９の発明では、１回の工程により
複数の半導体チップの樹脂封止が完了するので、金型交
換の手間が省かれ、作業時間が短縮される。
【００５９】
【実施例】
（第１実施例）以下、本発明の第１実施例における半導
体装置について図面を参照しながら説明する。図１は、
第１実施例に係る半導体装置に使用される４辺にリード
をもつＱＦＰ用のリードフレームの平面図である。同図
に示すように、リードフレーム１は、図中上面が第１面
となり下面が第２面となるダイパッド２と、先端がダイ
パッド２の外周部に近接して配置されかつダイパッド２
に対向する側に延びる多数のインナーリード３と、各イ
ンナーリード３の後端から導出されインナーリード３と
同数のアウターリード４と、各アウターリード４の先端
を順次接続するダイバー５と、各アウターリード４の後
端を順次接続する外枠部材６と、上記ダイパッド２とダ
イバー５との間を接続する２本のダイパッド・サポート
７とを備えている。上記外枠部材は、互いに平行にレー
ル状に延びるトップレール６ａ及びボトムレール６ｂ
と、上記トップレール６ａ及びボトムレール６ｂ間を接
続する２本のサイドレール６ｃ，６ｄとからなる。ま
た、上記ダイバー５は、各々外枠部材６の各レール６ａ
〜６ｄに平行な４辺からなる四角形の閉ループを形成し
ている。
【００６０】ここで、上記リードフレーム１の構造上の
特徴について説明する。
【００６１】第１の特徴として、ダイパッド２は、従来
のような正四角形の平面形状ではなく、２つの正四角形
を中心点における法線回りに４５度回転させて重ね合わ
せたものの輪郭を最外周部とする星形パターンを有して
いる。この正四角形のうち１つは外枠部材６の各レール
６ａ〜６ｄに平行であり、他の四角形は各レール６ａ〜
６ｄに対して４５度の角度で傾いている。すなわち、ダ
イパッド２の両面に半導体チップを１つずつ搭載する
際、ダイパッド２の輪郭を形成する２つの正四角形の各
辺に対して各半導体チップの各辺がそれぞれ平行になる
ように搭載した場合に、各半導体チップの１つの辺のダ
イパッド面への投影同士が４５度の角度で交差するよう
に構成されている。
【００６２】第２の特徴として、インナーリード３の先
端は、ダイパッド２の輪郭を構成する２つの正四角形の
各頂点を結んで形成される正８角形を外方に拡大して形
成される仮想正８角形の各辺上に位置するように構成さ
れている。そして、上記ダイパッド２の両面に半導体チ
ップを搭載する際、図２に示す第１半導体チップ８ａを
ダイパッド２の第１面上で外枠部材６の各レール６ａ〜
６ｄに平行となる位置（標準位置とする）に搭載し、第
２半導体チップ８ｂをダイパッド２の第２面上で外枠部
材の各レール６ａ〜６ｄから４５度傾いた位置（傾き位
置とする）に搭載する。そのとき、上記仮想正８角形の
各辺がそれぞれ各半導体チップ８ａ，８ｂの各辺に対峙
するように構成されている。
【００６３】上記２つの特徴を有することによる効果に
ついては後述する。
【００６４】第３の特徴として、上記ダイパッド・サポ
ート７は、ダイパッド２の輪郭を構成する２つの正四角
形のうち傾き位置にある正四角形の頂点のうちサイドレ
ール６ｃ，６ｄに対向する２つの頂点部と、各サイドレ
ール６ｃ，６ｄとの間を接続している。このように、ダ
イバー５のコーナー部ではなく、ダイバー５の辺の中央
部に接続されるダイパッド・サポート７を設けること
で、ダイパッド・サポート７の長さを短くすることがで
き、強度の向上を図ることができる。なお、ダイパッド
・サポート７を傾き位置にある正四角形の４つの頂点か
ら延びてダイバー５の各辺に接続されるように形成して
もよい。
【００６５】次に、図２は、図１のリードフレーム１の
ダイパッド２の各面に第１及び第２半導体チップ８ａ，
８ｂを搭載し、ワイヤボンディングを行った半導体装置
の斜視図を示す斜視図である。上記ダイパッド２の一方
の面には第１半導体チップ８ａが搭載され、ダイパッド
２の他方の面には第２半導体チップ８ｂが第１半導体チ
ップ８ａとは４５度傾いた状態で搭載されている。そし
て、各インナーリード３の上記仮想正８角形の各辺に位
置するインナーリード３の数は、仮想正８角形の各辺が
対峙する半導体チップの各辺部に設けられたボンディン
グパッドの数に等しい。そして、先端が仮想正８角形の
各辺上に位置するインナーリード３のうち、仮想正８角
形の１つの辺に位置する各インナーリードが当該辺と対
峙する半導体チップの１つの辺部のボンディングパッド
にボンディングワイヤを介して接続され、かつ仮想正８
角形の相隣接する辺に位置するインナーリード群は、互
いに異なる半導体チップのボンディングワイヤに接続さ
れている。具体的には、図２に示すように、第１半導体
チップ８ａにボンディングワイヤ９ａを介して接続され
るインナーリード群３a1〜３a4と、第２半導体チップ８
ｂにボンディングワイヤ９ｂを介して接続されるインナ
ーリード群３b1〜３b4とが、交互に仮想正８角形の各辺
上に位置している。言い換えると、第１半導体チップ８
ａに接続されるインナーリード群３a1〜３a4の先端は、
正四角形の輪郭を有する第１半導体チップ８ａの各辺に
平行であり、かつ各インナーリード３は少なくとも第１
半導体チップ８ａの近辺では、第１半導体チップ８ａの
各辺に直交するように延びている。第２半導体チップ８
ｂとこれに接続されるインナーリード群３b1〜３b4との
配置関係も同様である。つまり、インナーリード群３a1
〜３a4，３b1〜３b4の先端を接続して形成される仮想線
は、いずれも接続される対象となる半導体チップ８ａ，
８ｂのボンディングパッド群が配置される各辺に平行と
なっている。
【００６６】以上のように、本実施例では、互いに接続
される各インナーリード３の先端と半導体チップ８ａ，
８ｂの各ボンディングパッドとの距離が従来の構造に比
べて、大幅に均一化されている。したがって、ボンディ
ングワイヤ９ａ，９ｂの長さが極めて均一化され、局部
的に特定のボンディングワイヤの長さが過大になること
がないので、トランスファモールド工程において“ワイ
ヤ流れ”が生じても、ボンディングワイヤ９ａ，９ｂ同
士が接触したり、ボンディングワイヤ９ａ，９ｂの断線
が生じる等の不具合を有効に防止することができる。
【００６７】また、従来の構造のように、半導体チップ
のコーナー部でボンディングワイヤ間の間隔が狭くなる
ことがないので、上述の“ワイヤ流れ”によるボンディ
ングワイヤ同士の接触する確率をさらに小さくすること
ができる。
【００６８】さらに、第１半導体チップ８ａ及び第２半
導体チップ８ｂとのワイヤボンディングの際、お互いの
ボンディングワイヤ同士を接触させずにボンディングが
可能となる。
【００６９】以上のように、本実施例に係る半導体装置
の構造により、２つの半導体チップを１つの半導体装置
に組み込むことがきわめて容易に実現できるため、電子
機器への半導体装置の搭載数を低減させ、同時に半導体
装置の搭載占有面積を少なくすることが可能となり、電
子機器の小型・軽量化を図ることができる。
【００７０】なお、リードフレーム１のインナーリード
３の設計においては特に上記のようにインナーリード３
の先端の配置形状を正８角形状にする必要はなく、一般
的な仕様である４角形状の設計配置でもよい。その場合
のワイヤボンディングは、第１半導体チップ８ａ及び第
２半導体チップ８ｂの各辺に設けられたボンディングパ
ッドからのボンディングワイヤ９ａ，９ｂを、１つの辺
上のボンディングパッド群を単位としてそれぞれの辺に
最も近接するインナーリード３に集約してボンディング
することにより同様の効果を得ることができるものであ
る。その場合でも、ボンディングパッドの数が比較的少
なく、かつ、チップの２辺にボンディングパッドが形成
されているメモリチップなどの半導体チップはもとよ
り、マイコン、ゲートアレーのような４辺にボンディン
グパッドを有する半導体チップ全般においても適用でき
る。
【００７１】また、本実施例では、ダイパッド２の形状
を星形にしたが、本発明はかかる実施例に限定されるも
のではなく、８角形、或いは円形や、四角形でもよい。
特に、大きさが異なる半導体チップを１つの半導体装置
内に収納する場合には、大きい方の半導体チップの形状
に合った形状のダイパッドにすることで、各面に配置さ
れる２つの半導体チップをそれぞれ標準位置と傾き位置
とに配置しながら、ダイパッドの面積を小さくすること
ができる。
【００７２】また、本実施例では、各半導体チップの間
の角度を４５度としたが、本発明はかかる実施例に限定
されるものではない。各半導体チップが正四角形の場合
でも、他の条件によっては、４５度以外の角度で互いに
傾くようにすることができる。
【００７３】次に、本実施例に係る半導体装置の製造方
法について、図３ａ〜図３ｅを参照しながら説明する。
図３ａ〜図３ｅは、本実施例の半導体装置の製造工程に
おける構造の変化を示す断面図である。
【００７４】まず、図３ａに示すように、平面状のボン
ディング台１０ａ上に載置されたリードフレーム１のダ
イパッド２の上方に向いた一方の面上に第１半導体チッ
プ８ａを載置し、第１導電性接着剤１３ａを介して第１
半導体チップ８ａをダイパッド２の一方の面上に固着す
る（第１のダイボンディング工程）。この時、第１導電
性接着剤１３ａの硬化を完了させておく必要はない。す
なわち、後の工程で行う第２半導体チップ８ｂのダイボ
ンディング工程においてリードフレーム１を反転裏返し
を行っても第１半導体チップ８ａの位置ずれ、脱落等が
発生しない程度に硬化が進んでいればよい。
【００７５】ただし、２つのリードフレームを用い、各
リードフレームの片面に対して半導体チップの搭載、ワ
イヤボンディング、樹脂封止工程を連続的に行う場合に
は、ワイヤボンディング時に第１導電性接着剤の硬化が
完了していないと、ワイヤボンディング時における超音
波振動で半導体チップの位置ずれ、脱落、ボンディング
接合強度の低下を招く等の問題や、リフローはんだづけ
工程における急激な温度上昇による導電性接着剤内の残
留ガスの膨張に起因する樹脂のクラックが生じる虞れが
ある。したがって、その場合には、十分な時間を掛けて
第１導電性接着剤の硬化を完了させておく必要がある。
【００７６】次に、図３ｂに示すように、リードフレー
ム１の第１半導体チップ８ａが搭載された面が下方に向
くようにリードフレーム１を裏返しにしてボンディング
台１０ｂ上に載置する。ボンディング台１０ｂの中央部
は、第１半導体チップ８ａとの干渉を回避するために凹
状にくり抜かれている。そして、上方に向いたダイパッ
ド２の面上に、裏面の第１半導体チップ８ａとはダイパ
ッド面の法線回りに４５度傾けた状態で第２半導体チッ
プ８ｂを載置する。この状態で、第２半導体チップ８ｂ
を第２導電性接着剤１３ｂ（硬化を完了させるための規
定時間は第１導電性接着剤１３ａと同じである）を介し
てダイパッド２に固着する（第２のダイボンディング工
程）。この時、半導体チップ８ａは、図１に示す標準位
置で、第２半導体チップ８ｂは傾き位置で、それぞれダ
イボンディングされている。その後、第２導電性接着剤
１３ｂの硬化を規定時間だけ掛けて行ない、各導電性接
着剤１３ａ，１３ｂの硬化を完了させる。このことによ
り、第１導電性接着剤１３ａの硬化時間を規定の硬化時
間よりも短くしてもその後の第２導電性接着剤１３ｂの
硬化工程で硬化を完了させることができるため、半導体
装置の製造工程に要する時間を短縮することができる。
なお、図３ａに示すボンディング台１０ａは平面状のボ
ンディング台である必要はなく、第１のボンディング工
程においても図３ｂに示す凹状のボンディング台１０ｂ
を共通に使用してもよい。
【００７７】次に、図３ｃに示すように、ダイパッド２
の両面にボンディングされた半導体チップ８ａ，８ｂに
対してワイヤボンディング工程を行なう。その際、リー
ドフレーム１の第２半導体チップ８ｂが搭載された面を
下方に向けて、リードフレーム１を第１加熱支持台１１
ａの上に載置して、第１半導体チップ８ａのボンディン
グパッドと各インナーリード群３a1〜３a4とをボンディ
ングワイヤ９ａを介して接続する（第１のワイヤボンデ
ィング工程）。
【００７８】この時、第１加熱支持台１１ａには、第２
半導体チップ８ｂとは干渉しないよう凹部が形成されて
いて、リードフレーム１を保持する部分のみが突出部と
なっている。この時の状態を平面から見ると、図４に示
す状態となっている。図４には、第１加熱支持台１１ａ
のインナーリード３及びダイパッド２を保持するための
突出部であるインナーリード保持部１１a3及びダイパッ
ド保持部１１a2がそれぞれハッチングで示されている。
つまり、インナーリード保持部１１a3は、第１半導体チ
ップ８ａとの間でワイヤボンディングされる各インナー
リード群３a1〜３a4の下方に位置する４か所に設けられ
ている。ダイパッド保持部１１a2は、ダイパッド２の第
１半導体チップ８ａの各コーナー部の下方に位置する４
か所に設けられている。このようにリードフレーム１を
保持することにより、第２半導体チップ８ｂと第１加熱
支持台１１ａとはお互いに接触干渉することがないの
で、第２半導体チップ８ｂの損傷を防止でき、半導体装
置の製造歩留りを低下させることがない。
【００７９】次に、図３ｄに示すように、第１のワイヤ
ボンディング工程が完了した後に、リードフレーム１を
裏返しにし、リードフレーム１の第１半導体チップ８ａ
が搭載された面を下方に向けて、リードフレーム１を第
２加熱支持台１１ｂの上に載置し、第２半導体チップ８
ｂのボンディングパッドと各インナーリード群３b1〜３
b4とをボンディングワイヤ９ｂを介して接続する（第２
のワイヤボンディング工程）。
【００８０】このとき、第２加熱支持台１１ｂには、第
１半導体チップ８ａや第１半導体チップ８ａのボンディ
ングワイヤ９ａと接触しないように、上記第１加熱支持
台１１ａと同様に凹部と突出部とが形成されている。こ
の時の状態を平面から見ると、図５に示す状態となって
いる。図５には、第２加熱支持台１１ｂのインナーリー
ド保持部１１b3及びダイパッド保持部１１b2がそれぞれ
ハッチングで示されている。つまり、インナーリード保
持部１１b3は、第２半導体チップ８ｂとの間でワイヤボ
ンディングされる各インナーリード群３b1〜３b4の下方
に位置する４か所に設けられている。ダイパッド保持部
１１b2は、ダイパッド２の第２半導体チップ８ｂの各コ
ーナー部の下方に位置する４か所に設けられている。こ
のとき、第２加熱支持台１１ｂのインナーリード保持部
１１b3は、図４に示す第１加熱支持台１１ａのインナー
リード保持部１１a3の位置を平面上で４５度回転した位
置に形成されている。このようにリードフレーム１を保
持することにより、第１半導体チップ８ａや第１半導体
チップ８ａのボンディングワイヤ９ａが第２加熱支持台
１１ｂに接触干渉することがないので、第１半導体チッ
プ８ａの損傷や第１半導体チップ８ａのボンディングワ
イヤ９ａの変形、断線の発生を有効に防止することがで
き、半導体装置の製造歩留りを高めることができる。ま
た、各半導体チップ８ａ，８ｂが各加熱支持台１１ａ，
１１ｂに支持されないので、加熱支持台１１ａ，１１ｂ
との接触に起因する半導体チップ８ａ，８ｂの損傷を確
実に防止することができる。
【００８１】次に、図３ｅに示すように、第２半導体チ
ップ８ｂのワイヤボンディング工程が終了した後に、各
半導体チップ８ａ，８ｂ，ボンディングワイヤ９ａ，９
ｂ等を外部環境から保護して半導体装置の信頼性を高め
るべく、モールディング樹脂１４で各半導体チップ８
ａ，８ｂ、ボンディングワイヤ９ａ，９ｂ及びリードフ
レーム１の外方部を除く部分を封止する（トランスファ
モールド工程）。
【００８２】これにより、リードフレーム１のダイパッ
ド２の両面に１つずつ合計２つの半導体チップ８ａ，８
ｂを搭載する半導体装置が得られる。
【００８３】なお、本発明はかかる実施例に限定される
ものではなく、２つのリードフレームを用い、各リード
フレームの片面に各々１つの半導体チップを搭載した
後、各フレームの半導体チップが搭載された面に対向す
る面同士を貼合わせるようにした多層フレームを有する
半導体装置についても適用しうる。その場合、ＱＦＰに
ついては、リードフレームとして、各レールに平行な４
つの辺からなる正四角形のパターンを有するダイパッド
を備えたものと、各レールに対して平面上で４５度だけ
傾いた４つの辺からなる正四角形のパターンを備えたも
のとを使用することで、図２に示すような、接続状態を
実現しうる。なお、各リードフレームの間に絶縁フィル
ムを介在させて両者を貼合わせてもよいが、絶縁フィル
ムを介在させずに各リードフィルムを直接貼合わせても
よい。
【００８４】なお、２つの半導体チップ８ａ，８ｂの大
きさに差がある場合、例えば四角形のダイパッドに搭載
される第１半導体チップ８ａが第２半導体チップ８ｂよ
りも大きい場合には、上記図３ｃに示す第１のワイヤボ
ンディング工程において大きい方の第１半導体チップ８
ａを先に行うことが好ましい。その理由は、図３ｃに示
す工程では、裏面にある第２半導体チップ８ｂが小さい
のでダイパッド保持部１１a2の面積が広く，かつ各ダイ
パッド保持部１１a2相互間の間隔が小さくなり、安定に
支持される。そして、図３ｄに示す第２のワイヤボンデ
ィング工程では、ダイパッド２の４隅で支持されるの
で、安定した支持が可能となる、したがって、ワイヤボ
ンディングに生じる衝撃によるダイパッドのたわみや振
動を抑制することができ、ワイヤボンディングの接続信
頼性が向上する。
【００８５】（第２実施例）次に、第２実施例について
説明する。
【００８６】まず、図６ａ及び図６ｂに示すように、上
記第１実施例における図３ａ及び図３ｂに示す工程（第
１及び第２のダイボンディング工程）と同様の工程を行
なって、リードフレーム１のダイパッド２の両面に第
１，第２半導体チップ８ａ，８ｂを搭載する。
【００８７】次に、図６ｃ及び図６ｄに示すように、ダ
イパッド２の一方の面に搭載された第１半導体チップ８
ａに対する第１のワイヤボンディング工程と、ダイパッ
ド２の他方の面に搭載された第２半導体チップ８ｂに対
する第２のワイヤボンディング工程とを行う。このと
き、ワイヤボンディング方法自体は、上記第１実施例に
おける方法と基本的に同じであるので、説明は省略す
る。
【００８８】本実施例の特徴として、第１及び第２のワ
イヤボンディング工程で、共通の加熱台１５を用いると
ともに、加熱支持台１５は下記の構造を有している。図
６ｃに示すように、加熱支持台１５の中央部が突出して
半導体チップ８ａ，８ｂを保持するチップ保持部１５ａ
となっており、該チップ保持部１５ａには真空装置に接
続される吸引孔１６が設けられている。また、加熱支持
台１５の中央部周囲の凹部の底壁には不活性ガスタンク
に接続されるガス供給孔１７が設けられている。さら
に、加熱支持台１５の凹部の外方は、中央部よりもさら
に上方に突出しており、この部分がインナーリード保持
部１５ｂとなっている。すなわち、図６ｃ，図６ｄに示
す各ワイヤボンディング工程において、加熱支持台１５
のインナーリード保持部１５ｂでリードフレーム１を保
持し、チップ保持部１５ａでは各半導体チップ８ｂ，８
ａの表面を吸引孔１６により真空吸引して固定させ、第
１及び第２半導体チップ８ａ，８ｂの周囲にガス供給孔
１７から加熱された不活性ガスを吹き付けるように構成
されている。これにより、各半導体チップ８ａ，８ｂ及
びインナーリード３を十分に加熱することができ、ワイ
ヤボンディングが良好に行える。さらには、不活性ガス
の供給によってインナーリード３及びリードフレーム１
の酸化を防止することができ、ワイヤボンディング工程
における接合強度の低下や接合不良を有効に防止でき
る。
【００８９】図７は、図６ｃに示す状態を上方から見た
状態を示す平面図であり、図８は図６ｄに示す状態を上
方から見た状態を示す平面図である。図７及び図８に示
すように、第１ワイヤボンディング工程における加熱支
持台１５のインナーリード保持部１５ｂと、第２のワイ
ヤボンディング工程におけるインナーリード保持部１５
ａとは平面上で互いに４５度傾いている。しかし、異な
る形状の加熱支持台を２つ設ける必要はなく、第２のワ
イヤボンディング工程では第１のワイヤボンディング工
程における加熱支持台１５の位置を平面内で４５度回転
させるだけでよい。
【００９０】最後に、図６ｅに示すように、上記第１実
施例の図３ｅに示す工程と同じトランスファモールド工
程を行なって、実装工程を終了する。
【００９１】なお、本実施例において、加熱支持台１５
の各半導体チップ８ａ，８ｂを真空吸着する部分はテフ
ロンコーティング等（図示せず）を施すことにより半導
体チップ表面の損傷を防ぐことができる。
【００９２】本実施例のような製造工程では、ボンディ
ングワイヤ９ｂや半導体チップ８ａ，８ｂと加熱支持台
との干渉を生じることはない。特に、第１のワイヤボン
ディング工程と第２のワイヤボンディング工程とで同じ
加熱支持台１５を使用できるため、上記第１実施例に比
べて、１つの加熱支持台１５を備えておくだけでよいと
いう利点がある。
【００９３】（第３実施例）次に、第３実施例について
説明する。図９及び図１０は、第３実施例における半導
体装置の構造を示す平面図であり、互いに反対側から見
たものである。本実施例では、リードフレーム１のダイ
パッド２は矩形状のパターンを有しており、このダイパ
ッド２の各辺に沿ってインナーリード３の先端が配置さ
れ、アウターリード４がインナーリード３から導出され
ている。また、ダイバー５や外枠部材６の各レール６ａ
〜６ｄも矩形状のパターンを有している。なお、本実施
例では、ダイパッド・サポート７は、ダイパッド２の各
コーナー部の４か所に設けられ、それぞれダイバー５の
各コーナーに接続されている。
【００９４】本実施例の特徴として、ダイパッド２の上
には、各面に２つずつ合計４つの半導体チップ８ａ〜８
ｄが搭載されている。ここで、上記各半導体チップ８ａ
〜８ｄのうち第１，第４半導体チップ８ａ，８ｄは傾き
位置に、第２，第３半導体チップ８ｂ，８ｃは標準位置
に配置されている。つまり、一方の面に搭載された２つ
の第１，第２半導体チップ８ａ，８ｂの各辺は平面上で
互いに４５度の角度で傾いている。また、裏面に搭載さ
れる２つの第３，第４半導体チップ８ｃ，８ｄも平面上
で互いに４５度の角度で傾いているとともに、互いに中
心位置がほぼ同じである第１半導体チップ８ａと第３半
導体チップ８ｃの各辺は、ダイパッド２への投影が互い
に４５度の角度で交差するように配設されている。
【００９５】このように構成することによって、本実施
例では合計４個の半導体チップ８ａ〜８ｄを１つの半導
体装置内に収納できるとともに、ダイパッド２の面積ひ
いては半導体装置全体の容積の低減を図ることができ
る。図１１は、本実施例の半導体装置との間でダイパッ
ド面積を比較するための比較例に係る半導体装置の構造
を示す平面図である。すなわち、ダイパッド２の各面に
２つずつ合計４個の半導体チップ８ａ〜８ｄを搭載する
場合、図１１に示すように、一方の面に搭載される第
１，第２半導体チップ８ａ，８ｂをいずれも標準位置に
配置し、他方の面に搭載される第３，第４半導体チップ
８ｃ，８ｄを傾き位置に配置すると、第３，第４半導体
チップ８ｃ，８ｄのコーナー同士が接近するために、各
半導体チップ８ｃ，８ｄの中心位置の間の距離を離れさ
せておく必要が生じる。このため、本実施例の半導体装
置におけるダイパッド２の長辺の長さＬ１よりも、比較
例の半導体装置のダイパッド２の長さＬ２はどうしても
大きくなる。
【００９６】本実施例では、第１実施例のごとく、すべ
てのインナーリードについてインナーリード群毎に同じ
半導体チップ上の１つの辺に設けられたボンディングパ
ッドに接続することは困難であり、部分的に長いボンデ
ィングワイヤも生じるが、第１実施例の同様の効果を可
及的に発揮することができる。そして、ダイパッドの面
積を低減することができることで、信頼性の向上と半導
体装置の小型化とを図ることができる。
【００９７】また、比較例のように１つの面上で２つの
半導体チップ８ａ，８ｂがいずれも標準位置に配置され
ている場合、各半導体チップ８ａ，８ｂの相対向する辺
に設けられたボンディングパッドに接続されるボンディ
ングワイヤ同士の間隔が極めて狭くなり、“ワイヤ流
れ”に起因するボンディングワイヤ同士の接触を生じる
確率が増大して信頼性を低下させる虞れがある。さら
に、従来のように、１つのダイパッドの各面上に２つず
つ半導体チップを搭載する際にすべての半導体チップを
標準位置に配置すると、上述のようなボンディングワイ
ヤ同士の接触を生じる確率が極めて高くなる。一方、こ
れを回避すべく図１６に示すような接続方法を採ると、
上述のように、各半導体チップの信号間のクロストーク
を生じる虞れがある。
【００９８】なお、同一ダイパッド上に４つの半導体チ
ップを搭載せずに、４つの半導体チップを１つの半導体
装置内に収納するには、図１２に示すような構成とする
こともできる。この場合も、表裏に搭載される２つの半
導体チップ同士は互いに、標準位置，傾き位置の関係に
あるが、半導体装置全体の容積は第４実施例に比べかな
り大きくなる。ただし、確実にインナーリード群毎に同
じ半導体チップ上のボンディングパッドに接続できるの
で、信頼性は極めて高くなるという利点がある。
【００９９】
【発明の効果】請求項１又は２の発明によれば、ダイパ
ッドの表裏に配設される２つの半導体チップの各辺部の
位置が互いに交差するよう配置したので、半導体チップ
のコーナー部におけるボンディングワイヤ間隔の狭小化
の防止を図ることができる。
【０１００】請求項３の発明によれば、相対峙する各半
導体チップの各辺部のボンディングパッドとインナーリ
ードとをボンディングワイヤにより接続するようにした
ので、各ボンディングワイヤの長さの均一化により、ト
ランスファモールド工程における“ワイヤ流れ”による
ボンディングワイヤ同士の接触，断線等の防止と、各半
導体チップの信号同士の干渉の防止とを図ることがで
き、よって、信頼性の向上を図ることができる。
【０１０１】請求項４の発明によれば、複数の相隣合う
インナーリードを同じ半導体チップ上のボンディングパ
ッドに接続するようにしたので、ボンディングワイヤ間
における各半導体チップの信号同士の干渉を防止するこ
とができる。
【０１０２】請求項５又は６の発明によれば、搭載する
半導体チップの大きさに応じてダイパッドの形状を変更
するようにしたので、ダイパッドの面積を可及的に低減
することができる。
【０１０３】請求項７，８，９の発明によれば、最も汎
用性のあるいわゆるＱＦＰタイプのパッケージについ
て、上記請求項１，２，５の発明の効果を発揮すること
ができる。
【０１０４】請求項１０の発明によれば、サポート部材
の長さを低減することができ、よって、強度の向上を図
ることができる。
【０１０５】請求項１１の発明によれば、ダイパッドの
各面上に２つずつの半導体チップを搭載するようにした
半導体装置において、ダイパッドの同じ位置で両面に配
置される半導体チップ同士を互いに傾いて配置するとと
もに、ダイパッドの一方の面上に配置される各半導体チ
ップ同士をも互いに傾いて配置するようにしたので、ダ
イパッドの面積を可及的に低減することができる。
【０１０６】請求項１２の発明によれば、リードフレー
ムが２枚貼合わせタイプのものについて、上記各請求項
の効果を発揮することができる。
【０１０７】請求項１３の発明によれば、第１，第２工
程でリードフレームの両面にそれぞれ半導体チップを各
辺のダイパッドへの投影線が互いに交差するように配置
して固着した後、第３２，第４工程で各半導体チップへ
のワイヤボンディングを行い、第５工程で樹脂封止を行
うようにしたので、第３，第４の工程におけるボンディ
ングワイヤの間隔の均一化により、第５の工程における
樹脂の流れをスムーズにすることができ、よって、“ワ
イヤ流れ”によるボンディングワイヤ同士の接触，断線
等を有効に防止することができる。
【０１０８】請求項１４の発明によれば、各半導体チッ
プの各辺部に対峙する辺からなる仮想多角形の各辺上に
インナーリードの先端を配置するようにしたので、請求
項１３の発明の効果に加え、第３，第４工程における各
ボンディングワイヤの長さを均一化することができる。
したがって、第５の工程におけるボンディングワイヤ同
士の接触，断線等の防止と、各半導体チップの信号同士
の干渉の防止とを図ることができ、ひいては信頼性の高
い半導体装置の製造を図ることができる。
【０１０９】請求項１５の発明によれば、上記第３，第
４工程において、ボンディングワイヤが存在しない空白
状態となっている各半導体チップのコーナー部に位置す
るダイパッドの部位とインナーリードとを各加熱支持台
により支持するようにしたので、上記請求項１３，１４
の発明の効果に加え、半導体チップと加熱支持台との接
触による半導体チップの損傷を回避しながら、ボンディ
ングワイヤと加熱支持台との干渉を回避することができ
る。
【０１１０】請求項１６の発明によれば、第３工程にお
いて加熱支持台の一部で第１半導体チップに接続される
インナーリードを支持した後、第４工程で同じ加熱支持
台を平面上で回転させて第２半導体チップに接続される
インナーリードを支持するようにしたので、１つの加熱
支持台を用いて、各半導体チップに対するワイヤボンデ
ィング作業を行うことができ、よって、製造コストの低
減を図ることができる。
【０１１１】請求項１７の発明によれば、大小の差のあ
る２つの半導体チップをダイパッドの両面に搭載する場
合には、大きい方の半導体チップから先にワイヤボンデ
ィングを行うようにしたので、ワイヤボンディング時に
おける支持の安定によってダイパッドのたわみや振動を
抑制することができ、よって、ワイヤボンディングの接
続信頼性の向上を図ることができる。
【０１１２】請求項１８の発明によれば、上記第１工程
における第１半導体チップとダイパッドとを接着する接
着剤の硬化が完了しないうちに次の第２工程を行うよう
にしたので、無駄な待ち時間の省略により、作業時間の
短縮を図ることができる。
【０１１３】請求項１９の発明によれば、上記第５の工
程において、各半導体チップの樹脂封止を同時に行うよ
うにしたので、金型交換の手間の省略により作業時間の
短縮を図ることができる。
【図面の簡単な説明】
【図１】第１実施例に係るリードフレームの平面図であ
る。
【図２】第１実施例に係る半導体装置の斜視図である。
【図３】第１実施例に係る半導体装置の製造工程におけ
る構造の変化を示す縦断面図である。
【図４】第１実施例の第１のワイヤボンディング工程に
おける加熱支持台による半導体装置の支持状態を示す平
面図である。
【図５】第１実施例の第２のワイヤボンディング工程に
おける加熱支持台による半導体装置の支持状態を示す平
面図である。
【図６】第２実施例に係る半導体装置の製造工程におけ
る構造の変化を示す縦断面図である。
【図７】第２実施例の第１のワイヤボンディング工程に
おける加熱支持台による半導体装置の支持状態を示す平
面図である。
【図８】第２実施例の第２のワイヤボンディング工程に
おける加熱支持台による半導体装置の支持状態を示す平
面図である。
【図９】第３実施例に係る半導体装置の第１，第２半導
体チップ側から見た平面図である。
【図１０】第３実施例に係る半導体装置の第３，第４半
導体チップ側から見た平面図である。
【図１１】第３実施例に対する比較例に係る半導体装置
の平面図である。
【図１２】第４実施例を変形した例に係る半導体装置の
平面図である。
【図１３】それぞれ従来の多層リードフレームを有する
半導体装置と従来の単層リードフレームを有する半導体
装置との縦断面図である。
【図１４】多層リードフレームを有する従来のはその半
導体装置の製造方法を概略的に説明するための斜視図で
ある。
【図１５】従来の単層リードフレームを有する半導体装
置の製造工程における構造の変化を示す縦断面図であ
る。
【図１６】従来の両面に半導体チップを搭載した半導体
装置におけるワイヤボンディング状態を示す斜視図及び
トランスファモールド工程が終了したときの平面図であ
る。
【図１７】従来の単層リードフレームを有する半導体装
置の第１及び第２ワイヤボンディング工程における加熱
支持台への載置状態を示す縦断面図である。
【符号の説明】
１ リードフレーム ２ ダイパッド ３ インナーリード ４ アウターリード ５ ダイバー ６ 外枠部材 ７ ダイパッドサポート ８ａ 第１半導体チップ ８ｂ 第２半導体チップ ９ ボンディングワイヤ １０ 加熱支持台

Claims (19)

    (57)【特許請求の範囲】
  1. 【請求項１】 ダイパッドと、上記ダイパッドに向かっ
    て延び先端が上記ダイパッドに近接する複数のインナー
    リードと、該各インナーリードから導出されるアウター
    リードとを有するリードフレームと、 上記リードフレームの上記ダイパッドの第１面上に搭載
    され多角形の平面形状を有する第１半導体チップと、 上記リードフレームの上記ダイパッドの第２面上に搭載
    され上記第１半導体チップとは同じ辺数からなる多角形
    の平面形状を有する第２半導体チップと、 上記第１及び第２半導体チップの各辺部に複数個ずつ設
    けられたボンディングパッドと、 上記インナーリードと上記ボンディングパッドとの間を
    接続するボンディングワイヤとを備えるとともに、 上記各半導体チップを構成する多角形の相対応する辺の
    上記ダイパッドへの投影線が互いに所定の角度で交差す
    るように配置されていることを特徴とする半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置において、 上記各インナーリードの先端は、上記各半導体チップの
    各頂点を接続して構成される多角形を外方に拡大してな
    る仮想多角形の各辺上に位置し、かつ上記仮想多角形の
    各辺が上記各半導体チップの各辺に対峙しており、 上記仮想多角形の各辺に位置するインナーリードの数
    は、上記仮想多角形の各辺が対峙する各半導体チップの
    各辺部に設けられた上記ボンディングパッドの数と同じ
    であることを特徴とする半導体装置。
  3. 【請求項３】 請求項２記載の半導体装置において、 上記仮想多角形の各辺に位置する各インナーリードは、
    同じ半導体チップの１つの辺部のボンディングパッドに
    接続されており、 かつ上記仮想多角形の相隣合う２つの辺に位置する各イ
    ンナーリードは、互いに異なる半導体チップのボンディ
    ングパッドに接続されていることを特徴とする半導体装
    置。
  4. 【請求項４】 請求項１記載の半導体装置において、 上記各インナーリードの連続する複数個が上記各半導体
    チップのうちの１つの半導体チップ上のボンディングパ
    ッドに接続されていることを特徴とする半導体装置。
  5. 【請求項５】 請求項１記載の半導体装置において、 上記各半導体チップは、同じ大きさを有し、 上記ダイパッドは、上記２つの半導体チップの平面形状
    を構成する２つの多角形を重ね合わせて形成される図形
    の輪郭線にほぼ等しい形状を有することを特徴とする半
    導体装置。
  6. 【請求項６】 請求項１記載の半導体装置において、 上記各半導体チップは、互いに異なる大きさを有し、 上記ダイパッドは、少なくとも上記各半導体チップのう
    ちいずれか大きい方の半導体チップの平面形状を構成す
    る多角形にほぼ等しい形状を有することを特徴とする半
    導体装置。
  7. 【請求項７】 請求項１記載の半導体装置において、 上記各半導体チップの平面形状は、いずれも四角形であ
    ることを特徴とする半導体装置。
  8. 【請求項８】 請求項７記載の半導体装置において、 上記リードフレームは、上記各アウターリードの後端部
    を支持する４つの部材からなる四角形の外枠部材を有
    し、 上記各半導体チップは、いずれも四角形の平面形状を有
    するとともに、 上記第１半導体チップは、その平面形状を構成する四角
    形の各辺が上記外枠部材の各部材に平行となる標準位置
    にあり、 上記第２半導体チップは、その平面形状を構成する四角
    形の各辺が上記外枠部材の各部材に対して所定角度で傾
    いた傾き位置にあることを特徴とする半導体装置。
  9. 【請求項９】 請求項８記載の半導体装置において、 上記２つの半導体チップは、同じ大きさであり、 上記ダイパッドは、上記２つの半導体チップの平面形状
    を構成する２つの多角形を重ね合わせて形成される図形
    の輪郭線にほぼ等しい形状を有することを特徴とする半
    導体装置。
  10. 【請求項１０】 請求項９記載の半導体装置において、 上記リードフレームは、 上記アウターリードの先端部を接続し、上記外枠部材の
    各部材と平行な４つの部材からなる中間枠部材と、 上記ダイパッドを構成する図形の各頂点部のうち上記第
    ２半導体チップを構成する四角形の少なくとも２つの相
    対向する頂点に該当する頂点部から延びて、上記中間枠
    部材の２つの部材の各一部位に接続されるサポート部材
    とを備えたことを特徴とする半導体装置。
  11. 【請求項１１】 ダイパッドと、上記ダイパッドに対向
    するように延び先端が上記ダイパッドに近接する複数の
    インナーリードと、該各インナーリードから導出される
    アウターリードと、該各アウターリードの後端部を支持
    する４つの部材からなる四角形の外枠部材とを有する１
    つのリードフレームと、 上記リードフレームの上記ダイパッドの第１面上に搭載
    され上記外枠部材の各部材に平行な４つの辺からなる四
    角形の平面形状を有する第１半導体チップと、 上記リードフレームの上記ダイパッドの第１面上に上記
    第１半導体チップに隣接して搭載され上記外枠部材の各
    部材から所定角度で傾いた４つの辺からなる四角形の平
    面形状を有する第２半導体チップと、 上記リードフレームの上記ダイパッドの第２面上に上記
    ダイパッドを介し上記第１半導体チップに対向して搭載
    され上記外枠部材の各部材から所定角度で傾いた４つの
    辺からなる四角形の平面形状を有する第３半導体チップ
    と、 上記リードフレームの上記ダイパッドの第２面上に上記
    ダイパッドを介し上記第２半導体チップに対向して搭載
    され上記外枠部材の各部材に平行な４つの辺からなる四
    角形の平面形状を有する第４半導体チップと、 上記第１〜第４半導体チップの各辺部に複数個ずつ設け
    られたボンディングパッドと、 上記インナーリードと上記ボンディングパッドとの間を
    接続するボンディングワイヤとを備えたことを特徴とす
    る半導体装置。
  12. 【請求項１２】 請求項１，２，３，４，５，６，７，
    ８，９，１０又は１１記載の半導体装置において、 上記リードフレームは、互いに同一形状を有する２つの
    リードフレームを張り合わせてなる積層構造を有するこ
    とを特徴とする半導体装置。
  13. 【請求項１３】 リードフレームのダイパッドの第１面
    上に多角形の平面形状を有する第１半導体チップを載置
    して、第１半導体チップを接着剤によりダイパッド上に
    固定する第１工程と、 上記ダイパッドの第２面上に上記第１半導体チップとは
    同じ辺数からなる多角形の平面形状を有する第２半導体
    チップを載置して、第２半導体チップを接着剤によりダ
    イパッドに固定する第２工程と、 上記第１半導体チップのボンディングパッドとインナー
    リードとの間をボンディングワイヤを介して接続する第
    ３工程と、 上記第２半導体チップのボンディングパッドとインナー
    リードとの間をボンディングワイヤを介して接続する第
    ４工程と、 上記第１及び第２半導体チップと上記ボンディングワイ
    ヤと上記インナーリードとを樹脂内に埋設するように樹
    脂で封止する第５工程とを備えるとともに、 上記第１及び第２工程では、上記各半導体チップを構成
    する多角形の相対応する辺の上記ダイパッドへの投影線
    が互いに所定の角度で交差するように配置することを特
    徴とする半導体装置の製造方法。
  14. 【請求項１４】 請求項１３記載の半導体装置の製造方
    法において、 上記第１及び第２工程では、上記各インナーリードの先
    端が上記各半導体チップの各頂点を接続して構成される
    多角形を外方に拡大してなる仮想多角形の各辺上に位置
    し、かつ上記仮想多角形の各辺に位置するインナーリー
    ドの数が上記仮想多角形の各辺が対峙する各半導体チッ
    プの各辺部に設けられた上記ボンディングパッドの数と
    同じであるリードフレームを用い、 上記第３及び第４工程では、上記仮想多角形の各辺に位
    置する各インナーリードを同じ半導体チップの１つの辺
    部のボンディングパッドに接続し、かつ上記仮想多角形
    の相隣合う２つの辺に位置する各インナーリードを互い
    に異なる半導体チップのボンディングパッドに接続する
    ことを特徴とする半導体装置の製造方法。
  15. 【請求項１５】 請求項１４記載の半導体装置の製造方
    法において、 上記第３工程では、上記各インナーリードのうち上記仮
    想多角形の第１半導体チップの各辺に対峙する辺上に位
    置するインナーリードと、上記ダイパッドの上記第１半
    導体チップの各コーナー部に対応する部位とを第１加熱
    支持台により支持した状態で加熱しながらワイヤボンデ
    ィングを行ない、 上記第４工程では、上記各インナーリードのうち上記仮
    想多角形の第２半導体チップの各辺に対峙する辺上に位
    置するインナーリードと、上記ダイパッドの上記第２半
    導体チップの各コーナー部に対応する部位とを第２加熱
    支持台により支持した状態で加熱しながらワイヤボンデ
    ィングを行なうことを特徴とする半導体装置の製造方
    法。
  16. 【請求項１６】 請求項１４記載の半導体装置の製造方
    法において、 上記第３工程では、上記第２半導体チップの中央部と上
    記インナーリードのうち上記仮想多角形の上記第１半導
    体チップの各辺に対峙する辺に位置するインナーリード
    とを加熱支持台により支持しながらワイヤボンディング
    を行ない、 上記第４工程では、上記第３工程における上記加熱支持
    台の位置を平面上で回転させて、上記第１半導体チップ
    の中央部と上記インナーリードのうち上記仮想多角形の
    上記第２半導体チップの各辺に対峙する辺に位置するイ
    ンナーリードとを加熱支持台により支持しながらワイヤ
    ボンディングを行なうことを特徴とする半導体装置の製
    造方法。
  17. 【請求項１７】 請求項１６記載の半導体装置の製造方
    法において、 上記第１及び第２半導体チップは、第１半導体チップが
    第２半導体チップよりも大きいものを用い、 上記第３及び第４工程では、まず、第１半導体チップに
    対してワイヤボンディングを行なった後、第２半導体チ
    ップについてワイヤボンディングを行なうことを特徴と
    する半導体装置の製造方法。
  18. 【請求項１８】 請求項１３記載の半導体装置の製造方
    法において、 上記第１及び上記第２工程では、いずれも硬化の完了に
    要する規定時間が相等しい硬化性樹脂を用い、第１工程
    で使用する硬化性樹脂の硬化を行なう時間は上記規定時
    間よりも短いことを特徴とする半導体装置の製造方法。
  19. 【請求項１９】 請求項１３記載の半導体装置の製造方
    法において、 上記第５工程では、上記第１半導体チップの樹脂封止と
    上記第２半導体チップの樹脂封止とを同時に行なうこと
    を特徴とする半導体装置の製造方法。
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JP2006186282A (ja) * 2004-12-28 2006-07-13 Nec Electronics Corp 半導体装置およびその製造方法
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JP5086039B2 (ja) * 2007-11-14 2012-11-28 オンセミコンダクター・トレーディング・リミテッド 半導体モジュールおよび撮像装置
JP4767277B2 (ja) * 2008-04-08 2011-09-07 パナソニック株式会社 リードフレームおよび樹脂封止型半導体装置
JP6085421B2 (ja) * 2012-04-27 2017-02-22 ラピスセミコンダクタ株式会社 半導体装置の製造方法
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