JP3081156B2 - デジタル乗算式電力量計 - Google Patents
デジタル乗算式電力量計Info
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Description
及び電圧Δ−Σ変調器を用いてA/D変換を行うデジタ
ル乗算式電力量計の改良に関するものである。
式電力量計の回路構成を示すブロック図である。
る交流電流に比例した電流信号i1を1ビットのデジタ
ル値に変換するΔ−Σ変調器、102は需要家に供給さ
れる交流電圧に比例した電圧信号v1 を1ビットのデジ
タル値に変換するΔ−Σ変調器、103は需要家で消費
される交流電流に比例した電流信号i3 を1ビットのデ
ジタル値に変換するΔ−Σ変調器、104は需要家に供
給される交流電圧に比例した電圧信号v3 を1ビットの
デジタル値に変換するΔ−Σ変調器であり、これらΔ−
Σ変調器は特開平5−333067号等にて公知のもの
と同様の構成より成る。105〜108は前記Δ−Σ変
調器101〜104からのデジタル値をn個記憶すると
共に、それぞれを並列的に出力するシフトレジスタ、1
09〜112は前記シフトレジスタ105〜108から
並列的に出力されるデータの移動平均処理(総和処理+
平均処理、詳しくは、n個の加算値/n)を行う移動平
均回路である。113,114は乗算器、115は加算
器、116は電力量をデジタル表示する表示器、117
は所定の周波数のサンプリングクロックfs を発生する
サンプリングクロック回路である。
る回路系(図6では、Δ−Σ変調器101,シフトレジ
スタ105,移動平均回路109とΔ−Σ変調器10
2,シフトレジスタ106,移動平均回路110)が1
素子を成し、電流信号i3 と電圧信号v3 を処理する回
路系(図6では、Δ−Σ変調器103,シフトレジスタ
107,移動平均回路111とΔ−Σ変調器104,シ
フトレジスタ108,移動平均回路112)が1素子を
成すことは言うまでもない。
01,シフトレジスタ105及び移動平均回路109に
より、電流信号i1 をA/D変換するA/D変換器を構
成している。同じく前記Δ−Σ変調器102,シフトレ
ジスタ106及び移動平均回路110により、電流信号
i3 をA/D変換するA/D変換器を、前記Δ−Σ変調
器103,シフトレジスタ107及び移動平均回路11
1により、電圧信号v1 をA/D変換するA/D変換器
を、前記Δ−Σ変調器104,シフトレジスタ108及
び移動平均回路112により、電圧信号v3 をA/D変
換するA/D変換器を、それぞれ構成している。
からのサンプリングクロックfs に同期して、これらの
回路により、量子化された信号、つまり入力される電流
信号i1 ,i3 及び電圧信号v1 ,v3 のデジタル信号が
得られる。
は、従来のA/D変換器に較べ、Δ−Σ変調器以降の回
路をデジタルICなどの構成にてハードウエア処理で電
力量を得ることが可能になり、集積化することで低コス
トにできる点にある。また、A/D変換出力の分解能は
移動平均処理において加算する数により変化し、加算す
る数を増やす事で容易に分解能を向上させることができ
る。
及び電圧信号v1 のデジタル信号は乗算器113へ出力
され、ここで乗算されて瞬時電力が得られる。同様に前
記電流信号i3 及び電圧信号v3 のデジタル信号は乗算
器114へ出力され、ここで乗算されて瞬時電力が得ら
れる。前記瞬時電力はそれぞれ加算回路115へ出力さ
れ、ここで順次加算されて電力量が求められ、次段の表
示器116にて電力量としてデジタル表示される。
器を用いたデジタル乗算式電力量計においては、前述し
た様にΔ−Σ変調器以降の回路をデジタルIC化できる
為にコストを低減できるといった利点を持つものであ
る。しかしながら、1素子毎に移動平均回路,乗算回路
を具備する必要がある為、多素子計器を構成する場合、
それぞれの回路を多素子倍だけ具備しなければならず、
回路規模が大きくなるといった問題点を有していた。
を縮小すると共に、コストの低減化を図ることのできる
デジタル乗算式電力量計を提供することにある。
に、請求項1〜4記載の本発明は、交流電流を量子化さ
れた数値に変換する、素子数に対応するm個の電流Δ−
Σ変調器と、交流電圧を量子化された数値に変換する、
素子数に対応するm個の電圧Δ−Σ変調器と、前記m個
の電流Δ−Σ変調器からそれぞれ入力される量子化され
た交流電流値を、各素子毎に少なくともn個を時系列に
選択出力する第1の選択手段と、前記m個の電圧Δ−Σ
変調器からそれぞれ入力される量子化された交流電圧値
を、各素子毎に少なくともn個を時系列に選択出力する
第2の選択手段と、前記m個の、電流Δ−Σ変調器、電
圧Δ−Σ変調器へそれぞれ第1のサンプリングクロック
を供給すると共に、前記第1,第2の選択手段へ前記第
1のサンプリングクロックのm倍の第2のサンプリング
クロックを供給するサンプリングクロック手段と、前記
第1の選択手段からのn個の出力の移動平均処理を行う
第1の移動平均処理手段と、前記第2の選択手段からの
n個の出力の移動平均処理を行う第2の移動平均処理手
段と、前記第1と第2の移動平均処理手段それぞれの出
力を乗算し、電力を算出する乗算手段と、前記電力を累
積加算することで電力量を算出する加算手段とを備え、
第1のサンプリングクロックに同期して生成される交流
電流と交流電圧の量子化信号を、前記第1のサンプリン
グクロックの素子数(m)倍の間隔で、すなわち第2の
サンプリングクロックに同期して各素子毎に時系列に少
なくともn個移動平均処理手段へ選択出力するようにし
ている。
に基づいて詳細に説明する。
係る図であり、図1はデジタル乗算式電力計の回路構成
を示すブロック図で、ここでは2素子計器である単相3
線式に適用した場合を示している。
流電流に比例した電流信号i1 を1ビットのデジタル値
I1 Dに変換する公知のΔ−Σ変調器、2は同じく電流
信号i3 を1ビットのデジタル値I3 Dに変換するΔ−
Σ変調器、3は需要家に供給される交流電圧に比例した
電圧信号v1 を1ビットのデジタル値V1 Dに変換する
Δ−Σ変調器、4は同じく電圧信号v3 を1ビットのデ
ジタル値V3 Dに変換するΔ−Σ変調器である。5〜8
は前記Δ−Σ変調器1〜4からのデジタル値をn個(移
動平均処理に用いられる個数に相当する)記憶するとと
も、それぞれを並列的に出力するシフトレジスタ(詳細
な回路構成は後述する)である。
に同期して前記シフトレジスタ5と6の出力を交互に切
換え出力する切換回路(詳細な回路構成は後述する)、
10は同じく後述するサンプリングクロック2fs に同
期して前記シフトレジスタ7と8の各出力を交互に切換
え出力す切換回路、11は前記切換回路9より出力され
る信号の移動平均処理を行う移動平均回路、12は前記
切換回路10より出力される信号の移動平均処理を行う
移動平均回路、13は前記移動平均回路11と12から
のデジタル出力を乗算してそれぞれ瞬時電力を求める乗
算器、14は前記瞬時電力を加算して電力量を求める加
算器、15は電力量をデジタル表示する表示器である。
ロックfs とその2倍の周波数を持つサンプリングクロ
ック2fs を発生するサンプリングクロック回路であ
り、サンプリングクロックfs は、前記Δ−Σ変調器1
〜4の動作開始用として、又シフトレジスタ5〜8のシ
フトタイミングを決める為のものとして用いられ、サン
プリングクロック2fs は前記切換回路9,10の切換
えタイミングを決める為のものとして用いられる。
6及び切換回路9の具体的な構成例を示すブロック図で
あり、シフトレジスタ5,6は7段のものを想定してお
り、よって、切換回路9を構成するデータセレクタは9
a〜9gの7個が具備されている。尚、シフトレジスタ
7,8及び切換回路10も同様の構成であることは言う
までもない。
て、図1及び図2に示した回路の動作説明を行う。尚、
図3に示す様に、説明の便宜上、電流iと電圧vには位
相差がないものとする。
れると、Δ−Σ変調器1から1ビットの信号I1 D(I
11)が出力され、その信号I11はシフトレジスタ5に記
憶されると同時に、切換回路9を構成するデータセレク
タ9a〜9gのうちの最も新しいデータを入力とするデ
ータセレクタ9gに出力される。同様に、最初のサンプ
リングクロックfs が供給されると、Δ−Σ変調器2か
ら1ビットの信号I3D(I31)が出力され、その信号
I31はシフトレジスタ6に記憶されると同時に、切換回
路9を構成するデータセレクタ9a〜9gのうちの最も
新しいデータを入力とするデータセレクタ9gに出力さ
れる。
給される毎に、Δ−Σ変調器1からの信号I12,I13…
…がシフトレジスタ5に、又Δ−Σ変調器2からの信号
I32,I33……がシフトレジスタ6に、順次入力され記
憶されると同時に、データセレクタ9f,9e……に出
力される。
タ5,6の段数分だけデータが記憶された時の状態を示
すのが図3であり、この際には、最も古いデータI11,
I31はデータセレクタ9aにそれぞれ入力され、次に古
いデータI12,I32はデータセレクタ9bにそれぞれ入
力され、又最も新しいデータI17,I37はデータセレク
タ9gに入力されている。
タ9a〜9gにはサンプリングクロックfs の2倍のサ
ンプリングクロック2fs が供給されている為、データ
セレクタ9aについて見ると、図3に示す様に、サンプ
リングクロックfs の前半の1/2周期においてはシフ
トレジスタ5からの信号I11を切換え出力し、後半の1
/2周期においては信号I31を切換え出力することにな
る。同様に、データセレクタ9bについて見ると、サン
プリングクロックfs の前半の1/2周期においてはシ
フトレジスタ5からの信号I12を切換え出力し、後半の
1/2周期においては信号I32を切換え出力することに
なる。以下同様に、データセレクタ9c〜9gより信号
I1i,I3iが交互に切換え出力されることになる。
31についても、Δ−Σ変調器3,4、シフトレジスタ
7,8及び切換回路10により行われている。
周期の)前半の1/2周期においては、移動平均回路1
1により (I11+I12+I13+I14+I15+I16+I17)/7 なる移動平均処理が為され、又移動平均回路12により (V11+V12+V13+V14+V15+V16+V17)/7 なる移動平均処理が為され、図3に示す様に、移動平均
処理が為された電流,電圧それぞれのデジタル出力が乗
算回路13にて乗算されて瞬時の電力P11が求められ
る。
の1/2周期においては、移動平均回路11により (I31+I32+I33+I34+I35+I36+I37)/7 なる移動平均処理が為され、又移動平均回路12により (V31+V32+V33+V34+V35+V36+V37)/7 なる移動平均処理が為され、図3に示す様に、移動平均
処理が為された電流,電圧それぞれのデジタル出力が乗
算回路13にて乗算されて瞬時の電力P31が求められ
る。
ることで移動平均処理を施しその結果を出力するもので
あり、図3では、切換出力I11,V11やI31,V31に対
応する部分に乗算出力P11,P31を図示しているが、こ
れは便宜上この様に図示したもので、実際はP11,P31
は、信号I11,V11,I31,V31及びそれぞれより古い
過去6個づつのデータの乗算結果値であることは言うま
でもない。
s 及びサンプリングクロック2fsに同期して繰り返し
行われ、前記乗算回路13にて得られる、P11,P31、
P12,P32、P13,P33……なる瞬時電力が次段の加算
回路14にて順次加算され、ここで電力量が求められ、
この電力量が表示器15にデジタル表示値として表示さ
れることになる。
タと移動平均回路の間に切換回路を配置する構成にして
いる為、多素子計器を構成した場合であっても、移動平
均回路及び乗算回路を多素子倍具備する必要がなくな
り、回路規模の縮小化、コストの低減化を図ることが可
能になる。
タの配置を異ならせた場合を示すものであり、同一機能
を持つ部分は同一の符号を付してある。
みにサンプリングクロックfs を供給し、切換回路9及
びシフトレジスタ5(又は6)にサンプリングクロック
fsの2倍のサンプリングクロック2fs を供給し、Δ
−Σ変調器1,2の出力を切換回路9で切換え、それを
シフトレジスタ5へ順次出力し、該シフトレジスタ5よ
り並列的にその出力を移動平均回路11へ出力して、電
流信号i1 ,i3 のデジタル信号を得ようとするもので
ある。
図2の構成に比べて、データセレクタの数を減らすこと
ができる為、更なる回路規模の縮小化、コストの低減化
を達成することができる。
の第2の形態に係るデジタル乗算式電力量計の回路構成
を示すブロック図であり、ここでは3素子計器である三
相4線式に適用した場合を示している。
流電流に比例した電流信号i2 を1ビットのデジタル値
に変換するΔ−Σ変調器17、需要家に供給される交流
電圧に比例した電圧信号i2 を1ビットのデジタル値に
変換するΔ−Σ変調器18、及び、前記Δ−Σ変調器1
7,18からの信号をn個(移動平均処理に用いられる
個数に相当する)記憶するととも、それぞれの信号を並
列的に出力するシフトレジスタ19,20を、新たに付
加すると共に、切換回路9,10に供給するサンプリン
グクロックを、サンプリングクロックfs の3倍のサン
プリングクロック3fs とした点である。その他の構成
は図1と全く同様であるのでその詳細は省略する。
ロックfs の(1周期中の)1/3周期毎に、信号i
1 ,v1 と信号i2 ,v2 と信号i3 ,v3 の切換え選
択を行う点のみが異なり、その他の動作は図1と同様で
あるので、これ以上の説明は割愛する。
た場合であっても、移動平均回路は電流用と電圧用とし
てそれぞれ2個を具備することのみで済む為、回路規模
の縮小化、コストの低減化を図ることができる。
シフトレジスタと切換回路を具備し、移動平均回路及び
乗算回路の回路規模を縮小する構成にしていたが、必ず
しもこれに限定されるものではなく、RAMを用い、図
1又は図5と同様の処理を行うことも可能である。つま
り、順次入力されるデータをRAMに記憶すると共に、
必要とするデータを順次該RAMより読み出し、移動平
均処理回路へ出力する様な構成にしても同様の効果を得
ることができるものである。
トレジスタの出力信号と移動平均回路により移動平均処
理する信号の個数を同一としているが、これに限定され
るものではなく、「シフトレジスタの出力信号の個数≧
移動平均回路により移動平均処理する信号の個数」の関
係にあれば良い。
3線式や三相4線式に適用した場合を例示しているが、
三相3線式等、多素子計器への適用が可能である。
第1のサンプリングクロックに同期して生成される交流
電流と交流電圧の量子化信号を、前記第1のサンプリン
グクロックの素子数(m)倍の間隔で、すなわち第2の
サンプリングクロックに同期して各素子毎に時系列に少
なくともn個移動平均処理手段へ選択出力するようにし
ている為、Δ−Σ変調器から移動平均回路までの回路規
模を縮小することができる。又この事から、デジタル乗
算式電力量計のコストダウンを図ることができる。
デジタル乗算式電力量計の回路構成を示すブロック図で
ある。
構成例を示すブロック図である。
式電力量計の動作説明を助ける為のタイミングチャート
である。
構成の他の例を示すブロック図である。
デジタル乗算式電力量計の回路構成を示すブロック図で
ある。
回路構成を示すブロック図である。
Claims (4)
- 【請求項1】 交流電流を量子化された数値に変換す
る、素子数に対応するm個の電流Δ−Σ変調器と、交流
電圧を量子化された数値に変換する、素子数に対応する
m個の電圧Δ−Σ変調器と、前記m個の電流Δ−Σ変調
器からそれぞれ入力される量子化された交流電流値を、
各素子毎に少なくともn個を時系列に選択出力する第1
の選択手段と、前記m個の電圧Δ−Σ変調器からそれぞ
れ入力される量子化された交流電圧値を、各素子毎に少
なくともn個を時系列に選択出力する第2の選択手段
と、前記m個の、電流Δ−Σ変調器、電圧Δ−Σ変調器
へそれぞれ第1のサンプリングクロックを供給すると共
に、前記第1,第2の選択手段へ前記第1のサンプリン
グクロックのm倍の第2のサンプリングクロックを供給
するサンプリングクロック手段と、前記第1の選択手段
からのn個の出力の移動平均処理を行う第1の移動平均
処理手段と、前記第2の選択手段からのn個の出力の移
動平均処理を行う第2の移動平均処理手段と、前記第1
と第2の移動平均処理手段それぞれの出力を乗算し、電
力を算出する乗算手段と、前記電力を累積加算すること
で電力量を算出する加算手段とを備えたデジタル乗算式
電力量計。 - 【請求項2】 前記第1の選択手段は、対応する前記電
流Δ−Σ変調器からの量子化された交流電流値を少なく
ともn個記憶すると共にそれぞれを出力するm個の第1
のシフトレジスタと、該m個の第1のシフトレジスタそ
れぞれの記憶値を各素子毎に時系列に切換え出力する第
1の切換手段とから成り、 前記第2の選択手段は、対応する前記電圧Δ−Σ変調器
からの量子化された交流電圧値を少なくともn個記憶す
ると共にそれぞれを出力するm個の第2のシフトレジス
タと、該m個の第2のシフトレジスタそれぞれの記憶値
を各素子毎に時系列に切換え出力する第2の切換手段と
から成ることを特徴とする請求項1記載のデジタル乗算
式電力量計。 - 【請求項3】 前記第1の選択手段は、前記m個の電流
Δ−Σ変調器からの量子化されたそれぞれの交流電流値
を各素子毎に時系列に切換え出力する第1の切換手段
と、該第1の切換手段より出力されるm素子分の出力を
少なくともn個記憶すると共にそれぞれを出力する第1
のシフトレジスタとから成り、 前記第2の選択手段は、前記m個の電圧Δ−Σ変調器か
らの量子化されたそれぞれの交流電圧値を各素子毎に時
系列に切換え出力する第2の切換手段と、該第2の切換
手段より出力されるm素子分の出力を少なくともn個記
憶すると共にそれぞれを出力する第2のシフトレジスタ
とから成ることを特徴とする請求項1記載のデジタル乗
算式電力量計。 - 【請求項4】 前記第1の選択手段は、対応する前記電
流Δ−Σ変調器からの量子化された交流電流値をn個記
憶するm個の第1の記憶手段と、該m個の第1の記憶手
段それぞれの記憶値を各素子毎に時系列に読み出す第1
の読出手段とから成り、 前記第2の選択手段は、対応する前記電圧Δ−Σ変調器
からの量子化された交流電圧値をn個記憶するm個の第
2の記憶手段と、該m個の第2の記憶手段それぞれの記
憶値を各素子毎に時系列に読み出す第2の読出手段とか
ら成ることを特徴とする請求項1記載のデジタル乗算式
電力量計。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08198577A JP3081156B2 (ja) | 1996-07-10 | 1996-07-10 | デジタル乗算式電力量計 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP08198577A JP3081156B2 (ja) | 1996-07-10 | 1996-07-10 | デジタル乗算式電力量計 |
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Publication Number | Publication Date |
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JPH1026640A JPH1026640A (ja) | 1998-01-27 |
JP3081156B2 true JP3081156B2 (ja) | 2000-08-28 |
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ID=16393497
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JP08198577A Expired - Fee Related JP3081156B2 (ja) | 1996-07-10 | 1996-07-10 | デジタル乗算式電力量計 |
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JP (1) | JP3081156B2 (ja) |
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---|---|---|---|---|
CN1314971C (zh) * | 2003-06-04 | 2007-05-09 | 重庆电力科学试验研究院 | 1/4数字平方乘法器功率电能表 |
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1996
- 1996-07-10 JP JP08198577A patent/JP3081156B2/ja not_active Expired - Fee Related
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JPH1026640A (ja) | 1998-01-27 |
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