JPH1026640A - デジタル乗算式電力量計 - Google Patents
デジタル乗算式電力量計Info
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- JPH1026640A JPH1026640A JP8198577A JP19857796A JPH1026640A JP H1026640 A JPH1026640 A JP H1026640A JP 8198577 A JP8198577 A JP 8198577A JP 19857796 A JP19857796 A JP 19857796A JP H1026640 A JPH1026640 A JP H1026640A
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Abstract
(57)【要約】
【課題】 回路規模を縮小すると共に、コストの低減化
を図る。 【解決手段】 第１のサンプリングクロックｆs に同期
して生成される交流電流と交流電圧の量子化信号Ｉ1 Ｄ
とＶ1 Ｄ、及び、Ｉ3 ＤとＶ3 Ｄを、前記第１のサンプ
リングクロックの２倍の間隔を持つ第２のサンプリング
クロック２ｆS に従って第１の選択手段５，６，９と第
２の選択手段７，８，１０によりそれぞれ交互に選択出
力し、それぞれの出力を移動平均処理手段１１，１２に
より移動平均処理して電力量を得るようにしている。
を図る。 【解決手段】 第１のサンプリングクロックｆs に同期
して生成される交流電流と交流電圧の量子化信号Ｉ1 Ｄ
とＶ1 Ｄ、及び、Ｉ3 ＤとＶ3 Ｄを、前記第１のサンプ
リングクロックの２倍の間隔を持つ第２のサンプリング
クロック２ｆS に従って第１の選択手段５，６，９と第
２の選択手段７，８，１０によりそれぞれ交互に選択出
力し、それぞれの出力を移動平均処理手段１１，１２に
より移動平均処理して電力量を得るようにしている。
Description
【０００１】
【発明の属する技術分野】本発明は、電流Δ−Σ変調器
及び電圧Δ−Σ変調器を用いてＡ／Ｄ変換を行うデジタ
ル乗算式電力量計の改良に関するものである。
及び電圧Δ−Σ変調器を用いてＡ／Ｄ変換を行うデジタ
ル乗算式電力量計の改良に関するものである。
【０００２】
【従来の技術】図６は従来の単相３線式のデジタル乗算
式電力量計の回路構成を示すブロック図である。
式電力量計の回路構成を示すブロック図である。
【０００３】図６において、１０１は需要家で消費され
る交流電流に比例した電流信号ｉ1を１ビットのデジタ
ル値に変換するΔ−Σ変調器、１０２は需要家に供給さ
れる交流電圧に比例した電圧信号ｖ1 を１ビットのデジ
タル値に変換するΔ−Σ変調器、１０３は需要家で消費
される交流電流に比例した電流信号ｉ3 を１ビットのデ
ジタル値に変換するΔ−Σ変調器、１０４は需要家に供
給される交流電圧に比例した電圧信号ｖ3 を１ビットの
デジタル値に変換するΔ−Σ変調器であり、これらΔ−
Σ変調器は特開平５−３３３０６７号等にて公知のもの
と同様の構成より成る。１０５〜１０８は前記Δ−Σ変
調器１０１〜１０４からのデジタル値をｎ個記憶すると
共に、それぞれを並列的に出力するシフトレジスタ、１
０９〜１１２は前記シフトレジスタ１０５〜１０８から
並列的に出力されるデータの移動平均処理（総和処理＋
平均処理、詳しくは、ｎ個の加算値／ｎ）を行う移動平
均回路である。１１３，１１４は乗算器、１１５は加算
器、１１６は電力量をデジタル表示する表示器、１１７
は所定の周波数のサンプリングクロックｆs を発生する
サンプリングクロック回路である。
る交流電流に比例した電流信号ｉ1を１ビットのデジタ
ル値に変換するΔ−Σ変調器、１０２は需要家に供給さ
れる交流電圧に比例した電圧信号ｖ1 を１ビットのデジ
タル値に変換するΔ−Σ変調器、１０３は需要家で消費
される交流電流に比例した電流信号ｉ3 を１ビットのデ
ジタル値に変換するΔ−Σ変調器、１０４は需要家に供
給される交流電圧に比例した電圧信号ｖ3 を１ビットの
デジタル値に変換するΔ−Σ変調器であり、これらΔ−
Σ変調器は特開平５−３３３０６７号等にて公知のもの
と同様の構成より成る。１０５〜１０８は前記Δ−Σ変
調器１０１〜１０４からのデジタル値をｎ個記憶すると
共に、それぞれを並列的に出力するシフトレジスタ、１
０９〜１１２は前記シフトレジスタ１０５〜１０８から
並列的に出力されるデータの移動平均処理（総和処理＋
平均処理、詳しくは、ｎ個の加算値／ｎ）を行う移動平
均回路である。１１３，１１４は乗算器、１１５は加算
器、１１６は電力量をデジタル表示する表示器、１１７
は所定の周波数のサンプリングクロックｆs を発生する
サンプリングクロック回路である。
【０００４】尚、電流信号ｉ1 と電圧信号ｖ1 を処理す
る回路系（図６では、Δ−Σ変調器１０１，シフトレジ
スタ１０５，移動平均回路１０９とΔ−Σ変調器１０
２，シフトレジスタ１０６，移動平均回路１１０）が１
素子を成し、電流信号ｉ3 と電圧信号ｖ3 を処理する回
路系（図６では、Δ−Σ変調器１０３，シフトレジスタ
１０７，移動平均回路１１１とΔ−Σ変調器１０４，シ
フトレジスタ１０８，移動平均回路１１２）が１素子を
成すことは言うまでもない。
る回路系（図６では、Δ−Σ変調器１０１，シフトレジ
スタ１０５，移動平均回路１０９とΔ−Σ変調器１０
２，シフトレジスタ１０６，移動平均回路１１０）が１
素子を成し、電流信号ｉ3 と電圧信号ｖ3 を処理する回
路系（図６では、Δ−Σ変調器１０３，シフトレジスタ
１０７，移動平均回路１１１とΔ−Σ変調器１０４，シ
フトレジスタ１０８，移動平均回路１１２）が１素子を
成すことは言うまでもない。
【０００５】上記の構成において、前記Δ−Σ変調器１
０１，シフトレジスタ１０５及び移動平均回路１０９に
より、電流信号ｉ1 をＡ／Ｄ変換するＡ／Ｄ変換器を構
成している。同じく前記Δ−Σ変調器１０２，シフトレ
ジスタ１０６及び移動平均回路１１０により、電流信号
ｉ3 をＡ／Ｄ変換するＡ／Ｄ変換器を、前記Δ−Σ変調
器１０３，シフトレジスタ１０７及び移動平均回路１１
１により、電圧信号ｖ1 をＡ／Ｄ変換するＡ／Ｄ変換器
を、前記Δ−Σ変調器１０４，シフトレジスタ１０８及
び移動平均回路１１２により、電圧信号ｖ3 をＡ／Ｄ変
換するＡ／Ｄ変換器を、それぞれ構成している。
０１，シフトレジスタ１０５及び移動平均回路１０９に
より、電流信号ｉ1 をＡ／Ｄ変換するＡ／Ｄ変換器を構
成している。同じく前記Δ−Σ変調器１０２，シフトレ
ジスタ１０６及び移動平均回路１１０により、電流信号
ｉ3 をＡ／Ｄ変換するＡ／Ｄ変換器を、前記Δ−Σ変調
器１０３，シフトレジスタ１０７及び移動平均回路１１
１により、電圧信号ｖ1 をＡ／Ｄ変換するＡ／Ｄ変換器
を、前記Δ−Σ変調器１０４，シフトレジスタ１０８及
び移動平均回路１１２により、電圧信号ｖ3 をＡ／Ｄ変
換するＡ／Ｄ変換器を、それぞれ構成している。
【０００６】従って、サンプリングクロック回路１１７
からのサンプリングクロックｆs に同期して、これらの
回路により、量子化された信号、つまり入力される電流
信号ｉ1 ,i3 及び電圧信号ｖ1 ，ｖ3 のデジタル信号が
得られる。
からのサンプリングクロックｆs に同期して、これらの
回路により、量子化された信号、つまり入力される電流
信号ｉ1 ,i3 及び電圧信号ｖ1 ，ｖ3 のデジタル信号が
得られる。
【０００７】この種の回路構成より成るＡ／Ｄ変換器
は、従来のＡ／Ｄ変換器に較べ、Δ−Σ変調器以降の回
路をデジタルＩＣなどの構成にてハードウエア処理で電
力量を得ることが可能になり、集積化することで低コス
トにできる点にある。また、Ａ／Ｄ変換出力の分解能は
移動平均処理において加算する数により変化し、加算す
る数を増やす事で容易に分解能を向上させることができ
る。
は、従来のＡ／Ｄ変換器に較べ、Δ−Σ変調器以降の回
路をデジタルＩＣなどの構成にてハードウエア処理で電
力量を得ることが可能になり、集積化することで低コス
トにできる点にある。また、Ａ／Ｄ変換出力の分解能は
移動平均処理において加算する数により変化し、加算す
る数を増やす事で容易に分解能を向上させることができ
る。
【０００８】前述の様にして得られる前記電流信号ｉ1
及び電圧信号ｖ1 のデジタル信号は乗算器１１３へ出力
され、ここで乗算されて瞬時電力が得られる。同様に前
記電流信号ｉ3 及び電圧信号ｖ3 のデジタル信号は乗算
器１１４へ出力され、ここで乗算されて瞬時電力が得ら
れる。前記瞬時電力はそれぞれ加算回路１１５へ出力さ
れ、ここで順次加算されて電力量が求められ、次段の表
示器１１６にて電力量としてデジタル表示される。
及び電圧信号ｖ1 のデジタル信号は乗算器１１３へ出力
され、ここで乗算されて瞬時電力が得られる。同様に前
記電流信号ｉ3 及び電圧信号ｖ3 のデジタル信号は乗算
器１１４へ出力され、ここで乗算されて瞬時電力が得ら
れる。前記瞬時電力はそれぞれ加算回路１１５へ出力さ
れ、ここで順次加算されて電力量が求められ、次段の表
示器１１６にて電力量としてデジタル表示される。
【０００９】
【発明が解決しようとする課題】上記の様なΔ−Σ変調
器を用いたデジタル乗算式電力量計においては、前述し
た様にΔ−Σ変調器以降の回路をデジタルＩＣ化できる
為にコストを低減できるといった利点を持つものであ
る。しかしながら、１素子毎に移動平均回路，乗算回路
を具備する必要がある為、多素子計器を構成する場合、
それぞれの回路を多素子倍だけ具備しなければならず、
回路規模が大きくなるといった問題点を有していた。
器を用いたデジタル乗算式電力量計においては、前述し
た様にΔ−Σ変調器以降の回路をデジタルＩＣ化できる
為にコストを低減できるといった利点を持つものであ
る。しかしながら、１素子毎に移動平均回路，乗算回路
を具備する必要がある為、多素子計器を構成する場合、
それぞれの回路を多素子倍だけ具備しなければならず、
回路規模が大きくなるといった問題点を有していた。
【００１０】（発明の目的）本発明の目的は、回路規模
を縮小すると共に、コストの低減化を図ることのできる
デジタル乗算式電力量計を提供することにある。
を縮小すると共に、コストの低減化を図ることのできる
デジタル乗算式電力量計を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、請求項１〜４記載の本発明は、交流電流を量子化さ
れた数値に変換する、素子数に対応するｍ個の電流Δ−
Σ変調器と、交流電圧を量子化された数値に変換する、
素子数に対応するｍ個の電圧Δ−Σ変調器と、前記ｍ個
の電流Δ−Σ変調器からそれぞれ入力される量子化され
た交流電流値を、各素子毎に少なくともｎ個を時系列に
選択出力する第１の選択手段と、前記ｍ個の電圧Δ−Σ
変調器からそれぞれ入力される量子化された交流電圧値
を、各素子毎に少なくともｎ個を時系列に選択出力する
第２の選択手段と、前記ｍ個の、電流Δ−Σ変調器、電
圧Δ−Σ変調器へそれぞれ第１のサンプリングクロック
を供給すると共に、前記第１，第２の選択手段へ前記第
１のサンプリングクロックのｍ倍の第２のサンプリング
クロックを供給するサンプリングクロック手段と、前記
第１の選択手段からのｎ個の出力の移動平均処理を行う
第１の移動平均処理手段と、前記第２の選択手段からの
ｎ個の出力の移動平均処理を行う第２の移動平均処理手
段と、前記第１と第２の移動平均処理手段それぞれの出
力を乗算し、電力を算出する乗算手段と、前記電力を累
積加算することで電力量を算出する加算手段とを備え、
第１のサンプリングクロックに同期して生成される交流
電流と交流電圧の量子化信号を、前記第１のサンプリン
グクロックの素子数（ｍ）倍の間隔で、すなわち第２の
サンプリングクロックに同期して各素子毎に時系列に少
なくともｎ個移動平均処理手段へ選択出力するようにし
ている。
に、請求項１〜４記載の本発明は、交流電流を量子化さ
れた数値に変換する、素子数に対応するｍ個の電流Δ−
Σ変調器と、交流電圧を量子化された数値に変換する、
素子数に対応するｍ個の電圧Δ−Σ変調器と、前記ｍ個
の電流Δ−Σ変調器からそれぞれ入力される量子化され
た交流電流値を、各素子毎に少なくともｎ個を時系列に
選択出力する第１の選択手段と、前記ｍ個の電圧Δ−Σ
変調器からそれぞれ入力される量子化された交流電圧値
を、各素子毎に少なくともｎ個を時系列に選択出力する
第２の選択手段と、前記ｍ個の、電流Δ−Σ変調器、電
圧Δ−Σ変調器へそれぞれ第１のサンプリングクロック
を供給すると共に、前記第１，第２の選択手段へ前記第
１のサンプリングクロックのｍ倍の第２のサンプリング
クロックを供給するサンプリングクロック手段と、前記
第１の選択手段からのｎ個の出力の移動平均処理を行う
第１の移動平均処理手段と、前記第２の選択手段からの
ｎ個の出力の移動平均処理を行う第２の移動平均処理手
段と、前記第１と第２の移動平均処理手段それぞれの出
力を乗算し、電力を算出する乗算手段と、前記電力を累
積加算することで電力量を算出する加算手段とを備え、
第１のサンプリングクロックに同期して生成される交流
電流と交流電圧の量子化信号を、前記第１のサンプリン
グクロックの素子数（ｍ）倍の間隔で、すなわち第２の
サンプリングクロックに同期して各素子毎に時系列に少
なくともｎ個移動平均処理手段へ選択出力するようにし
ている。
【００１２】
【発明の実施の形態】以下、本発明を図示の実施の形態
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１３】図１〜図３は本発明の実施の第１の形態に
係る図であり、図１はデジタル乗算式電力計の回路構成
を示すブロック図で、ここでは２素子計器である単相３
線式に適用した場合を示している。
係る図であり、図１はデジタル乗算式電力計の回路構成
を示すブロック図で、ここでは２素子計器である単相３
線式に適用した場合を示している。
【００１４】図１において、１は需要家で消費される交
流電流に比例した電流信号ｉ1 を１ビットのデジタル値
Ｉ1 Ｄに変換する公知のΔ−Σ変調器、２は同じく電流
信号ｉ3 を１ビットのデジタル値Ｉ3 Ｄに変換するΔ−
Σ変調器、３は需要家に供給される交流電圧に比例した
電圧信号ｖ1 を１ビットのデジタル値Ｖ1 Ｄに変換する
Δ−Σ変調器、４は同じく電圧信号ｖ3 を１ビットのデ
ジタル値Ｖ3 Ｄに変換するΔ−Σ変調器である。５〜８
は前記Δ−Σ変調器１〜４からのデジタル値をｎ個（移
動平均処理に用いられる個数に相当する）記憶するとと
も、それぞれを並列的に出力するシフトレジスタ（詳細
な回路構成は後述する）である。
流電流に比例した電流信号ｉ1 を１ビットのデジタル値
Ｉ1 Ｄに変換する公知のΔ−Σ変調器、２は同じく電流
信号ｉ3 を１ビットのデジタル値Ｉ3 Ｄに変換するΔ−
Σ変調器、３は需要家に供給される交流電圧に比例した
電圧信号ｖ1 を１ビットのデジタル値Ｖ1 Ｄに変換する
Δ−Σ変調器、４は同じく電圧信号ｖ3 を１ビットのデ
ジタル値Ｖ3 Ｄに変換するΔ−Σ変調器である。５〜８
は前記Δ−Σ変調器１〜４からのデジタル値をｎ個（移
動平均処理に用いられる個数に相当する）記憶するとと
も、それぞれを並列的に出力するシフトレジスタ（詳細
な回路構成は後述する）である。
【００１５】９は後述するサンプリングクロック２ｆs
に同期して前記シフトレジスタ５と６の出力を交互に切
換え出力する切換回路（詳細な回路構成は後述する）、
１０は同じく後述するサンプリングクロック２ｆs に同
期して前記シフトレジスタ７と８の各出力を交互に切換
え出力す切換回路、１１は前記切換回路９より出力され
る信号の移動平均処理を行う移動平均回路、１２は前記
切換回路１０より出力される信号の移動平均処理を行う
移動平均回路、１３は前記移動平均回路１１と１２から
のデジタル出力を乗算してそれぞれ瞬時電力を求める乗
算器、１４は前記瞬時電力を加算して電力量を求める加
算器、１５は電力量をデジタル表示する表示器である。
に同期して前記シフトレジスタ５と６の出力を交互に切
換え出力する切換回路（詳細な回路構成は後述する）、
１０は同じく後述するサンプリングクロック２ｆs に同
期して前記シフトレジスタ７と８の各出力を交互に切換
え出力す切換回路、１１は前記切換回路９より出力され
る信号の移動平均処理を行う移動平均回路、１２は前記
切換回路１０より出力される信号の移動平均処理を行う
移動平均回路、１３は前記移動平均回路１１と１２から
のデジタル出力を乗算してそれぞれ瞬時電力を求める乗
算器、１４は前記瞬時電力を加算して電力量を求める加
算器、１５は電力量をデジタル表示する表示器である。
【００１６】１６は、図３に示す様な、サンプリングク
ロックｆs とその２倍の周波数を持つサンプリングクロ
ック２ｆs を発生するサンプリングクロック回路であ
り、サンプリングクロックｆs は、前記Δ−Σ変調器１
〜４の動作開始用として、又シフトレジスタ５〜８のシ
フトタイミングを決める為のものとして用いられ、サン
プリングクロック２ｆs は前記切換回路９，１０の切換
えタイミングを決める為のものとして用いられる。
ロックｆs とその２倍の周波数を持つサンプリングクロ
ック２ｆs を発生するサンプリングクロック回路であ
り、サンプリングクロックｆs は、前記Δ−Σ変調器１
〜４の動作開始用として、又シフトレジスタ５〜８のシ
フトタイミングを決める為のものとして用いられ、サン
プリングクロック２ｆs は前記切換回路９，１０の切換
えタイミングを決める為のものとして用いられる。
【００１７】図２は、図１に示したシフトレジスタ５，
６及び切換回路９の具体的な構成例を示すブロック図で
あり、シフトレジスタ５，６は７段のものを想定してお
り、よって、切換回路９を構成するデータセレクタは９
ａ〜９ｇの７個が具備されている。尚、シフトレジスタ
７，８及び切換回路１０も同様の構成であることは言う
までもない。
６及び切換回路９の具体的な構成例を示すブロック図で
あり、シフトレジスタ５，６は７段のものを想定してお
り、よって、切換回路９を構成するデータセレクタは９
ａ〜９ｇの７個が具備されている。尚、シフトレジスタ
７，８及び切換回路１０も同様の構成であることは言う
までもない。
【００１８】次に、図３のタイミングチャートを用い
て、図１及び図２に示した回路の動作説明を行う。尚、
図３に示す様に、説明の便宜上、電流ｉと電圧ｖには位
相差がないものとする。
て、図１及び図２に示した回路の動作説明を行う。尚、
図３に示す様に、説明の便宜上、電流ｉと電圧ｖには位
相差がないものとする。
【００１９】最初のサンプリングクロックｆs が供給さ
れると、Δ−Σ変調器１から１ビットの信号Ｉ1 Ｄ（Ｉ
11）が出力され、その信号Ｉ11はシフトレジスタ５に記
憶されると同時に、切換回路９を構成するデータセレク
タ９ａ〜９ｇのうちの最も新しいデータを入力とするデ
ータセレクタ９ｇに出力される。同様に、最初のサンプ
リングクロックｆs が供給されると、Δ−Σ変調器２か
ら１ビットの信号Ｉ3Ｄ（Ｉ31）が出力され、その信号
Ｉ31はシフトレジスタ６に記憶されると同時に、切換回
路９を構成するデータセレクタ９ａ〜９ｇのうちの最も
新しいデータを入力とするデータセレクタ９ｇに出力さ
れる。
れると、Δ−Σ変調器１から１ビットの信号Ｉ1 Ｄ（Ｉ
11）が出力され、その信号Ｉ11はシフトレジスタ５に記
憶されると同時に、切換回路９を構成するデータセレク
タ９ａ〜９ｇのうちの最も新しいデータを入力とするデ
ータセレクタ９ｇに出力される。同様に、最初のサンプ
リングクロックｆs が供給されると、Δ−Σ変調器２か
ら１ビットの信号Ｉ3Ｄ（Ｉ31）が出力され、その信号
Ｉ31はシフトレジスタ６に記憶されると同時に、切換回
路９を構成するデータセレクタ９ａ〜９ｇのうちの最も
新しいデータを入力とするデータセレクタ９ｇに出力さ
れる。
【００２０】以後同様にサンプリングクロックｆs が供
給される毎に、Δ−Σ変調器１からの信号Ｉ12，Ｉ13…
…がシフトレジスタ５に、又Δ−Σ変調器２からの信号
Ｉ32，Ｉ33……がシフトレジスタ６に、順次入力され記
憶されると同時に、データセレクタ９ｆ，９ｅ……に出
力される。
給される毎に、Δ−Σ変調器１からの信号Ｉ12，Ｉ13…
…がシフトレジスタ５に、又Δ−Σ変調器２からの信号
Ｉ32，Ｉ33……がシフトレジスタ６に、順次入力され記
憶されると同時に、データセレクタ９ｆ，９ｅ……に出
力される。
【００２１】この様な動作が繰り返されてシフトレジス
タ５，６の段数分だけデータが記憶された時の状態を示
すのが図３であり、この際には、最も古いデータＩ11，
Ｉ31はデータセレクタ９ａにそれぞれ入力され、次に古
いデータＩ12，Ｉ32はデータセレクタ９ｂにそれぞれ入
力され、又最も新しいデータＩ17，Ｉ37はデータセレク
タ９ｇに入力されている。
タ５，６の段数分だけデータが記憶された時の状態を示
すのが図３であり、この際には、最も古いデータＩ11，
Ｉ31はデータセレクタ９ａにそれぞれ入力され、次に古
いデータＩ12，Ｉ32はデータセレクタ９ｂにそれぞれ入
力され、又最も新しいデータＩ17，Ｉ37はデータセレク
タ９ｇに入力されている。
【００２２】一方、切換回路９を構成するデータセレク
タ９ａ〜９ｇにはサンプリングクロックｆs の２倍のサ
ンプリングクロック２ｆs が供給されている為、データ
セレクタ９ａについて見ると、図３に示す様に、サンプ
リングクロックｆs の前半の１／２周期においてはシフ
トレジスタ５からの信号Ｉ11を切換え出力し、後半の１
／２周期においては信号Ｉ31を切換え出力することにな
る。同様に、データセレクタ９ｂについて見ると、サン
プリングクロックｆs の前半の１／２周期においてはシ
フトレジスタ５からの信号Ｉ12を切換え出力し、後半の
１／２周期においては信号Ｉ32を切換え出力することに
なる。以下同様に、データセレクタ９ｃ〜９ｇより信号
Ｉ1i，Ｉ3iが交互に切換え出力されることになる。
タ９ａ〜９ｇにはサンプリングクロックｆs の２倍のサ
ンプリングクロック２ｆs が供給されている為、データ
セレクタ９ａについて見ると、図３に示す様に、サンプ
リングクロックｆs の前半の１／２周期においてはシフ
トレジスタ５からの信号Ｉ11を切換え出力し、後半の１
／２周期においては信号Ｉ31を切換え出力することにな
る。同様に、データセレクタ９ｂについて見ると、サン
プリングクロックｆs の前半の１／２周期においてはシ
フトレジスタ５からの信号Ｉ12を切換え出力し、後半の
１／２周期においては信号Ｉ32を切換え出力することに
なる。以下同様に、データセレクタ９ｃ〜９ｇより信号
Ｉ1i，Ｉ3iが交互に切換え出力されることになる。
【００２３】上記の様な信号処理は、電流信号ｖ11，ｖ
31についても、Δ−Σ変調器３，４、シフトレジスタ
７，８及び切換回路１０により行われている。
31についても、Δ−Σ変調器３，４、シフトレジスタ
７，８及び切換回路１０により行われている。
【００２４】従って、サンプリングクロックｆs の（１
周期の）前半の１／２周期においては、移動平均回路１
１により （Ｉ11＋Ｉ12＋Ｉ13＋Ｉ14＋Ｉ15＋Ｉ16＋Ｉ17）／７ なる移動平均処理が為され、又移動平均回路１２により （Ｖ11＋Ｖ12＋Ｖ13＋Ｖ14＋Ｖ15＋Ｖ16＋Ｖ17）／７ なる移動平均処理が為され、図３に示す様に、移動平均
処理が為された電流，電圧それぞれのデジタル出力が乗
算回路１３にて乗算されて瞬時の電力Ｐ11が求められ
る。
周期の）前半の１／２周期においては、移動平均回路１
１により （Ｉ11＋Ｉ12＋Ｉ13＋Ｉ14＋Ｉ15＋Ｉ16＋Ｉ17）／７ なる移動平均処理が為され、又移動平均回路１２により （Ｖ11＋Ｖ12＋Ｖ13＋Ｖ14＋Ｖ15＋Ｖ16＋Ｖ17）／７ なる移動平均処理が為され、図３に示す様に、移動平均
処理が為された電流，電圧それぞれのデジタル出力が乗
算回路１３にて乗算されて瞬時の電力Ｐ11が求められ
る。
【００２５】同様に、サンプリングクロックｆs の後半
の１／２周期においては、移動平均回路１１により （Ｉ31＋Ｉ32＋Ｉ33＋Ｉ34＋Ｉ35＋Ｉ36＋Ｉ37）／７ なる移動平均処理が為され、又移動平均回路１２により （Ｖ31＋Ｖ32＋Ｖ33＋Ｖ34＋Ｖ35＋Ｖ36＋Ｖ37）／７ なる移動平均処理が為され、図３に示す様に、移動平均
処理が為された電流，電圧それぞれのデジタル出力が乗
算回路１３にて乗算されて瞬時の電力Ｐ31が求められ
る。
の１／２周期においては、移動平均回路１１により （Ｉ31＋Ｉ32＋Ｉ33＋Ｉ34＋Ｉ35＋Ｉ36＋Ｉ37）／７ なる移動平均処理が為され、又移動平均回路１２により （Ｖ31＋Ｖ32＋Ｖ33＋Ｖ34＋Ｖ35＋Ｖ36＋Ｖ37）／７ なる移動平均処理が為され、図３に示す様に、移動平均
処理が為された電流，電圧それぞれのデジタル出力が乗
算回路１３にて乗算されて瞬時の電力Ｐ31が求められ
る。
【００２６】尚、移動平均回路は７個のデータが入力す
ることで移動平均処理を施しその結果を出力するもので
あり、図３では、切換出力Ｉ11，Ｖ11やＩ31，Ｖ31に対
応する部分に乗算出力Ｐ11，Ｐ31を図示しているが、こ
れは便宜上この様に図示したもので、実際はＰ11，Ｐ31
は、信号Ｉ11，Ｖ11，Ｉ31，Ｖ31及びそれぞれより古い
過去６個づつのデータの乗算結果値であることは言うま
でもない。
ることで移動平均処理を施しその結果を出力するもので
あり、図３では、切換出力Ｉ11，Ｖ11やＩ31，Ｖ31に対
応する部分に乗算出力Ｐ11，Ｐ31を図示しているが、こ
れは便宜上この様に図示したもので、実際はＰ11，Ｐ31
は、信号Ｉ11，Ｖ11，Ｉ31，Ｖ31及びそれぞれより古い
過去６個づつのデータの乗算結果値であることは言うま
でもない。
【００２７】以後同様の動作がサンプリングクロックｆ
s 及びサンプリングクロック２ｆsに同期して繰り返し
行われ、前記乗算回路１３にて得られる、Ｐ11，Ｐ31、
Ｐ12，Ｐ32、Ｐ13，Ｐ33……なる瞬時電力が次段の加算
回路１４にて順次加算され、ここで電力量が求められ、
この電力量が表示器１５にデジタル表示値として表示さ
れることになる。
s 及びサンプリングクロック２ｆsに同期して繰り返し
行われ、前記乗算回路１３にて得られる、Ｐ11，Ｐ31、
Ｐ12，Ｐ32、Ｐ13，Ｐ33……なる瞬時電力が次段の加算
回路１４にて順次加算され、ここで電力量が求められ、
この電力量が表示器１５にデジタル表示値として表示さ
れることになる。
【００２８】以上の実施の形態によれば、シフトレジス
タと移動平均回路の間に切換回路を配置する構成にして
いる為、多素子計器を構成した場合であっても、移動平
均回路及び乗算回路を多素子倍具備する必要がなくな
り、回路規模の縮小化、コストの低減化を図ることが可
能になる。
タと移動平均回路の間に切換回路を配置する構成にして
いる為、多素子計器を構成した場合であっても、移動平
均回路及び乗算回路を多素子倍具備する必要がなくな
り、回路規模の縮小化、コストの低減化を図ることが可
能になる。
【００２９】図４は、図２とは切換回路とシフトレジス
タの配置を異ならせた場合を示すものであり、同一機能
を持つ部分は同一の符号を付してある。
タの配置を異ならせた場合を示すものであり、同一機能
を持つ部分は同一の符号を付してある。
【００３０】図２と異なるのは、Δ−Σ変調器１，２の
みにサンプリングクロックｆs を供給し、切換回路９及
びシフトレジスタ５（又は６）にサンプリングクロック
ｆsの２倍のサンプリングクロック２ｆs を供給し、Δ
−Σ変調器１，２の出力を切換回路９で切換え、それを
シフトレジスタ５へ順次出力し、該シフトレジスタ５よ
り並列的にその出力を移動平均回路１１へ出力して、電
流信号ｉ1 ，ｉ3 のデジタル信号を得ようとするもので
ある。
みにサンプリングクロックｆs を供給し、切換回路９及
びシフトレジスタ５（又は６）にサンプリングクロック
ｆsの２倍のサンプリングクロック２ｆs を供給し、Δ
−Σ変調器１，２の出力を切換回路９で切換え、それを
シフトレジスタ５へ順次出力し、該シフトレジスタ５よ
り並列的にその出力を移動平均回路１１へ出力して、電
流信号ｉ1 ，ｉ3 のデジタル信号を得ようとするもので
ある。
【００３１】この様な構成にすることにより、図１及び
図２の構成に比べて、データセレクタの数を減らすこと
ができる為、更なる回路規模の縮小化、コストの低減化
を達成することができる。
図２の構成に比べて、データセレクタの数を減らすこと
ができる為、更なる回路規模の縮小化、コストの低減化
を達成することができる。
【００３２】（実施の第２の形態）図５は本発明の実施
の第２の形態に係るデジタル乗算式電力量計の回路構成
を示すブロック図であり、ここでは３素子計器である三
相４線式に適用した場合を示している。
の第２の形態に係るデジタル乗算式電力量計の回路構成
を示すブロック図であり、ここでは３素子計器である三
相４線式に適用した場合を示している。
【００３３】図１と異なるのは、需要家で消費される交
流電流に比例した電流信号ｉ2 を１ビットのデジタル値
に変換するΔ−Σ変調器１７、需要家に供給される交流
電圧に比例した電圧信号ｉ2 を１ビットのデジタル値に
変換するΔ−Σ変調器１８、及び、前記Δ−Σ変調器１
７，１８からの信号をｎ個（移動平均処理に用いられる
個数に相当する）記憶するととも、それぞれの信号を並
列的に出力するシフトレジスタ１９，２０を、新たに付
加すると共に、切換回路９，１０に供給するサンプリン
グクロックを、サンプリングクロックｆs の３倍のサン
プリングクロック３ｆs とした点である。その他の構成
は図１と全く同様であるのでその詳細は省略する。
流電流に比例した電流信号ｉ2 を１ビットのデジタル値
に変換するΔ−Σ変調器１７、需要家に供給される交流
電圧に比例した電圧信号ｉ2 を１ビットのデジタル値に
変換するΔ−Σ変調器１８、及び、前記Δ−Σ変調器１
７，１８からの信号をｎ個（移動平均処理に用いられる
個数に相当する）記憶するととも、それぞれの信号を並
列的に出力するシフトレジスタ１９，２０を、新たに付
加すると共に、切換回路９，１０に供給するサンプリン
グクロックを、サンプリングクロックｆs の３倍のサン
プリングクロック３ｆs とした点である。その他の構成
は図１と全く同様であるのでその詳細は省略する。
【００３４】この構成における動作は、サンプリングク
ロックｆs の（１周期中の）１／３周期毎に、信号ｉ
1 ，ｖ1 と信号ｉ2 ，ｖ2 と信号ｉ3 ，ｖ3 の切換え選
択を行う点のみが異なり、その他の動作は図１と同様で
あるので、これ以上の説明は割愛する。
ロックｆs の（１周期中の）１／３周期毎に、信号ｉ
1 ，ｖ1 と信号ｉ2 ，ｖ2 と信号ｉ3 ，ｖ3 の切換え選
択を行う点のみが異なり、その他の動作は図１と同様で
あるので、これ以上の説明は割愛する。
【００３５】上記の様に三相４線式の電力量計に適用し
た場合であっても、移動平均回路は電流用と電圧用とし
てそれぞれ２個を具備することのみで済む為、回路規模
の縮小化、コストの低減化を図ることができる。
た場合であっても、移動平均回路は電流用と電圧用とし
てそれぞれ２個を具備することのみで済む為、回路規模
の縮小化、コストの低減化を図ることができる。
【００３６】（変形例）上記の実施の形態においては、
シフトレジスタと切換回路を具備し、移動平均回路及び
乗算回路の回路規模を縮小する構成にしていたが、必ず
しもこれに限定されるものではなく、ＲＡＭを用い、図
１又は図５と同様の処理を行うことも可能である。つま
り、順次入力されるデータをＲＡＭに記憶すると共に、
必要とするデータを順次該ＲＡＭより読み出し、移動平
均処理回路へ出力する様な構成にしても同様の効果を得
ることができるものである。
シフトレジスタと切換回路を具備し、移動平均回路及び
乗算回路の回路規模を縮小する構成にしていたが、必ず
しもこれに限定されるものではなく、ＲＡＭを用い、図
１又は図５と同様の処理を行うことも可能である。つま
り、順次入力されるデータをＲＡＭに記憶すると共に、
必要とするデータを順次該ＲＡＭより読み出し、移動平
均処理回路へ出力する様な構成にしても同様の効果を得
ることができるものである。
【００３７】また、上記の実施の形態においては、シフ
トレジスタの出力信号と移動平均回路により移動平均処
理する信号の個数を同一としているが、これに限定され
るものではなく、「シフトレジスタの出力信号の個数≧
移動平均回路により移動平均処理する信号の個数」の関
係にあれば良い。
トレジスタの出力信号と移動平均回路により移動平均処
理する信号の個数を同一としているが、これに限定され
るものではなく、「シフトレジスタの出力信号の個数≧
移動平均回路により移動平均処理する信号の個数」の関
係にあれば良い。
【００３８】また、上記の実施の形態においては、単相
３線式や三相４線式に適用した場合を例示しているが、
三相３線式等、多素子計器への適用が可能である。
３線式や三相４線式に適用した場合を例示しているが、
三相３線式等、多素子計器への適用が可能である。
【００３９】
【発明の効果】以上説明したように、本発明によれば、
第１のサンプリングクロックに同期して生成される交流
電流と交流電圧の量子化信号を、前記第１のサンプリン
グクロックの素子数（ｍ）倍の間隔で、すなわち第２の
サンプリングクロックに同期して各素子毎に時系列に少
なくともｎ個移動平均処理手段へ選択出力するようにし
ている為、Δ−Σ変調器から移動平均回路までの回路規
模を縮小することができる。又この事から、デジタル乗
算式電力量計のコストダウンを図ることができる。
第１のサンプリングクロックに同期して生成される交流
電流と交流電圧の量子化信号を、前記第１のサンプリン
グクロックの素子数（ｍ）倍の間隔で、すなわち第２の
サンプリングクロックに同期して各素子毎に時系列に少
なくともｎ個移動平均処理手段へ選択出力するようにし
ている為、Δ−Σ変調器から移動平均回路までの回路規
模を縮小することができる。又この事から、デジタル乗
算式電力量計のコストダウンを図ることができる。
【図１】本発明の実施の第１の形態に係る単相３線式の
デジタル乗算式電力量計の回路構成を示すブロック図で
ある。
デジタル乗算式電力量計の回路構成を示すブロック図で
ある。
【図２】図１のシフトレジスタ及び切換回路の具体的な
構成例を示すブロック図である。
構成例を示すブロック図である。
【図３】本発明の実施の第１の形態に係るデジタル乗算
式電力量計の動作説明を助ける為のタイミングチャート
である。
式電力量計の動作説明を助ける為のタイミングチャート
である。
【図４】図１のシフトレジスタ及び切換回路の具体的な
構成の他の例を示すブロック図である。
構成の他の例を示すブロック図である。
【図５】本発明の実施の第２の形態に係る三相４線式の
デジタル乗算式電力量計の回路構成を示すブロック図で
ある。
デジタル乗算式電力量計の回路構成を示すブロック図で
ある。
【図６】従来の単相３線式のデジタル乗算式電力量計の
回路構成を示すブロック図である。
回路構成を示すブロック図である。
１，２，３，４，１７，１８ Δ−Σ変調器 ５，６，７，８，１９，２０ シフトレジスタ ９，１０ 切換回路 １１，１２ 移動平均回路 １３ 乗算器 １４ 加算器
Claims (4)
- 【請求項１】 交流電流を量子化された数値に変換す
る、素子数に対応するｍ個の電流Δ−Σ変調器と、交流
電圧を量子化された数値に変換する、素子数に対応する
ｍ個の電圧Δ−Σ変調器と、前記ｍ個の電流Δ−Σ変調
器からそれぞれ入力される量子化された交流電流値を、
各素子毎に少なくともｎ個を時系列に選択出力する第１
の選択手段と、前記ｍ個の電圧Δ−Σ変調器からそれぞ
れ入力される量子化された交流電圧値を、各素子毎に少
なくともｎ個を時系列に選択出力する第２の選択手段
と、前記ｍ個の、電流Δ−Σ変調器、電圧Δ−Σ変調器
へそれぞれ第１のサンプリングクロックを供給すると共
に、前記第１，第２の選択手段へ前記第１のサンプリン
グクロックのｍ倍の第２のサンプリングクロックを供給
するサンプリングクロック手段と、前記第１の選択手段
からのｎ個の出力の移動平均処理を行う第１の移動平均
処理手段と、前記第２の選択手段からのｎ個の出力の移
動平均処理を行う第２の移動平均処理手段と、前記第１
と第２の移動平均処理手段それぞれの出力を乗算し、電
力を算出する乗算手段と、前記電力を累積加算すること
で電力量を算出する加算手段とを備えたデジタル乗算式
電力量計。 - 【請求項２】 前記第１の選択手段は、対応する前記電
流Δ−Σ変調器からの量子化された交流電流値を少なく
ともｎ個記憶すると共にそれぞれを出力するｍ個の第１
のシフトレジスタと、該ｍ個の第１のシフトレジスタそ
れぞれの記憶値を各素子毎に時系列に切換え出力する第
１の切換手段とから成り、 前記第２の選択手段は、対応する前記電圧Δ−Σ変調器
からの量子化された交流電圧値を少なくともｎ個記憶す
ると共にそれぞれを出力するｍ個の第２のシフトレジス
タと、該ｍ個の第２のシフトレジスタそれぞれの記憶値
を各素子毎に時系列に切換え出力する第２の切換手段と
から成ることを特徴とする請求項１記載のデジタル乗算
式電力量計。 - 【請求項３】 前記第１の選択手段は、前記ｍ個の電流
Δ−Σ変調器からの量子化されたそれぞれの交流電流値
を各素子毎に時系列に切換え出力する第１の切換手段
と、該第１の切換手段より出力されるｍ素子分の出力を
少なくともｎ個記憶すると共にそれぞれを出力する第１
のシフトレジスタとから成り、 前記第２の選択手段は、前記ｍ個の電圧Δ−Σ変調器か
らの量子化されたそれぞれの交流電圧値を各素子毎に時
系列に切換え出力する第２の切換手段と、該第２の切換
手段より出力されるｍ素子分の出力を少なくともｎ個記
憶すると共にそれぞれを出力する第２のシフトレジスタ
とから成ることを特徴とする請求項１記載のデジタル乗
算式電力量計。 - 【請求項４】 前記第１の選択手段は、対応する前記電
流Δ−Σ変調器からの量子化された交流電流値をｎ個記
憶するｍ個の第１の記憶手段と、該ｍ個の第１の記憶手
段それぞれの記憶値を各素子毎に時系列に読み出す第１
の読出手段とから成り、 前記第２の選択手段は、対応する前記電圧Δ−Σ変調器
からの量子化された交流電圧値をｎ個記憶するｍ個の第
２の記憶手段と、該ｍ個の第２の記憶手段それぞれの記
憶値を各素子毎に時系列に読み出す第２の読出手段とか
ら成ることを特徴とする請求項１記載のデジタル乗算式
電力量計。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08198577A JP3081156B2 (ja) | 1996-07-10 | 1996-07-10 | デジタル乗算式電力量計 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08198577A JP3081156B2 (ja) | 1996-07-10 | 1996-07-10 | デジタル乗算式電力量計 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1026640A true JPH1026640A (ja) | 1998-01-27 |
| JP3081156B2 JP3081156B2 (ja) | 2000-08-28 |
Family
ID=16393497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08198577A Expired - Fee Related JP3081156B2 (ja) | 1996-07-10 | 1996-07-10 | デジタル乗算式電力量計 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3081156B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1314971C (zh) * | 2003-06-04 | 2007-05-09 | 重庆电力科学试验研究院 | 1/4数字平方乘法器功率电能表 |
-
1996
- 1996-07-10 JP JP08198577A patent/JP3081156B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1314971C (zh) * | 2003-06-04 | 2007-05-09 | 重庆电力科学试验研究院 | 1/4数字平方乘法器功率电能表 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3081156B2 (ja) | 2000-08-28 |
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