JP3042144B2 - 電源装置 - Google Patents
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Description
【0001】
【産業上の利用分野】本発明は電流検出を必要とする電
源装置に関する。
源装置に関する。
【0002】
【従来の技術】近年、電源装置について小型化等要望が
強く、電源用ICについても入出力電圧差が小さくても
(0.5V以下)動作する低ドロップ電源用ICが実現
されている。また電源用ICには、ICを保護するため
に出力電流を検出し、ある電流以上になると出力トラン
ジスタをオフさせる過電流検出回路が設けられている。
強く、電源用ICについても入出力電圧差が小さくても
(0.5V以下)動作する低ドロップ電源用ICが実現
されている。また電源用ICには、ICを保護するため
に出力電流を検出し、ある電流以上になると出力トラン
ジスタをオフさせる過電流検出回路が設けられている。
【0003】以下、従来の電源装置について、特に過電
流検出回路について説明する。図3は、従来の過電流検
出回路を集積化した電源用ICの回路構成図である。図
3において、31は出力トランジスタ、32はプリドラ
イバトランジスタ、33はエラーアンプ、34は基準電
圧源、35,36は出力電圧設定用抵抗、37は電流検
出用抵抗、38はプリドライバトランジスタ32をオフ
させるためのトランジスタである。出力電流をIOとす
ると、プリドライバトランジスタ32のエミッタには、
(1)式で表される電流IE(Q2)が流れる。
流検出回路について説明する。図3は、従来の過電流検
出回路を集積化した電源用ICの回路構成図である。図
3において、31は出力トランジスタ、32はプリドラ
イバトランジスタ、33はエラーアンプ、34は基準電
圧源、35,36は出力電圧設定用抵抗、37は電流検
出用抵抗、38はプリドライバトランジスタ32をオフ
させるためのトランジスタである。出力電流をIOとす
ると、プリドライバトランジスタ32のエミッタには、
(1)式で表される電流IE(Q2)が流れる。
【0004】 IE(Q2)=IO/hFE1 ………… (1) ここでhFE1は出力トランジスタ31の電流増幅率(h
FE)である。トランジスタ38のベース・エミッタ間電
圧差VBE8は、 VBE8=R37IE(Q2) ………… (2) となり、VBE=0.7Vになるとトランジスタ38はオ
ンし、プリドライバトランジスタ32をオフにし、出力
トランジスタ31をオフにする方法が従来はとられてい
た。ここで、R37は抵抗37の抵抗値である。
FE)である。トランジスタ38のベース・エミッタ間電
圧差VBE8は、 VBE8=R37IE(Q2) ………… (2) となり、VBE=0.7Vになるとトランジスタ38はオ
ンし、プリドライバトランジスタ32をオフにし、出力
トランジスタ31をオフにする方法が従来はとられてい
た。ここで、R37は抵抗37の抵抗値である。
【0005】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では出力トランジスタのhFEのばらつきによっ
て過電流の設定値がばらつくという課題を有していた。
来の構成では出力トランジスタのhFEのばらつきによっ
て過電流の設定値がばらつくという課題を有していた。
【0006】本発明は上記の従来の課題を解決するもの
で、過電流の設定値のばらつきを低減できる電源装置を
提供することを目的とする。
で、過電流の設定値のばらつきを低減できる電源装置を
提供することを目的とする。
【0007】
【課題を解決するための手段】この目的を達成するため
に本発明の電源装置は、パワートランジスタのエミッタ
が接続されたボンディングパッドとリードフレームを電
気的に接続する第1のリード線と、前記リードフレーム
に第2のリード線を介してエミッタを接続した第1のト
ランジスタと、前記第1のトランジスタのベースとベー
スを共通接続し、且つ前記ボンディングパッドにエミッ
タを接続した第2のトランジスタとから成るカレントミ
ラー回路と、前記カレントミラー回路の入力側トランジ
スタである前記第2のトランジスタに電流を供給する定
電流源と、前記パワートランジスタのベースを駆動する
第3のトランジスタと、前記パワートランジスタのコレ
クタ出力を基準電圧と比較して前記第3のトランジスタ
を制御するエラーアンプとを具備し、前記第1〜第3の
トランジスタ、前記パワートランジスタ及びエラーアン
プを1チップ内に集積化したモノリシックICであっ
て、前記第1のトランジスタのコレクタ出力で過電流を
検出して、前記第3のトランジスタをオフするように制
御して、前記第4のトランジスタをオフするように制御
する構成を有している。
に本発明の電源装置は、パワートランジスタのエミッタ
が接続されたボンディングパッドとリードフレームを電
気的に接続する第1のリード線と、前記リードフレーム
に第2のリード線を介してエミッタを接続した第1のト
ランジスタと、前記第1のトランジスタのベースとベー
スを共通接続し、且つ前記ボンディングパッドにエミッ
タを接続した第2のトランジスタとから成るカレントミ
ラー回路と、前記カレントミラー回路の入力側トランジ
スタである前記第2のトランジスタに電流を供給する定
電流源と、前記パワートランジスタのベースを駆動する
第3のトランジスタと、前記パワートランジスタのコレ
クタ出力を基準電圧と比較して前記第3のトランジスタ
を制御するエラーアンプとを具備し、前記第1〜第3の
トランジスタ、前記パワートランジスタ及びエラーアン
プを1チップ内に集積化したモノリシックICであっ
て、前記第1のトランジスタのコレクタ出力で過電流を
検出して、前記第3のトランジスタをオフするように制
御して、前記第4のトランジスタをオフするように制御
する構成を有している。
【0008】
【作用】この構成によって、パワートランジスタに流れ
る過電流をh FE のバラツキに影響されずに検出して、そ
のパワートランジスタをプリドライブする第3のトラン
ジスタをオフし、パワートランジスタを保護することが
できる。
る過電流をh FE のバラツキに影響されずに検出して、そ
のパワートランジスタをプリドライブする第3のトラン
ジスタをオフし、パワートランジスタを保護することが
できる。
【0009】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。図1は本発明の電源装置の要部回路
図である。図1において、1、2、3、4は制御用IC
5のボンディングパッド、6、7、8はパワートランジ
スタ9のボンディングパッド、10はリードフレーム、
11は制御用IC5のボンディングパッド1とリードフ
レーム10を接続するリード線、13、14、15は制
御用トランジスタ5のボンディングパッド2、3、4と
パワートランジスタ9のボンディングパッド6、7、8
を接続するリード線、16、17は出力電圧設定用抵
抗、18はパワートランジスタ9をドライブするプリド
ライバトランジスタ、19はエラーアンプ、20は基準
電圧、21、22はカレントミラートランジスタ、23
は定電流源、24はトランジスタ、25は抵抗である。
しながら説明する。図1は本発明の電源装置の要部回路
図である。図1において、1、2、3、4は制御用IC
5のボンディングパッド、6、7、8はパワートランジ
スタ9のボンディングパッド、10はリードフレーム、
11は制御用IC5のボンディングパッド1とリードフ
レーム10を接続するリード線、13、14、15は制
御用トランジスタ5のボンディングパッド2、3、4と
パワートランジスタ9のボンディングパッド6、7、8
を接続するリード線、16、17は出力電圧設定用抵
抗、18はパワートランジスタ9をドライブするプリド
ライバトランジスタ、19はエラーアンプ、20は基準
電圧、21、22はカレントミラートランジスタ、23
は定電流源、24はトランジスタ、25は抵抗である。
【0010】リード線11の抵抗値をR11,リード線1
2の抵抗をR12,リード線13の抵抗値をR13、出力電
流をIO、ボンディングパッド6の電圧をVP6、ボンデ
ィングパッド2の電圧をVP2、ボンディングパッド1の
電圧をVP1、定電流源23の電流をICNST、リードフレ
ーム10の電圧をVLFとすると、VP6,VP2,VP1は以
下に示す(3)、(4)、(5)式で表せる。
2の抵抗をR12,リード線13の抵抗値をR13、出力電
流をIO、ボンディングパッド6の電圧をVP6、ボンデ
ィングパッド2の電圧をVP2、ボンディングパッド1の
電圧をVP1、定電流源23の電流をICNST、リードフレ
ーム10の電圧をVLFとすると、VP6,VP2,VP1は以
下に示す(3)、(4)、(5)式で表せる。
【0011】 VP6=VLF−R6(IO+ICONST) ………(3) VP2=VP6−R13ICONST ………(4) VP1=VLF−R 11 I CONST ………(5) また、トランジスタ21,22のベース電圧をV B 、ト
ランジスタ21のコレクタ電流をIC21とすると、V B と
I C21 は下記の(6)式と(7)式で表せる。
ランジスタ21のコレクタ電流をIC21とすると、V B と
I C21 は下記の(6)式と(7)式で表せる。
【0012】 VB=VP2−Vtln(ICNST/IS) ………… (6) IC21=ISexp{(VP1−VB)/Vt} ………… (7) なお、Vt=kt/qであり、kはボルツマン定数、T
は絶対温度、qは素電荷である。またISは飽和電流で
ある。(6)、(7)式より、IC21は(8)式で表さ
れる。
は絶対温度、qは素電荷である。またISは飽和電流で
ある。(6)、(7)式より、IC21は(8)式で表さ
れる。
【0013】 IC21=ISexp{VP1−VP2+Vtln(ICNST/IS)}/Vt ……… (8) ここで、(3)、(4)、(5)式より、つぎの関係式
が導かれる。
が導かれる。
【0014】 VP1−VP2=R6(IO+ICONST)+(R13−R 11 )I CONST ………(9)上記 (8)、(9)式より、トランジスタ21のコレク
タ電流は出力電流に比例して流れる。また、トランジス
タ24のベース・エミッタ間電圧VBE24は下記(10)
式で表せる。
タ電流は出力電流に比例して流れる。また、トランジス
タ24のベース・エミッタ間電圧VBE24は下記(10)
式で表せる。
【0015】 VBE24=IC21R25 ………(10) なお、R25は抵抗25の抵抗値である。そして、VBE24
が0.7V以上になると、トランジスタ24がオンし、
プリドライバトランジスタ18がオフして出力電圧が下
がる。このようにして、カレントミラー回路の出力用ト
ランジスタ21のコレクタ出力で電流検出ができるた
め、電源装置の入力側で出力電流をモニタすることがで
きる。本実施例で使用したリード線の抵抗は、検出抵抗
の機能を兼ねており、その抵抗値は数十mΩである。従
って、出力電流が1Aの時の電圧降下は数十mV程度と
なり、低ドロップ電源装置の必要条件である入出力間電
圧0.5V以下の仕様を実現出来る。なお、本実施例で
は、制御用ICとパワートランジスタを別のチップで構
成する電源装置を説明したが、制御部とパワートランジ
スタを1チップ内に構成したモノリシックICでもよ
い。以下、その具体的な実施例について図2を参照しな
がら説明する。図2は、1チップに構成した電源装置の
要部構成図であり、41,42はボンディングパッド、
40はリードフレーム、44はボンディングパッド41
とリードフレーム40を接続するリード線、45はボン
ディングパッド42とリードフレーム40を接続するリ
ード線、47,48は出力電圧設定用の抵抗、46はパ
ワートランジスタ43をドライブするプリドライバトラ
ンジスタ、49はエラーアンプ、50は基準電圧源、5
1,52はカレントミラー用のトランジスタ、55は定
電流源、54はトランジスタ、53は抵抗である。そし
て、図2中のリード線44,45およびリードフレーム
40以外の構成要素が1チップ内に集積化されたモノリ
シックICであり、リード線45が電流検出用の抵抗を
兼ねている。
が0.7V以上になると、トランジスタ24がオンし、
プリドライバトランジスタ18がオフして出力電圧が下
がる。このようにして、カレントミラー回路の出力用ト
ランジスタ21のコレクタ出力で電流検出ができるた
め、電源装置の入力側で出力電流をモニタすることがで
きる。本実施例で使用したリード線の抵抗は、検出抵抗
の機能を兼ねており、その抵抗値は数十mΩである。従
って、出力電流が1Aの時の電圧降下は数十mV程度と
なり、低ドロップ電源装置の必要条件である入出力間電
圧0.5V以下の仕様を実現出来る。なお、本実施例で
は、制御用ICとパワートランジスタを別のチップで構
成する電源装置を説明したが、制御部とパワートランジ
スタを1チップ内に構成したモノリシックICでもよ
い。以下、その具体的な実施例について図2を参照しな
がら説明する。図2は、1チップに構成した電源装置の
要部構成図であり、41,42はボンディングパッド、
40はリードフレーム、44はボンディングパッド41
とリードフレーム40を接続するリード線、45はボン
ディングパッド42とリードフレーム40を接続するリ
ード線、47,48は出力電圧設定用の抵抗、46はパ
ワートランジスタ43をドライブするプリドライバトラ
ンジスタ、49はエラーアンプ、50は基準電圧源、5
1,52はカレントミラー用のトランジスタ、55は定
電流源、54はトランジスタ、53は抵抗である。そし
て、図2中のリード線44,45およびリードフレーム
40以外の構成要素が1チップ内に集積化されたモノリ
シックICであり、リード線45が電流検出用の抵抗を
兼ねている。
【0016】
【発明の効果】以上のように本発明は、モノシリックI
Cとリードフレームを結ぶリード線を電流検出用の抵抗
体として使用し、そのリード線に接続されたカレントミ
ラー回路の出力で過電流を検出することにより、その装
置の電源入力側で出力電流を検出することを可能にする
と共に、パワートランジスタのhFEにばらつきがあって
も、過電流検出の設定値のばらつきが少ない電源装置を
実現できる。また、その電源装置は、1チップ内に集積
化できるため、チップ間を交互に接続する多数のリード
線が不要であり、高い生産性で組立できる。
Cとリードフレームを結ぶリード線を電流検出用の抵抗
体として使用し、そのリード線に接続されたカレントミ
ラー回路の出力で過電流を検出することにより、その装
置の電源入力側で出力電流を検出することを可能にする
と共に、パワートランジスタのhFEにばらつきがあって
も、過電流検出の設定値のばらつきが少ない電源装置を
実現できる。また、その電源装置は、1チップ内に集積
化できるため、チップ間を交互に接続する多数のリード
線が不要であり、高い生産性で組立できる。
【図1】本発明の参考例に係る電源装置の要部構成図
【図2】本発明の具体的な実施例に係る電源装置の要部
構成図
構成図
【図3】従来の電源用ICの回路構成図
【符号の説明】40 リードフレーム 41,42 ボンディングパッド 43 パワートランジスタ 44,45 リード線 46 プリドライバトランジスタ 47,48 出力電圧設定用の抵抗 49 エラーアンプ 50 基準電圧源 51,52 カレントミラー用のトランジスタ 53 抵抗 54 トランジスタ 55 定電流源
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G05F 1/56
Claims (1)
- 【請求項1】 パワートランジスタのエミッタが接続さ
れたボンディングパッドとリードフレームを電気的に接
続する第1のリード線と、 前記リードフレームに第2のリード線を介してエミッタ
を接続した第1のトランジスタと、前記第1のトランジ
スタのベースとベースを共通接続し、且つ前記ボンディ
ングパッドにエミッタを接続した第2のトランジスタと
から成るカレントミラー回路と、 前記カレントミラー回路の入力側トランジスタである前
記第2のトランジスタに電流を供給する定電流源と、 前記パワートランジスタのベースを駆動する第3のトラ
ンジスタと、 前記パワートランジスタのコレクタ出力を基準電圧と比
較して前記第3のトランジスタを制御するエラーアンプ
とを具備し、 前記第1〜第3のトランジスタ、前記パワートランジス
タ及びエラーアンプを1チップ内に集積化したモノリシ
ックICであって、 前記第1のトランジスタのコレクタ出力で過電流を検出
して、前記第3のトランジスタをオフするように制御す
ることを特徴とする 電源装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4921392A JP3042144B2 (ja) | 1992-03-06 | 1992-03-06 | 電源装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4921392A JP3042144B2 (ja) | 1992-03-06 | 1992-03-06 | 電源装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05250051A JPH05250051A (ja) | 1993-09-28 |
JP3042144B2 true JP3042144B2 (ja) | 2000-05-15 |
Family
ID=12824699
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4921392A Expired - Fee Related JP3042144B2 (ja) | 1992-03-06 | 1992-03-06 | 電源装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3042144B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006309312A (ja) * | 2005-04-26 | 2006-11-09 | Sharp Corp | レギュレータ |
-
1992
- 1992-03-06 JP JP4921392A patent/JP3042144B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH05250051A (ja) | 1993-09-28 |
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