JP3040689B2 - 積層チップインダクタおよびその製造方法 - Google Patents
積層チップインダクタおよびその製造方法Info
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- JP3040689B2 JP3040689B2 JP7087429A JP8742995A JP3040689B2 JP 3040689 B2 JP3040689 B2 JP 3040689B2 JP 7087429 A JP7087429 A JP 7087429A JP 8742995 A JP8742995 A JP 8742995A JP 3040689 B2 JP3040689 B2 JP 3040689B2
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- JP
- Japan
- Prior art keywords
- coil
- conductor
- conductor pattern
- turns
- chip
- Prior art date
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- Expired - Lifetime
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- Manufacturing Cores, Coils, And Magnets (AREA)
- Coils Or Transformers For Communication (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、積層チップインダクタ
に関する。
に関する。
【０００２】
【従来の技術】積層チップインダクタは積層技術を利用
して重畳されたフェライト磁性体の中に１本のコイル導
体がらせん状に形成されており、その始端と終端がそれ
ぞれ別の外部電極端子に接続するようにして一体化され
たチップ形状のインダクタである。
して重畳されたフェライト磁性体の中に１本のコイル導
体がらせん状に形成されており、その始端と終端がそれ
ぞれ別の外部電極端子に接続するようにして一体化され
たチップ形状のインダクタである。
【０００３】同一外寸の積層チップインダクタにおい
て、異なるインダクタンス値を持つものを得たい場合、
従来は（１）材料組成を変えて素材の透磁率を変化させ
るか、または（２）チップ内部の導体コイルの巻数を変
化させるかのいずれかによって行われていた。
て、異なるインダクタンス値を持つものを得たい場合、
従来は（１）材料組成を変えて素材の透磁率を変化させ
るか、または（２）チップ内部の導体コイルの巻数を変
化させるかのいずれかによって行われていた。
【０００４】
【発明が解決しようとする課題】しかしながら、上記チ
ップ内部のコイル巻数を変化させる方法をとる場合、イ
ンダクタンス値は巻数の２乗に比例（実測値では巻数の
およそ１．６乗に比例）して変化するため、より小刻み
に異なるインダクタンス値が求められる場合には対応し
きれない。一方、巻数の調節で対応できないインダクタ
ンス値の谷間を、異なる透磁率の材料を使用して補おう
とした場合、取り揃える材料の種類が増加するため、生
産性が低下し、コスト面で不利となるという課題があっ
た。
ップ内部のコイル巻数を変化させる方法をとる場合、イ
ンダクタンス値は巻数の２乗に比例（実測値では巻数の
およそ１．６乗に比例）して変化するため、より小刻み
に異なるインダクタンス値が求められる場合には対応し
きれない。一方、巻数の調節で対応できないインダクタ
ンス値の谷間を、異なる透磁率の材料を使用して補おう
とした場合、取り揃える材料の種類が増加するため、生
産性が低下し、コスト面で不利となるという課題があっ
た。
【０００５】そこで、本発明の目的は、上記課題を解消
して、チップ内のコイル巻数の変更では対応しきれない
ため従来は作れなかった、微小なインダクタンス値のコ
ントロールまで自在に達成された積層チップインダクタ
を提供することにある。
して、チップ内のコイル巻数の変更では対応しきれない
ため従来は作れなかった、微小なインダクタンス値のコ
ントロールまで自在に達成された積層チップインダクタ
を提供することにある。
【０００６】
【課題を解決するための手段】本発明者は、上記目的を
達成すべく研究の結果、チップに内蔵されたコイルを構
成する導体パターンの任意の位置を他の部分と異なった
線幅とすれば得られるインダクタンス値において微小な
コントロールができることを見いだし、本発明に到達し
た。
達成すべく研究の結果、チップに内蔵されたコイルを構
成する導体パターンの任意の位置を他の部分と異なった
線幅とすれば得られるインダクタンス値において微小な
コントロールができることを見いだし、本発明に到達し
た。
【０００７】 したがって本発明は、チップ素子の内部
に、積層状に配置され、各層レベルにおけるその末端部
分が隣接する層間にまたがって連続的に層形成された薄
層状導体パターンによって形成されたらせん状のコイル
が含まれており、該コイルの始端と終端とが上記チップ
素子末端に設けられたそれぞれ別の外部電極端子に接続
されている構造の積層チップインダクタであって、上記
らせん状のコイルの任意の部分の導体パターンが他の部
分と異なった導体幅を有しており、また、このこの異な
る導体幅を有する導体パターンが１ターン分または２タ
ーン分を占めているところの積層チップインダクタを、
さらに、チップ素子の内部に、積層状に配置され、各層
レベルにおけるその末端部分が隣接する層間にまたがっ
て連続的に層形成された薄膜状導体パターンによって形
成されたらせん状のコイルが含まれており、該コイルの
始端と終端とが上記チップ素子末端に設けられたそれぞ
れ別の外部電極端子に接続されている構造の積層チップ
インダクタであり、かつその材料組成を変えることな
く、またチップ内部の導体コイルの巻数を変化させるこ
ともなく、同一外形寸法を有しかつ微小調整されたイン
ダクタンス値を有する積層チップインダクタを製造する
方法であって、磁性体ペーストとＡｇペーストからなる
導電ペーストとを交互に塗布して積層し、ターン状に形
成した導体パターンを周回状に接続させて、上記らせん
状のコイルを形成するに際し、上記導体パターンの末端
部分を露出させて磁性体ペーストを塗布し、該磁性体ペ
ースト上に末端部分を露出した上記導体パターンに連続
して導電ペーストを塗布して新たなターン状の導体パタ
ーンを形成する操作を交互に繰り返すと共に、末端部分
を露出した上記導体パターンに連続させるターン状の導
体パターンを異なる導体幅に形成し、この異なる導体幅
の導体パターンのターン数を１ターンまたは２ターン以
上とし、ターン単位で導体パターンの導体幅を変えて磁
路の断面積を変化させることにより、インダクタンス値
を１μＨ以下の値で微調整する積層チップインダクタの
製造方法を提供する。
に、積層状に配置され、各層レベルにおけるその末端部
分が隣接する層間にまたがって連続的に層形成された薄
層状導体パターンによって形成されたらせん状のコイル
が含まれており、該コイルの始端と終端とが上記チップ
素子末端に設けられたそれぞれ別の外部電極端子に接続
されている構造の積層チップインダクタであって、上記
らせん状のコイルの任意の部分の導体パターンが他の部
分と異なった導体幅を有しており、また、このこの異な
る導体幅を有する導体パターンが１ターン分または２タ
ーン分を占めているところの積層チップインダクタを、
さらに、チップ素子の内部に、積層状に配置され、各層
レベルにおけるその末端部分が隣接する層間にまたがっ
て連続的に層形成された薄膜状導体パターンによって形
成されたらせん状のコイルが含まれており、該コイルの
始端と終端とが上記チップ素子末端に設けられたそれぞ
れ別の外部電極端子に接続されている構造の積層チップ
インダクタであり、かつその材料組成を変えることな
く、またチップ内部の導体コイルの巻数を変化させるこ
ともなく、同一外形寸法を有しかつ微小調整されたイン
ダクタンス値を有する積層チップインダクタを製造する
方法であって、磁性体ペーストとＡｇペーストからなる
導電ペーストとを交互に塗布して積層し、ターン状に形
成した導体パターンを周回状に接続させて、上記らせん
状のコイルを形成するに際し、上記導体パターンの末端
部分を露出させて磁性体ペーストを塗布し、該磁性体ペ
ースト上に末端部分を露出した上記導体パターンに連続
して導電ペーストを塗布して新たなターン状の導体パタ
ーンを形成する操作を交互に繰り返すと共に、末端部分
を露出した上記導体パターンに連続させるターン状の導
体パターンを異なる導体幅に形成し、この異なる導体幅
の導体パターンのターン数を１ターンまたは２ターン以
上とし、ターン単位で導体パターンの導体幅を変えて磁
路の断面積を変化させることにより、インダクタンス値
を１μＨ以下の値で微調整する積層チップインダクタの
製造方法を提供する。
【０００８】
【作用】閉磁路のインダクタにおいて、インダクタンス
値ＬはＬ∝Ｓ／ｌの関係にある。ここでＳは磁路の断面
積であり、ｌは磁路の長さである。一方外形寸法一定の
チップにおいてはＳはコイルの線幅で決定されるため、
チップのインダクタンス値はコイルの線幅でコントロー
ルできる。
値ＬはＬ∝Ｓ／ｌの関係にある。ここでＳは磁路の断面
積であり、ｌは磁路の長さである。一方外形寸法一定の
チップにおいてはＳはコイルの線幅で決定されるため、
チップのインダクタンス値はコイルの線幅でコントロー
ルできる。
【０００９】第２図（ａ）および（ｂ）はチップ素子の
中心を通りその長手方向に垂直な断面におけるいずれも
巻数５の内部導体コイルの状況を示す図であって、同図
（ａ）は従来のコイル、同図（ｂ）は本発明に基づいて
例えば２ターン分の線幅を大きくしたコイルを示す断面
図である。
中心を通りその長手方向に垂直な断面におけるいずれも
巻数５の内部導体コイルの状況を示す図であって、同図
（ａ）は従来のコイル、同図（ｂ）は本発明に基づいて
例えば２ターン分の線幅を大きくしたコイルを示す断面
図である。
【００１０】すなわち、同図（ｂ）の如く、フェライト
磁性体１に内蔵されている内部導体コイル２の線幅を大
きく（または小さく）すると、磁路の断面積が小さく
（または大きく）なり、それだけインダクタンス値が小
さく（または大きく）なる。したがって、巻数の変更で
対応できない微小なインダクタンス値の変更を求められ
た場合でも、線幅のコントロールおよび線幅を変更した
コイルのターン数の増減によって容易に対応可能であ
る。
磁性体１に内蔵されている内部導体コイル２の線幅を大
きく（または小さく）すると、磁路の断面積が小さく
（または大きく）なり、それだけインダクタンス値が小
さく（または大きく）なる。したがって、巻数の変更で
対応できない微小なインダクタンス値の変更を求められ
た場合でも、線幅のコントロールおよび線幅を変更した
コイルのターン数の増減によって容易に対応可能であ
る。
【００１１】なお、インダクタンス値のコントロールの
ため設ける幅広（または幅狭）のコイルの位置は任意の
個所のいずれに設けてもその効果は変わらない。
ため設ける幅広（または幅狭）のコイルの位置は任意の
個所のいずれに設けてもその効果は変わらない。
【００１２】以下、実施例および比較例を挙げて本発明
をさらに説明する。
をさらに説明する。
【００１３】
【実施例】第１図（ａ）〜（ｉ）は、本発明の一実施例
における積層チップインダクタの製作工程を説明するた
めの斜視図であって、これらを参照して以下説明する。
における積層チップインダクタの製作工程を説明するた
めの斜視図であって、これらを参照して以下説明する。
【００１４】（１）Ｆｅ2 Ｏ3 ４８モル％、ＺｎＯ２４
モル％、ＮｉＯ１８モル％、ＣｕＯ１０モル％の比率で
計量したフェライト磁性体用の原材料をボールミルにて
１５時間湿式混合を行う。 （２）得られた混合物を乾燥、粉砕後、７００〜８００
℃にて１時間仮焼する。 （３）上記仮焼材をボールミルにて１５時間湿式粉砕
後、乾燥、粉砕する。 （４）得られた材料粉末に対してバインダー１０〜１５
重量％を添加混合し、磁性体ペーストを得る。 （５）得られた磁性体ペーストをスクリーン印刷により
所定の膜厚の磁性体印刷膜３とする。 （６）得られた磁性体印刷膜３に、Ａｇペースト４をス
クリーン印刷によって塗布し、内部コイル用パターンを
形成し（第１図（ａ））、この上に（４）で得られた磁
性体ペーストをスクリーン印刷により該内部コイル用パ
ターンの一端を露出させて塗布する（同図（ｂ））。次
いで、露出させた内部コイル用パターンの端に連続させ
て、Ａｇペースト４をスクリーン印刷によって塗布して
内部コイル用パターンを形成し（第１図（ｃ））、この
上に（４）で得られた磁性体のペーストをスクリーン印
刷によって該内部コイル用パターンの一端を露出させて
塗布する（同図（ｄ））。上記操作と同様にして、同図
（ｄ））に連続させてコイル線幅を変えた内部コイル用
パターンと磁性体印刷膜とを交互に形成し（同図（ｅ）
〜（ｈ））、最後に磁性体印刷膜を塗布して成形体チッ
プ（同図（ｉ））を得る。 （７）得られた成形体チップは、５００℃にて１時間脱
バインダー処理後、８５０〜８９０℃で１時間焼成す
る。 （８）得られた焼成体にＡｇペーストで浸漬法により外
部電極を塗布し、１５０℃にて１５分間乾燥後、６００
℃にて１０分間焼成を行い積層チップインダクタを得
る。
モル％、ＮｉＯ１８モル％、ＣｕＯ１０モル％の比率で
計量したフェライト磁性体用の原材料をボールミルにて
１５時間湿式混合を行う。 （２）得られた混合物を乾燥、粉砕後、７００〜８００
℃にて１時間仮焼する。 （３）上記仮焼材をボールミルにて１５時間湿式粉砕
後、乾燥、粉砕する。 （４）得られた材料粉末に対してバインダー１０〜１５
重量％を添加混合し、磁性体ペーストを得る。 （５）得られた磁性体ペーストをスクリーン印刷により
所定の膜厚の磁性体印刷膜３とする。 （６）得られた磁性体印刷膜３に、Ａｇペースト４をス
クリーン印刷によって塗布し、内部コイル用パターンを
形成し（第１図（ａ））、この上に（４）で得られた磁
性体ペーストをスクリーン印刷により該内部コイル用パ
ターンの一端を露出させて塗布する（同図（ｂ））。次
いで、露出させた内部コイル用パターンの端に連続させ
て、Ａｇペースト４をスクリーン印刷によって塗布して
内部コイル用パターンを形成し（第１図（ｃ））、この
上に（４）で得られた磁性体のペーストをスクリーン印
刷によって該内部コイル用パターンの一端を露出させて
塗布する（同図（ｄ））。上記操作と同様にして、同図
（ｄ））に連続させてコイル線幅を変えた内部コイル用
パターンと磁性体印刷膜とを交互に形成し（同図（ｅ）
〜（ｈ））、最後に磁性体印刷膜を塗布して成形体チッ
プ（同図（ｉ））を得る。 （７）得られた成形体チップは、５００℃にて１時間脱
バインダー処理後、８５０〜８９０℃で１時間焼成す
る。 （８）得られた焼成体にＡｇペーストで浸漬法により外
部電極を塗布し、１５０℃にて１５分間乾燥後、６００
℃にて１０分間焼成を行い積層チップインダクタを得
る。
【００１５】上記のようにして、全ターン数が６〜１０
でコイルの線幅を一部０．４０mmまたは０．５０mmに変
更した製品を試作し、これらのインダクタンス値を測定
して第１表に示した。
でコイルの線幅を一部０．４０mmまたは０．５０mmに変
更した製品を試作し、これらのインダクタンス値を測定
して第１表に示した。
【００１６】第３図はチップ素子の断面におけるコイル
の状況を示す断面図で、同図（ｂ）〜（ｄ）は実施例に
示す本発明のインダクタにおいて（ｂ）はコイル線幅が
ｗ1＝０．３０mmで５ターン、Ｗ2 ＝０．４０mmで２タ
ーンの例を示し、（ｃ）はｗ1 ＝０．３０mmで５ター
ン、ｗ3 ＝０．５０mmで２ターンの例を示し、（ｄ）は
ｗ1 ＝０．３０mmで３ターン、ｗ2 ＝０．４０mmで４タ
ーンの例を示している。同図（ａ）は全ターンのコイル
線幅がｗ1 ＝０．３０mmである従来例を示している。
の状況を示す断面図で、同図（ｂ）〜（ｄ）は実施例に
示す本発明のインダクタにおいて（ｂ）はコイル線幅が
ｗ1＝０．３０mmで５ターン、Ｗ2 ＝０．４０mmで２タ
ーンの例を示し、（ｃ）はｗ1 ＝０．３０mmで５ター
ン、ｗ3 ＝０．５０mmで２ターンの例を示し、（ｄ）は
ｗ1 ＝０．３０mmで３ターン、ｗ2 ＝０．４０mmで４タ
ーンの例を示している。同図（ａ）は全ターンのコイル
線幅がｗ1 ＝０．３０mmである従来例を示している。
【００１７】
【比較例】第４図（ａ）〜（ｉ）は、本発明の比較例と
して従来の技術における積層チップインダクタの製作工
程を説明するための斜視図であって、これらを参照して
以下説明する。
して従来の技術における積層チップインダクタの製作工
程を説明するための斜視図であって、これらを参照して
以下説明する。
【００１８】内部コイル用パターンの線幅すべて同一に
したこと以外は同図（ａ）〜（ｉ）に示すように、実施
例の場合と同様にして成形体チップ（同図（ｉ））を
得、これに外部電極を塗布、形成し、焼付けて積層チッ
プインダクタを得た。なお、この際にも、全ターン数６
〜１０で線幅０．３０mmのチップを試作してそのインダ
クタンス値を求め、結果を第１表に併記した。
したこと以外は同図（ａ）〜（ｉ）に示すように、実施
例の場合と同様にして成形体チップ（同図（ｉ））を
得、これに外部電極を塗布、形成し、焼付けて積層チッ
プインダクタを得た。なお、この際にも、全ターン数６
〜１０で線幅０．３０mmのチップを試作してそのインダ
クタンス値を求め、結果を第１表に併記した。
【００１９】
【表１】
【００２０】（ ）内の数字は０．４０mm幅コイルのタ
ーン数を示す。
ーン数を示す。
【００２１】
【発明の効果】以上説明したように、本発明の積層チッ
プインダクタによれば、従来同一形状、同一材質（すな
わち同一の透磁率を有する）、同じ巻数では巻数の２乗
に比例したインダクタンス値しか得られなかったのに対
し、巻数の変更で対応しきれない微小なインダクタンス
値のコントロールが可能となった。
プインダクタによれば、従来同一形状、同一材質（すな
わち同一の透磁率を有する）、同じ巻数では巻数の２乗
に比例したインダクタンス値しか得られなかったのに対
し、巻数の変更で対応しきれない微小なインダクタンス
値のコントロールが可能となった。
【図１】（ａ）〜（ｉ）は本発明の一実施例における積
層チップインダクタの製作工程を説明するための斜視図
である。
層チップインダクタの製作工程を説明するための斜視図
である。
【図２】チップ素子のコイル線幅とインダクタンス値の
関係を説明するための断面図であって、（ａ）は従来の
コイル、（ｂ）は本発明に基づくコイルを示す。
関係を説明するための断面図であって、（ａ）は従来の
コイル、（ｂ）は本発明に基づくコイルを示す。
【図３】図２と同様の断面図であって、（ａ）は線幅
０．３０mmのコイルを用いた従来例、（ｂ）〜（ｄ）は
本発明の実施例に用いられた一部線幅０．４０mmまたは
０．５０mmを有するコイルを示す。
０．３０mmのコイルを用いた従来例、（ｂ）〜（ｄ）は
本発明の実施例に用いられた一部線幅０．４０mmまたは
０．５０mmを有するコイルを示す。
【図４】（ａ）〜（ｉ）は従来の積層チップインダクタ
の製作工程を説明するための斜視図である。
の製作工程を説明するための斜視図である。
１ フェライト磁性体 ２ コイル ３ 磁性体印刷膜 ４ Ａｇペースト ｗ1 コイル線幅（０．３０mm） ｗ2 コイル線幅（０．４０mm） ｗ3 コイル線幅（０．５０mm）
Claims (4)
- 【請求項１】 チップ素子の内部に、積層状に配置さ
れ、各層レベルにおけるその末端部分が隣接する層間に
またがって連続的に層形成された薄層状導体パターンに
よって形成されたらせん状のコイルが含まれており、該
コイルの始端と終端とが上記チップ素子末端に設けられ
たそれぞれ別の外部電極端子に接続されている構造の積
層チップインダクタであって、同一外形寸法の下に、上
記コイル中に連続して１ターン分または２ターン分以上
の、コイルの他の導体パターン部分と異なった導体幅の
導体パターンを有し、ターン単位で上記導体幅を変えて
磁路の断面積を変化させることにより、インダクタンス
値を微調整したことを特徴とする積層チップインダク
タ。 - 【請求項２】 チップ素子の内部に、積層状に配置さ
れ、各層レベルにおけるその末端部分が隣接する層間に
またがって連続的に層形成された薄層状導体パターンに
よって形成されたらせん状のコイルが含まれており、該
コイルの始端と終端とが上記チップ素子末端に設けられ
たそれぞれ別の外部電極端子に接続されている構造の積
層チップインダクタであって、上記らせん状のコイルの
任意の１ターン分または２ターン分以上の導体パターン
が他の部分の導体パターンと異なった導体幅を有してい
て、ターン単位で上記導体幅を変えて磁路の断面積を変
化させることにより、そのインダクタンス値が、上記導
体幅が一定であり、かつ、材料、構造および外形寸法が
実質的に同一の積層インダクタに比し微調整されたイン
ダクタンス値を有していることを特徴とする積層チップ
インダクタ。 - 【請求項３】 チップ素子の内部に、積層状に配置さ
れ、各層レベルにおけるその末端部分が隣接する層間に
またがって連続的に層形成された薄層状導体パターンに
よって形成されたらせん状のコイルが含まれており、該
コイルの始端と終端とが上記チップ素子末端に設けられ
たそれぞれ別の外部電極端子に接続されている構造の積
層チップインダクタであり、かつその材料組成を変える
ことなく、またチップ内部の導体コイルの巻数を変化さ
せることもなく、同一外形寸法を有しかつ微小調整され
たインダクタンス値を有する積層チップインダクタを製
造する方法であって、磁性体ペーストとＡｇペーストか
らなる導電ペーストとを交互に塗布して積層し、ターン
状に形成した導体パターンを周回状に接続させて、 上記
らせん状のコイルを形成するに際し、上記導体パターン
の末端部分を露出させて磁性体ペーストを塗布し、該磁
性体ペースト上に末端部分を露出した上記導体パターン
に連続して導電ペーストを塗布して新たなターン状の導
体パターンを形成する操作を交互に繰り返すと共に、末
端部分を露出した上記導体パターンに連続させるターン
状の導体パターンを異なる導体幅に形成し、この異なる
導体幅の導体パターンのターン数を１ターンまたは２タ
ーン以上とし、ターン単位で導体パターンの導体幅を変
えて磁路の断面積を変化させることにより、インダクタ
ンス値の微調整を行うことを特徴とする積層チップイン
ダクタの製造方法。 - 【請求項４】 上記インダクタンス値の微調整量が１μ
Ｈ以下の値であることを特徴とする請求項３記載の積層
チップインダクタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7087429A JP3040689B2 (ja) | 1995-03-20 | 1995-03-20 | 積層チップインダクタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7087429A JP3040689B2 (ja) | 1995-03-20 | 1995-03-20 | 積層チップインダクタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07272935A JPH07272935A (ja) | 1995-10-20 |
| JP3040689B2 true JP3040689B2 (ja) | 2000-05-15 |
Family
ID=13914632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7087429A Expired - Lifetime JP3040689B2 (ja) | 1995-03-20 | 1995-03-20 | 積層チップインダクタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3040689B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9628447B2 (en) | 2006-02-24 | 2017-04-18 | Qualcomm Incorporated | Methods and apparatus for protected distribution of applications and media content |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990048271A (ko) * | 1997-12-09 | 1999-07-05 | 이형도 | 칩인덕터 및 그 제조방법 |
| KR100316478B1 (ko) * | 1999-06-30 | 2001-12-12 | 이형도 | 칩 인덕터 |
| JP2004095860A (ja) * | 2002-08-30 | 2004-03-25 | Murata Mfg Co Ltd | 積層型コイル部品及びその製造方法 |
| US10777342B2 (en) | 2016-06-15 | 2020-09-15 | Taiyo Yuden Co., Ltd. | Coil component and method for manufacturing the same |
| WO2023021908A1 (ja) * | 2021-08-19 | 2023-02-23 | 株式会社村田製作所 | 基板モジュール、駆動モジュール及び電子機器 |
-
1995
- 1995-03-20 JP JP7087429A patent/JP3040689B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9628447B2 (en) | 2006-02-24 | 2017-04-18 | Qualcomm Incorporated | Methods and apparatus for protected distribution of applications and media content |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07272935A (ja) | 1995-10-20 |
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